JPS63197091A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はスタチックメモリに利用できる半導体記憶装置
に関するものである。

従来の技術 従来のスタチックメモリを用いた半導体記憶装置の構造
を第２図に示す。第６図では、メモリ上２ヘーノ ルアレイを縦方向ｎ列、横方向ｍ行の場合の構成を示し
ている。第２図において、６はメモリセルアレイ、７は
プリチャージ回路、８はセンスアンプおよび書き込み回
路、９はアドレスデコーダである。通常、半導体記憶装
置は、読み出し動作と書き込み動作がある。

読み出し動作はアドレスを入力してアドレスデコーダ９
がワード線を選択する。ワード線により横方向１行が選
択されｎ個のメモリセルのデータがビット線に読み出さ
れて、ビット線の一方がＬ”レベルに変化を始め、ビッ
ト線にある程度の電位差が発生すると、センスアンプ８
が動作して読み出しデータを増幅する。これによって、
選択されたメモリセルのデータが読み出されたことにな
る。

書き込み動作は、読み出し動作と同様に、アドレスを入
力してアドレスデコーダ９がワード線を選択する。ワー
ド線により横方向１行が選択され・′１ｎ個のメモリセ
ルのデータがビット線に読み出されるが、この時、ビッ
ト線に書き込み回路８から選択されたメモリセルに書き
換えるべきデータの転送されていて、メモリセルの選択
と共にデータが書き換えられる。これによって、選択さ
れたメモリセルにデータの書き込みが行なわれることに
なる。

この場合、ワード線はｍ本横方向に配線されるが、ビッ
ト線は１列に２個必要であるため、２ｎ本のビット線が
縦方向に配線される。ビット線の本数が増えていった場
合に、スタチックメモリでは、各サイクル毎にビット線
のプリチャージ動作を行なわなければならないために、
プリチャージ動作時の消費電流が大きくなる。これは、
半導体記憶装置を設計する上で大きな問題となる。消費
電流の増加に伴うチップの内部電源の雑音が発生して誤
動作の原因となる。

特に、アクセスタイムを高速化したい場合などは、ある
程度の消費電力を犠牲にして高速化を実現する場合が多
い。しかし、高速アクセスを行なうためには、ビア１−
線のわずかな電位差を検出してセンスアンプを動作させ
なければならないためチップ内部の電源雑音が影響を与
えて高速アクセスの妨げとなることもある。

一方、チップレイアウトからくる制約として、メモリセ
ルアレイをｎ列ｍ行に収めなければならないと言うこと
がよくあるが、これによって、１回のアクセスサイクル
で、例えば、ｎ／２個のメモリセルのデータを読み出せ
ばよいのに、チップレイアウトからｎ個のメモリセルを
選択して、不必要な部分の動作を行ない無駄な消費電力
を浪費している場合がある。

発明が解決しようとする問題点 従来の半導体記憶装置では、１回のアクセスサイクルで
選択されるメモリセルの数と、読み出しに必要なメモリ
セルの数では、はとんどの場合選択されるメモリセルの
数が多いため、消費電力の点において、無駄な電源電流
を浪費している。

本発明はかかる問題点を解決すべく鑑みてなされたもの
で、ビット線の本数を減らして、プリチャージ動作にお
ける消費電流を削減する半導体記憶装置を提供するもの
である。

問題点を解決するための手段 本発明は上記問題点を解決するために、４個のスタチッ
クメモリセルを縦方向２列、横力向２行に配置し、横力
向に配線される４本のワード線を横方向のセル行とセル
行の間に配置してそれぞれ個別にメモリセルを選択する
ように配線され、縦方向に配線されるビット線はセル列
とセル列の間に１本ずつ配置されて、各メモリセルは隣
接するビット線に接続されて、該構造を持った４個のメ
モリセルをひとまとまジとして、プレイ構造に配置した
ことを特徴とする半導体記憶装置を構成するものである
。

作用 本発明は上記の構成によジビット線の本数を削減すると
共にプリチャージ動作時における消費電流を削減して、
電源雑音による誤動作を防止することができる。

実施例 第１図に本発明の一実施例を示す。第１図において、１
は第１のスタテックメモリセル、２は第６ベー７ ２のスタチックメモリセル、３は第３のスタチックメモ
リセル、４は第４のスタテックメモリセル、５は４個の
スタチックメモリセルをひとまとまりとするアレイユニ
ット、６はアレイユニットをマトリクス状に配置したメ
モリセルアレイ、７はプリチャージ回路、８はセンスア
ンプおよび書き込み回路、９はアドレスデコーダである
。

第１図の動作説明を行なう。読み出し動作では、アドレ
スデコーダ９にアドレスが入力されてワード線を選択す
る。この時、プリチャージ回路７はビット線のプリチャ
ージして同電位にしている。

これによって、ビット線はメモリセルのデータを読み出
せる状態となる。続いて、選択されたワード線はメモリ
セルをアクセスして、メモリセルが記憶しているデータ
をビット線に転送する。ビット線に転送されたデータは
、ある程度の電位差が発生した時に、センスアンプが動
作して読み出しデータの増幅を行なう。

電力、書き込み動作は、アドレスデコーダ９にアドレス
が入力されてワード線を選択する。この時、プリチャー
ジ回路７はビット線のプリチャージして同電位にしてい
る。これによって、ビット線はメモリセルのデータを読
み出せる状態となる。

続いて、選択されたワード線はメモリセルをアクセスし
て、メモリセルが記憶しているデータをビット線に転送
する。ここで、書き込み動作では、センスアンプ８の替
わりに誓き込み回路８が動作して、書き込むべきデータ
を駆動してビット線に転送する。ビット線には選択され
たメモリセルのデータが転送されているが、メモリセル
の駆動能力と書き込み回路８のデータの駆動能力を比較
すると書き込み回路８の力が十分に大きいためにメモリ
セルのデータを書き換える。

第１図から、アドレスデコーダ９がワード線Ｗ１を選択
したときメモリセル１が選択されてビット線Ｂ１．Ｂ２
に記憶しているデータを転送し、ワード線Ｗ２を選択し
たときメモリセル２が選択されてビット線Ｂ２．Ｂ３に
記憶しているデータを転送し、ワード線Ｗ３を選択した
ときメモリセル３が選択されてビット線Ｂ１．Ｂ２に記
憶しているデータを転送し、ワード線Ｗ４を選択したと
きメモリセル４が選択されてビット線Ｂ２　、　Ｂａに
記憶しているデータを転送する。

本発明では、横力向にｎ個のメモリセルを配列したとき
に、ビット線はｆｉ−１−１本となフ、第２図では、横
力向にｎ個のメモリセルを配列したときに、ビット線は
２ｎ本となりプリチャージ動作ではビット線の内のｎ本
の“Ｌ”レベルになっているビット線をプリチャージし
なければならなかったが、本発明では”Ｌ”レベルにな
っているビット線はｎ　７２本しかないためにプリチャ
ージにおける消費電流は従来のＩＡですむことになる。

第２図は本発明の構成を実現するためのスタテックメモ
リの一実施例を示すレイアウト図である。

第２図において、レイアウト図に示している各層は拡散
層領域２ｏとゲート配線領域２１と第１層目金属配線２
２と第２層目金属配線２３と第１層目金属配線とのコン
タクト窓２４と第２層目金属配線とのコンタクト窓２５
を示し、完全０ＭＯ３型のメモリセルの場合について示
している。

ワード線は第１層目の金属配線を用いて、ビット線を第
２層目の金属配線を用いて構成している。

第２図から明らかなように、第２層目の金属配線は十分
な配線の余裕をもってレイアウトできるために第２層目
の金属配線の断線ならびに短絡による不良発生が少なく
なるために、半導体記憶装置を製造する上で歩留の良い
レイアウトを提供することができる。

第３図は本発明の構成を実現するためのプリチャージ回
路の一実施例を示す回路図である。第３図において、ク
ロック０が”１．１ルベルのときにＰチャンネルＭＯ８
ＦＥＴがすべて導通状態になるため、ビット線Ｂｉ　、
　Ｂ１−１−１はプリチャージされて、同電位になる。

第４図は本発明の構成を実現するだめのセンスアンプお
よび書き込み回路の一実施例を示す回路図である。

第４図において、センスアンプは隣り合うビット線とビ
ット線間にひとつ置かれていて、横力向に２ｎ個のメモ
リセルが配置されている場合、センスアンプはｎ個配置
されて、ｎ個のセンスアン１０へ−７ プが同時に動作する。ここでは、プリチャージ動作時に
はセンスアンプの出力Ｄｏｕｔがハイインピーダンス状
態になる例を示している。

−力、書き込み回路は薔き込み制御信号ＷＸによって動
作の制御を行なっている。書き込みデータＤｉｎに応じ
てビット線の一力を“Ｌ”レベルに引き下げている。誓
き込み動作でも、読み出し動作でも、いずれにしても、
アドレスの最下位ピッ）ＡＩでｎ＋１本のビット線のう
ちの左端のビット線を無視するか右端のビット線を無視
するかを決定している。

第５図は本発明の構成を実現するためのアドレスデコー
ダの一実施例を示す回路図である。第５図に分いて、ア
ドレスＡＩ、Ａ２．・・・・・・ＡＸ−４゜Ａ、がアド
レスデコーダに入力される前に２ビツトプリデコーダ３
Ｑでデコードされてから、アドレスデコーダに入力され
ている。アドレスデコーダでは、アドレスの上位ビット
（Ａｘ・・・・・・Ａ３）でデコードして、クロック０
で同期を取って、下位２ビツトでマルチプレクスして４
本のワード線ヲ１１／、、。

出力している。３１は行デコーダを示している。

ここに示した回路図は本発明の構成を実現する上での一
実施例であり同等の回路機能を実現できる他の実施例に
おいても同等の効果を得ることは言うまでもないことで
ある。

発明の効果 本発明によれば、ピット線の本数を削減することにより
プリチャージ動作における消費電流の削減を行ない、ま
た、１回のアクセスサイクルにおけるメモリセルの選択
を読み出しのデータに対応したメモリセルだけを選択す
ることが可能となるために、チップレイアウトからくる
不要な部分のメモリセルの選択に伴う消費電流の増加を
防ぎ、これによって、半導体記憶装置の低消費電力化お
よび電源雑音による誤動作を防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体記憶装置を示
す構成図、第２図は本装置の構成を実現するためのメモ
リセルのレイアウトを示す平面図、第３図は同構成を実
現するためのプリチャージ回路の一実施例を示す回路図
、第４図は同構成を実現するだめのセンスアンプおよび
書き込み回路の一実施例を示す回路図、第５図は同構成
を実現するだめのアドレスデコーダの一実施例を示す回
路図、第６図は従来の半導体記憶装置の構成図である。 １・・・・・・第１のメモリセル、２・・・・・・第２
のメモリセル、３・°°・・・第３のメモリセル、４・
・・・・・第４のメモリセル、５°−−−−４個のメモ
リセルのアレイユニット、６・・・・・・メモリセルア
レイ、７・・・・・・プリチャージ回路、８・・・・・
・センスアンプおよび書き込み回路、９・・・・・・ア
ドレスデコーダ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ６−−−メモ１ノでルアト４ アドレス 第２図

Claims (1)

【特許請求の範囲】
1. 　４個のスタチックメモリセルを縦方向２列、横方向２
   行に配置し、横方向に配線される４本のワード線を横方
   向のセル行とセル行の間に配置してそれぞれ個別にメモ
   リセルを選択するように配線し、縦方向に配線されるビ
   ット線はセル列とセル列の間に１本ずつ配置して、各メ
   モリセルは隣接するビット線に接続し、該構造を持った
   ４個のメモリセルを１つのまとまった構体として、アレ
   イ構造に配置してなる半導体記憶装置。