JPS58208998A - 半導体cmosメモリ - Google Patents

半導体cmosメモリ

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JPS58208998A
JPS58208998A JP57089891A JP8989182A JPS58208998A JP S58208998 A JPS58208998 A JP S58208998A JP 57089891 A JP57089891 A JP 57089891A JP 8989182 A JP8989182 A JP 8989182A JP S58208998 A JPS58208998 A JP S58208998A
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memory cell
memory
spare
power supply
decoder
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Hiroshi Iwahashi
岩橋 弘
Kiyobumi Ochii
落井 清文
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Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、正規回路が不具合な場合に、予備回路に切
り換えることの出来る冗長性機能を持った半導体集積回
路に関するもので前記予備回路を使用する時は、不具合
な正規回路の消費電流をゼロにし、正規回路に不具合が
ない時は、予備回路での消費電流をゼロ釦する手段を設
けることにより、半導体集積回路における消費電流を低
減することを目的とする。
〔詭明の技術的背曖〕
最近半導体集積回路、特に半導体メモリにおいては、正
規メモリセルと予備メモリセルを予め形成しておき、製
造時に、正規メモリセル回路内に不良ピットがちった場
合には、この不良ビット部分を予備のメモリセルに置き
換えて使用する冗長性r*能を持ったものが増加してい
る。これは正規のメモリセルにわずか1ビツトの不良セ
ルがあってもメモリ全体としては不具合なため、このよ
うなメモリは不良品として捨てられる。しかしながら、
メモリ8址が増大するのに伴ない不良のメモリセルが発
生する確率は、高くなって来ており、不良の発生してい
るメモリを捨てていたのでは、製品のコストは、極めて
高価なものとなってしまう。したがって、全体の歩留り
向上のために、予備メモリセルを形成し、正規メモリセ
ルの一部が不良の時に、これを切り換えて使う方法が採
用されてきたのである。
第1図は、上記予備のメモリセルが設けられている半導
体メ6りのブロック構成図である。第1図に゛ひいて、
(1)は、アドレスデータが与えられるアドレスバッフ
ァ回路であり、このアドレスバッファ(11からの出力
となるアドレスデータは、1Efflのデコーダ12)
と、予備デコーダ(3)に与えられる。
正規のデコーダ(2)のデコード出方は、正規のメモリ
セル(4)に与えられ、このデコード出方によって、正
規のメモリセル(4)内の1つあるいは、それ以上のメ
モリセルが選択され、この後この選択されたメモリセル
にデータが記憶されたりデータが読み出されたりする。
また、上記正規のデコーダ(2)は、予)@fデコーダ
3)からの出力によって、そのデコード(動作が市(」
御される。予備デコーダ(3)のデコード出幻は、予1
萌のメモリセル(5)に与えられ、このデコード出力に
よって、予備メモリセル(5)内のメモリセルが選択さ
れ、この後、この選択されたメモリセルからデータが読
み出されたり、データが8C1憶されたりする。−1:
た、上記予・i+iiデコーダ(3)の出力は、正規デ
コーダ(2)のデコード動作を制御するための信号とし
ても出力される。さらに上記予備デコーダ(3)のデコ
ード動作は正規メモリセル回路(4)内に不良のビット
があり、この不良部分を予備メモリセル5)内のメモリ
セルとZ関する際に、メモリセル交換のために、交換制
御発生部・6)から出力される交換制御信号によってI
l制御される場合もある。これは、後述する第3図に示
tよつな予備デコーダ方式を用いる場合は必要となる。
すなわち、このような構成の半導体メモリにおいて、正
規メモリセル(4)に不良ビットがなければ、前記交を
美事14御信号は出力されず、if ;’Jtのデコー
ダ(2)のみが動作して、正規メモリセル14)内のメ
モリセルがアクセスされる。一方Elメモリセル(4)
内に不良ビットがあれば、この不良ビットを含む行ある
いは、列アドレスに相当するデコード出力が得られるよ
うに、予め、予備デコーダ+、3)をプログラムしてお
くとともに、交換料(至)信号発生部(6)から交換料
で卸信号を活生する。したがって、いま、アドレスバッ
ファ回路<1)で、正規のメモリセル(4)の不良ビッ
トを含む、行または列アドレスに対応するアドレスデー
タ出力が得られると、予備デコーダ(3)によって予備
メモリセル(5)内のメモリセルが選択されろ。さらに
このときの予1禰fゴーダ(3)のデコード出力によっ
て正規デコーダ(2)のデコード動作が停止され、正規
メモリセル(4)は、アクセスされない。このような操
作により、正規メモリセル(4)内の不良部分が予備メ
モリセル(5)と交換されるのである。
第2図(a) 、 (b)は、上記交換−1ilJ御信
号発生部(6)の構成を示す回路図である。第2図(a
)の回路において、例えばポリシリコンで作られたヒユ
ーズ素子Fが溶断されていない時、出力端子Outのレ
ベルは−+’t40 S F )31’ Q 、、とヒ
ュズ木子Fとの抵抗比によってlogic 1に(呆た
れている。一方MO8FIJT蛾のゲートにlogic
 lのプログラム信号Pを与えろと、この1\40 S
 Ei” E ’I’ QIBがオンしてヒユーズ素子
Fに大きな電流が流れこの時発生するジュール熱によっ
てヒユーズ素子Fが溶断する。ヒーーズ素子Fが溶断さ
れると、信号Pは再びlogic Oとなり、MO8F
’1JTQ民がカットオフし、今度はMO81T Qo
 を介して、出力端子Outがlogic Qレベルに
保持される。そして、上記出力端子Outの信号すなわ
ち前記交換制御信号のレベルが例えばlogic lレ
ベルの時は、予備メモリセルは使用されず、例えばdo
glc Qレベルの時釦、予備メモリセルが使用される
第21図(b)の回路では、第2゛図(a)の回路とは
反対に、ヒーーズ素子Fが溶断されていない時、出力端
子Outのレベルは、MO8F gTQ、とヒユーズ素
子Fとの抵抗比により、  logic Qレベルに保
たれている。そしてMO8F’ETQAのゲートに、l
logic l レベルのプログラム信号Pを与えると
上記と同様ヒユーズ素子F−が溶断され、その後出力端
子(Jutはivo s 、tr 1弓T’Q1)を介
して、dogic lレベルに保持される。この場合に
は、出力端子Outの信号、すなわち交換−111J御
信号が例えばlogrc Qレベルの時には、予備メモ
リセルは使用されず、例えば、  dogic ルベル
の時に、予備メモリセルが使用されることになる。
第3図は、前記予備デコーダ(3)の一つのデコード回
路の4成の一例を示す回路図でらる。この回路はfプレ
ッションモードの負荷用MO8ITQLDと、前記アド
レスバッファ回路fl)から出力される各アドレスデー
タ信号AQ s 八O+ ”L HA1・・・、Anを
ゲート入力とする。駆動用の複数のエンハンスメン°ト
モ)” ’7) MO8F ””QD Ri!: s 
コレ’) 複a (D 各tJOS ト’g’rQoル
と上記MOS F HTQL、D間に挿入される膜数の
ヒーーズ素子FBとから4成されている。この謙な、予
備デコード回路では、例えば前記正規のメモリセル(4
)のメモリセルのうちA□ =AI =−・=A1 =
 logicOに対応するものが不良の場合には、この
アドレスに相当するデコード出力が得られるように、各
ヒーーズ素子F8751プログラム、すなわち八〇 r
 AI +”’ r ’nをゲート入力とするMQ8F
’BT”Qt+ RK接続されているヒユーズ素子Fn
がl溶断される。この様に、することにより、AO= 
At ==−A、1 = logic Oの信号が入力
された時、MO8FE’IQLDと、ヒユーズ素子FB
を介して接続されるすべてのMOS F B T QD
 Rがカットオフ状態となり、予備デコーダの出力がl
oglc lレベルとなり、予備メモリセルが選択され
ることになる。
第4図は、前記第2図(a) K示した交換料イ卸信号
0ut4用いた予備デコーダの他の例である。ここでの
MO8FgTQHのゲートには、第3図の場合と1い、
制御信号co、C1,・・・C1,・・・Cnおよび交
換制御信号Outが入力される。予備メモリセルが使用
されない時は、交換制御信号Outはぎogic 1で
あるので、これをゲート入力とするトランジスタQDR
−′は、盾時オン状態となり、予備セルは選択されるこ
とはない。一方回路(イ)は、前記lll1制御信号C
i を発生するための回路で、この制御信号Ciは、不
良アドレスデータに対応して、アドレスデーI At 
+Aiのいずれかと一致した信号となる。正規メモリセ
ルに不良部分があり予備セルが使用される時、交換制御
信号(Jutはlogic Oとなり、予備デコーダは
、Co−、Ci 、 Cnのlogic O、1に対応
してその出力が決定される。今Ai =Oの番地が不良
であったとする。この時、ヒユーズ素子Fcを溶断する
よって、トランジスタQs]のゲートはlogic I
QS2のゲートはlogic Qとなり、トランジスタ
Qs+はオンs C12はオフする。すなわち、信号C
iはAiとなり、Ai =QならC1=Qとなり、Ci
がゲート入力されるトランジスタQDRをオフにし、す
べてのQDILがオフの時、予備セルが選(−j′れる
一方、Ai==lに不良番地がある時、ヒーーズ素子F
cは1容断され、ない、よって、トランジスタQstは
オフ、Qs2がオンになり信号CiはAiとなる。すな
わちAi = lならAi二C1=Qとなり、この時も
すべてのMO8FgTQD几がオフならば予備メモリセ
ルが選択されることになる。
〔背景技術の問題点〕
ところで、第1図〜第413!21Iに示す従来の冗長
回路構成をとる半・尊体メモリにあっては、予備メモリ
セルあるいは、予備デコーダが使用されない」局舎でも
これら予備セルおよびデコーダにはは流が流された伏轢
になっている。すなわら、これら予備回路は何ら使用さ
れないのであるからこれらの環流はムダに消費されてい
ることになる。さらに、予備デコーダ、予備メモリセル
が使用される時、これらに対応する正規のデコーダおよ
び正規のメモリセルは、使用されることはない、しかる
に、この暢合もこれら、正規デコーダ、正規のメモリセ
ルにおいても′電流は消費される。
〔発明の目的〕
したがって、この発明の目的とするところは、この様な
正規あるいは、予備回路の使用されない方にムダな電流
を流さないような手段を設けることにより、半導体メモ
リにおける消費電流の低減を1留ることにある。
〔発明の概要〕
この発明における集積回路、すなわち半導体メモリは、
正規回路、あるいは予備回路の使用しない一方を、電源
から切り離すことにより、不使用な回路における消費電
流を略ゼロにしようとするものである。これは、時に、
メタティクRAMセルに有効であるが、C徊8で構成さ
れ、動作時に電流を消費しない、 CMOSスタアイッ
クFtIA14においてもさらに有効である。なぜなら
、辿常civosHAMにおいて・°吐、時期状態にお
いてそこに流れる電流はPN接合におけるリーク電流が
大部分をしめる。
この時も、回路を電源から切り離すことにより、全体と
して電源に接続されたP−N接合面積が少なくなり、よ
って持切電流すなわちリーク直流も低減されるものであ
る。
〔発明の実惰例〕
第5図に本発明の一部A列を示す。第5図において、市
規のデコーダ出力は行線に伝えられ、選択された行線に
より、メモリセルが駆動され、メモリセルから出力され
たデータを列線が受けとる。
また、メモリセルは、例えばポリシリコンで出来たヒー
ーズ素子FDを介して、電源V’DK接続される。
また行線は、デプレッションモードトランジスタ■、2
を介してs ri’+I紀ヒユーズ馳子F″I)切断の
時に用いる鳥心圧′It源Vp4C接続される。(この
DpはVllを用いてよいことはもちろんである。)ト
ランジスタ1のゲートは、ヒーーズ素子1’oI7J断
時(Jogic Oとなる信号Pに、トランジスタ2の
ゲートはそのノースに接続される。一方、エンノ1ンス
メントモードトランジスタ4のドレインは、ヒユーズ素
子を介して、電源v1)に、そのゲートは、ヒユーズ素
子切断時logic lとなる1言号Pに接続される。
工/ハンスメントモードトランゾスタ3のドレインはト
ランジスタ4のノースに1 トランジスタ30ノースは
電源vs(OV) +< 、ゲートは、 トランジスタ
2のノース及びゲートに接続される。
一方予備メモリセルも予備デコーダ・からの出力釦より
駆動され、その記憶データを列1線に出力する。
予備メモリセルもその電源線は、例えばポリシリコンで
作られたヒーーズ素子を介して電源VDに接線されると
ともに、ゲートに信号PRが供給されるトランジスタ5
を介して、vsに接続される。この様に構成された半導
体メモリにあっては、正規メモリセルに不良部分のない
時は、予備メモリセルに電源を供給する必要はない、こ
のため信号PRヲlogic 1 (コノ10g1c 
iけi (IQ Vl) fりるいはそれより高い電位
でもよい。)にし、トランジスタ5を導通状帽にし、ト
ランジスタ・5)のドレインと、電源VD間に接続され
ているヒユーズ素子に大電流を流し、その時発生するジ
ュール熱によりこれを溶断する。このことで、予備セル
と電源VD とは切り離され予1精セルにおける消費電
流はゼロとなる。圧切メモリに不良部分のある時、今例
えば行、ll(、に接続されている正規メモリセルの一
部が不良であったとする。この時、この行線R1がJ択
されるように、アドレスデータを入力する。すると行線
ルlがlogic 1 (Vlo)になる。次に電流v
pを商戒位にするとともに信号Fを7oglc Q、 
Pを1ogrc 1とすると選択行線R1に接線された
トランジスタ1がカットオフし、トランジスタ2のノー
スには電源V、が出力されトランジスタ3のゲートに入
力される。非選択行線はlogic Oであるのでこれ
に接続さ゛れるトランジスタ1はオン状態のままで、こ
れに対応するトランジスタ3のゲートにはlogICO
の信号が人力されてオンすることはない、すると選択行
線に対応したトランジスタ3゜4が導通し、ヒーーズ素
子に大成流が流れその時発生するジーール熱により溶断
する。不良部分がある一行分のE現メモリセルと電源V
Dは切り離され電流は流れない。この行線に対応するア
ドレスデータが入力されると、この正規メモリセルのか
わりに予1膚メモリセルが選択される。なお、ここでV
Dより高い電位を持つvpを用いたのは、トランジスタ
3,4のチャネル幅が小さくてもゲート(王を旨くする
ことで大電流を流すようにしたもので、トランジスタ3
,4のチャネル幅を犬きく設定すれば、特にvpを用い
なくても’dL tj、 VDを使用することができる
。また、vpけ、ヒユーズを切断しない時は、VDの電
位に保たれる。またここでは電流を流して、ヒユーズを
溶断したがレーザー光線で溶断してもよい。この時は、
トランジスタ1.2,3,4.5を設ける必要はない。
第5図では、ヒユーズ素子を切断することで電源とメモ
リセルを切り離したが、これI、よ、第61図(a) 
、 (1)Jに示した様にトランジスタAをカットオン
させるととKより電源VDとメモリセルを切り離しても
よい、第6図(a)においては、不良があれば、ヒーー
ズ素子FBをレーザーで切断する。すると、トランジス
タへのゲートはトランジスタ6を介してVsK放電され
トランジスタAはカットオフする。
第6図(b)においては、通常トランジスタAのゲート
ハトランジスタフを介して、VDK接続されオンしてい
るが、不良部分が、メモリセル中にあれば、V −f 
−7二−ル去により高抵抗ポリシリコンRを低砥抗化す
ること1(よりトランジスタ人のゲートをVstle&
こして、このトランジスタをカットオフし、メモリセル
と電・NvDを切り離t0第7図は本発明によるさらに
他の実施例である。
この実施例ではメモリセル部分のみならず、デコーダ部
分もヒーーズ素子FGを介してX源〈接続し、メモリセ
ルに不良部分がある場合は、例えばヒユーズぶ子をレー
ザーで切断しメモリセルに対応した、正規デコーダだ流
れる電流もゼロ処したものでらる。まtl 予備デコー
ダ、予備メモリセルも同様な構成にしておけば、IE規
メモリセルに不良部分がない局舎は、予備デコーダ、予
備メモリセルに対応するヒーーズ素子を切断して、予備
回路で消費される′電流をほぼゼロにすることが出来る
。第8図は、第4図に示した回路に本発明を適用した−
111列である。第8図にしいて、信号Xば、第2図で
示した交換制御信号Out同様子備回路を使用する時は
、  logic lとなり、使用しない時は、log
icQとなる信号であり、信号Xは、信号Xの反転信号
である。第8図に訃いて、信号Xがダート入力している
トランジスタは、予備回路を[史用しない時は、信号X
がlogic Qであるためほぼカットオフに近い状態
となるため、予備回路を使用しない時この子1+1回路
での消費電流が低減される。
なお、通常半導体メモリでは、該メモリチップが非礪択
の時、消費電流を低減させるような信号(チップイネー
ブル信号CE)が用いられるが、前記信号Xをこの信号
と兼用させてもよい。
またデコーダと電源間、あるいはメモリセルと電源間お
のkの独立にニーーズ素子あるいは、スイッチングトラ
ンジスタを設けておいてもよい。
第9図及び第10図は本発明に係る他の実殉例を示すも
のでちる。一般にスタティックRAJにおけるメモリセ
ルは、第9図及び第10図に示す様に;4接したメモリ
セル(b  p)が圧いに向きあって電源線vcあるい
はV、を共用する様に配置され、占有面積を小さくして
いる。従って、不良セルを含む行線方向に配列されたメ
モリセルとこのメモリセルに隣接するメモリセル行の2
行分が予備メモリセルと僅き換えられる。これは共通の
電源線を電源から分離することKより行なわれる。
又、第11図に示す様に列線に接続された負荷トランジ
スタQ8.Q9あるいはセンスアンプ11に於いて電#
jVcからvsへの直流47(流路を生ずる様な不良が
発生した場合、負荷トランジスタあるいは辷ンスアング
も、ヒユーズF’i、Fjを溶断することにより電源と
分離するのが好ましい、この場合、列線方向のメモリセ
ルアレイが予備メモリセルと1青き代わる。この実権例
に於いては、「jiJ述の実施例の様に不良のメモリセ
ルに接続される行線方向の覗源線も電源から分離されろ
l′−J、上7悦明した様に、本発明によれば、使用し
ない回路で消費される磁流をほぼゼロに出来るため、消
費置床の少ない半導体メモリを提供出来る。すなわち歩
留り向上のために設けられた予備回路により、電源電流
が増加するのを防ぐことができる。
【図面の簡単な説明】
第1図は予備のメモリセル回路が形成された半導体メモ
リのブロック構成図、第21菌(a) 、 (blは上
記半導体メモリの一部回路のvt9成を示す回路図1.
1′V3図及び第4図は上記半導体メモリの他の部分の
構成を示す回路図%第5図ないし第11図はそれぞれこ
の発明の各実権例の構成を示す回路図である。 2・・・正規デコーダ、3・・・予備デコーダ、4・・
・正規のメモリセル回路、5・・・予備のメモリセル回
路、Ql、Q2 、Q、6 、Q7・・・デプレッショ
ンモードのMO8FB’l”。 Q3 、Q4 、Q5・・・エンハンスメントモードの
Mo5t’gT、Vl)・・・尚Iに圧電、原、 [も
1〜1も。 ・行1噸、”’l)+’悄r ’H、FI
 + FJ・・・ヒユーズ素子。 策1u 第3図 −53: 第4図 n 輩7図 策3図 第11図 % ? ↓ ヌ七り[117 手続補正書(自発) 1、事件の表示 特願昭57−89891号 2、発明の名称 半導体メモリ装置 3、補正をする者 事件との関係 特許出願人 (307)東京芝蒲電気株式会社 4、代理人 〒100 東別都千代田区内幸町1−1−6 明a書全文及び図面全部 削正明細書 1、発明の名称    半導体メモリ装置2、特許請求
の範囲 装置。 (3)前記正規回路を構成する行列に配置された複数の
メモリセルと、このメモリセルに接続されメモリセルを
選択する行線と、選択されたメモリセルからデータを読
み出す列線と、−前記行線に夫々対応して配置されメモ
リセルに接続された電源線とを備え、前記複数のメモリ
セルは主メモリ領域とこの主メモリ領域の一部に代えて
使用され前記予備回路を構成する予備メモリ領域とに分
割され死生導体メモリ装置に於いて、前記主メモリ領域
あるいは予備メモリ領域の不使用領域に接続された電源
線を電源から分離する手段を設けたことを特徴とする特
許請求の範囲第1項記載の半導体メモリ装置。 (4)前記電源線は、隣接したメモリセル行に於いて共
用されていることを%徴とする前記第1項記載の半導体
メモリ装置。 (5)行列に配置された複数のメモリセルと、このメモ
リセルに接続されメモリセルを選択する行線と、この行
線を選択するデコーダと、選択されたメモリセルからデ
ータを読み出す列線とを備え、前記複数のメモリセルは
主メモリ領域とこの主メモリ領域の一部に代えて使用さ
れる予備メモリ領域に、又前記デコーダも夫々前記正規
回路を構成する主デコーダと前記予備回路を構成する予
備デコーダとに分割された半導体メモリ装置に於いて、
前記主メモリ領域及び予備メモリ領域の不使用領域に対
応する前記デコーダを電源から分離する手段を設けたこ
とを特徴とする特許請求の範囲第1項及び第2項記載の
半導体メモリ装置。 (6)行列に配置された複数のメモリセルと、このメモ
リセルに接続されメモリセルを選択する行線と、電源に
選択されメモリセルからデータを読み出す列線と、この
列線と前記電源に接続されたセンスアンプと、前記行線
に夫々対応して配置されメモリセルに接続された電源線
とを備え、前記複数のメモリセルは主メモリ領域とこの
主メモリ領域の一部に代えて使用される予備メモリ領域
とに分割された半導体メモリ装置に於いて、前記主メモ
リ領域及び予備メモリ領域の不使用領域に接続された電
源線及びセンスアンプと列線の少くとも−2を電源から
分離する手段を設けたことを%徴とする半導体メモリ装
置。 3、発明の詳細な説明 この発明は、正規回路が不具合な場合に、予備回路に切
り換えることの出来る冗長性機能を持った半導体集積回
路に関するもので前記予備回路を使用する時は、不具合
な正規回路の消費電流をゼロにし、正規回路に不具合が
ない時は、予備回路での消費電流をゼロにする手段を設
けることによシ、半導体集積回路における消費電流を低
減することを目的とする。 〔発明の技術的背景〕 最近半導体集積回路、特に半導体メモリにおいては、正
規メモリセルと予備メモリセルを予め形成しておき、製
造時に、正規メモリセル回路内に不良ビットがあった場
合には、この不良ビット部分を予備のメモリセルにf/
lき換えて使用する冗長性機能を持ったものが増加して
いる。これは正規ツメモリセルにわずか1ビツトの不良
セルがあってもメモリ全体としては不具合なため、この
ようなメモリは不良品として捨てられる。しかしながら
、メモリ容量が増大するのに伴ない不良のメモリセルが
発生する確率は、高くなって来ており、不良の発生して
いるメモリを捨てていたのでは、製品のコストは、極め
て高価なものとなってしまう。したがって、全体の歩留
り向上のために、予備メモリセルを形成し、正規メモリ
セルの一部が不良の時に、これを切シ換えて使う方法が
採用さ!してき7yのr、6る。 第1図は、上記予備のメモリセルが設けられている半導
体メモリのブロック構成図である。第1図においで、(
■)は、アドレスデータが与えられる7ドレスバツフア
回路であり、この7ドレスバツフア(1)からの出力と
なるアドレスデータは、正規のデコーダ(2)と、予備
デコーダ(3)に与えられる。 正規のデコーダ(2)のデコード出方は、正規のメモリ
セル(4)に与えられ、このデコード出方によって、正
規のメモリセル(4)内の1つあるいは、それ以上のメ
モリセルが選択され、この後この選択されたメモリセル
にデータがd己1意されたりデータが読み出されたりす
る。まだ、上記正規のデコーダ(2)は、予備デコーダ
(3)からの出力によって、そのデコード動作が制御さ
れる。、予備デコーダ(3)のデコード出力は、予備の
メモリセル(5)に与えられ、このデコード出力によっ
て、予備メモリセル(5)内のメモリセルが選択され、
この後、この選択されたメモリセルからデータがI洸み
出されたシ、データが記憶されたりする。まだ、上記予
備デコーダ(3)の出力は、正規デコーダ(2)のデコ
ード動作を制御するだめの信号としても出方される。さ
らに上記予備デコーダ(3)のデコード動作は正規メモ
リセル回路(4)内に不良のビットがあり、この不良部
分を予備メモリセル(5)内のメモリセルと交換する際
に、メモリセル交換のために、交換制御発生部(6)か
ら出力される交換制御信号によって制御される場合もあ
る。これは、後述する第3図に示すような予備デコーダ
方式を用いる場合は必要ない。すなわち、このような構
成の半導体メモリにおいて、正規メモリセル(4)に不
良ビットがなければ、前記交換制御信号は出方されず、
正規のデコーダ(2)のみが動作して、正規メモリセル
(4)内のメモリセルがアクセスされる。一方正規メモ
リセル(4)内に不良ピッ  トがあれば、この不良ビ
ットを含む行あるいは、列アドレスに相当するデコード
出方が得られるように、予め、予備デコーダ(3)をプ
ログラムしておくとともに、交換制御信号発生部(6)
から交換制御信号を発生する。したがって、いま、アド
レスバッファ回路(1)で、正規のメモリセル(4)の
不良ビットを含む、行または列アドレスに対応するアド
レスデータ出力が得られると、予備デコーダ(3)によ
って予備メモリセル(5)内のメモリセルが選択される
。さらにこのときの予備デコーダ(3)のデコード出力
によって正規デコーダ(2)のデコード動作が停止され
、正規メモリセル(4)は、アクセスされない。 このような操作によシ、正規メモリセル(4)内の不良
部分が予備メモリセル(5)と交換されるのである。 第2図(a)、(b)は、上記交換制御信号発生部(6
)の構成を示す回路図である。第2図(a)の回路にお
いて、例えばポリシリコンで作られたヒユーズ素子Fが
溶断されていない時、出力端子OutのレベルはMO8
FETQDとヒユーズ素子Fとの抵抗比によってlog
ic lに保たれている。一方MO8F’ET QEの
ゲートにlogic 1のプログラム信号Pを与えると
、このMOSFET Q、がオンしてヒユーズ素子Fに
大きな電流が流れこの時発生するジーール熱によってヒ
ーーズ素子Fが溶断する。ヒーーズ素子Fが溶断される
と、信号Pは再びlogic Qとなり、MO8ITQ
Eがカットオフし、今度はMO8FFJTQDを介して
、出力端子Outがlogic Qレベルに保持される
。そして、上記出力端子Outの信号すなわち前記交換
制御信号のレベルが例えばlogic lレベルの時は
、予備メモリセルは使用されず、例えばlogic Q
レベルの時に、予備メモリセルが使用される。 第2図(b)の回路では、第2図(a)の回路とは反対
に、ヒーーズ素子Fが溶断されていない時、出力端子O
u、tのレベルは、MO8FETQDとヒユーズ素子F
との抵抗比によシ、logic Qレベルに保たれてい
る。そしてMO8FETQBのゲートに、logic 
l v ヘルのプログラム信号Pを与えると上記と同様
ヒユーズ素子Fが溶断され、その後出力端子OutはM
O8f’ETQDを介して、logic lレベルに保
持される。 この場合には、出力端子Outの信号、すなわち交換制
御信号が例えばlogic oレベルの時には、予備メ
モリセルは使用されず、例えば、logiclレベルの
時に、予備メモリセルが使用されるCとになる。 第3図は、前記予備デコーダ(3)の一つのデコード回
路の構成の一例を示す回路図である。この回路ハデブレ
ッションモードの負荷用MO8I”ETQLDと、前記
アドレスバッファ゛回路(1)がら出力される各アドレ
スデータ信号A。、 AO、A4 、 AI・・・lA
nをゲート入力とする駆動用の複数のエンハンスメント
モー )” ノMO8FET QDR(!:、コh ラ
複a (2) 各MO8P’1lHTQDRと上記MO
8F’ETQLD間に挿入される複数のヒーーズ素子F
Bとから構成されている。この様な、予備デコード回路
では、例えば前記正規のメモリセル(4)のメモリセル
のうちA(、= A4 = ・・−= An= log
icOに対応するものが不良の場合には、このアドレス
に相当するデコード出力が得られるように、各ヒーーズ
素子FBがプログラム、すなわちA6+ AI +・・
・r Anをゲート入力とするMO8F’ETQDRに
接続されているヒユーズ索子FBが溶断される。この様
に1、 することにより、Ao= A、 = ・−A1
1 = logic Oの信号が入力畑れだ時、MO8
FETQLnと、ヒユーズ素子FBを介して接続される
すべてのMO8FETQ皿がカットオフ状態となり、予
備デコーダの出方がlogic ルベルとなり、予備メ
モリセルが選択されることになる。 第4図は、前記第2図(a)に示した交換制御信号Ou
tを用いた予備デコーダの例である。ここでのMO8F
ETQBのゲートには、第3図の場合と違い、制御信号
CO+ CI +・・・口、・・・Cnおよび交換制御
信号    Outが入力される。予備メモリセルが使
用されない時は、交換制御信号Outはlogic l
であるので、これをゲート入力とするトランジスタQD
Rは、常時オン状態となり、予備セルは選択されること
はない。一方回路(イ)は、前記制御信号CIを発生す
るための回路で、この制御信号CIは、不良アドレスデ
ータに対応して、アドレスデータA+ 、 Atのいず
れかと一致した信号となる。正規メモリセルに不良部分
があり予備セルが使用される時、交換制御信号Outは
logic Qとなり、予備デコーダは、co・・・。 CI 、 Cnのlogic Q 、 lに対応してそ
の出力が決定される。今Ai=00番地が不良であった
とする。この時、ヒーーズ素子FOを溶断する4、よっ
て、トランジスタQs1のゲートはlogicl 、 
QszのゲートはlogicQとなシ、トランジスタQ
i3+はオン、QB21riオフする。すなわち、信号
CIはAIとなり、AI=QならC+=0となり、CI
がゲート入力されるトランジスタQDR’fcオフにし
、すべてのQDRがオフの時、予備セルが選ばれる。一
方、ん=lに不良番地がある時、ヒーーズ素子FCは溶
断されない。よって、トランジスタQs>はオフ、Q8
2がオンになり信号口はAIとなる。すなわちAI=1
ならAI:C1=0となυ、この時もすべてのMO8F
ETQDRがオフならば予備メモリセルが選択されるこ
とになる。 〔背景技術の問題点〕 ところで、第1図〜第4図に示す従来の冗長回路構成を
とる半導体メモリにあっては、予備メモリセルあるいは
、予備デコーダが使用されない場合でもこれら予備セル
およびデコーダには電流が流され良状態になっている。 すなわち、これら予備回路は何ら使用されないのである
からこれらの電流はムダに消費されていることになる。 さらに、予備デコーダ、予備メモリセルが使用される時
、これらに対応する正規のデコーダおよび正規のメモリ
セルは、使用されることはない。しかるに、この場合も
これら、正規デコーダ、正規のメモリセルにおいても′
電流は消費される。 〔発明の目的〕 したがって、この発明の目的とするところは、この様な
正規あるいは、予備回路の使用されない方にムダな電流
を流さないような手段を設けることにより、半導体メモ
リにおける消費電流の低減を図ることにるる。 〔発明の概要〕 この発明における集積回路、すなわち半導体メモリは、
正規回路、あるいは予備回路の使用しない一方を、電源
から切υ離すことによυ、不使用な回路における消費電
流を略ゼロにしようとするものである。これは、特に、
メタティクRAMセルに有効であるが、0MO8で構成
され、動作時に電流を消費しない、CMOSスタティッ
クRAMにおいてもさらに有効である。なぜ・なら、C
MO8RAMにおいては、スタン」974時の消費電流
を略ゼロにする必要があるが、メモリセルでの異常電流
の消費、例えば、トランジスタのリーク電流、あるいは
、メモリセルの電源と接地間がシ1−トして、スタンド
バイ時に、消費電流が、異常に増加する様な不良が発生
しでいるが、この時も、この不良のメモリセルをに源か
ら切り離すことによ(ハ上記不良による異常1ル流の発
生をおさえることが出来る。上記の様な不良に対しては
、正規回路のみに、電源から切り離す手段を設けても有
効である。 また通常CMO8RAMにおいては、時期状態において
そこに流れる電流はPN接合におけるリークα流が大部
分をしめる。この時も、回路を電源から切υ離すことに
より、全体として電源に接続されたP−N接合面積が少
なくなり、よって待期電流すなわちリーク電流も低減さ
れるものである。 〔発明の実施例〕 第5図に本発明の一実施例を示す。第5図において、正
規のデコーダ出方は行線に伝えられ、選択された行線に
ょシ、メモリセルが駆動され、メモリセルから出力され
たデータを列線が受けとる。 また、メモリセルは、例えばポリシリコンで出来たヒー
ーズ素子FDを介して、電源vDに接続される。また行
線は、デプレッシコンモードトランジスタQ、、Q、を
介して、前記ヒーーズ素子FD切断の時に用いる高′成
圧′d源vP′に接続される。(このvPはVDを用い
てよいことはもちろんでるる。)トランジスタQ、のゲ
ートは、ヒユーズ素子II″D切断時logicOとな
る信号Pに、トランジスタQ、のゲートはそのソースに
接続される。一方、エンハンスメントモードトランジス
タQ、のドレインは、ヒユーズ素子を介して、′1イ源
vDK、そのゲートは、とニーズ素子切断時logic
 1となる信号Pに接続される。エンハンスメントモー
ドトランジスタQsのドレインはトランジスタQ、のノ
ースに、トランジスタQ、のソースは電源Vs(OV)
に、ゲートは、トランジスタQ、のソース及びゲートに
接続される。一方予備メモリセルも予備デコーダからの
出方にょシ駆動され、その記憶データを列線に出力する
。予備メモリセルもその゛に源線は、例えばポリシリコ
ンで作られたヒーーズ素子を介してt源VDK接線され
るとどもに、ゲートに信号PRが供給されるトランジス
タ唱を介して、■sに接続される。この様に構成された
半導体メモリにおっては、正規メモリセルに不良部分の
ない時は、予備メモリセルに′鎮源を供給する必要はな
い4.このため信号PRをlogic 1(このlog
ic lは電源VDあるいはそれよシ高い電位でもよい
。)にし、トランジスタQ、を導通状態にし、トランジ
スタQ、のドレインと、電源VD間に接続されているヒ
ユーズ素子に大電流を流し、その時発生するジュール熱
によυこれを溶断する。このことで、予備セルと電源v
Dとは切υ離され予備セルにおける消費電流はゼロとな
る。正規メモリに不良部分のある時、今例えば行線R・
、に接続されている正規メモリセルの一部が不良であっ
たとする。この時、この行線R,が選択されるように、
アドレスデータを入力する。すると行線几1がlogi
c 1(VD)になる。次に電流Vpを高電位にすると
ともに信号Pをlogic Q 、 Pをlogic 
lとすると選択行線几。 に接線されたトランジスタQ、がカットオフし、トラン
ジスタQ2のソースには電源VFが出力されトランジス
タQ、のゲートに入力される。非選択行線はlogic
 Qであるのでこれに接続されるトランジスタQ、はオ
ン状態のままで、これに対応するトランジスタQ3のゲ
ートにはlogi(Qの信号が入力されてオンすること
はない。すると選択行線に対応したトランジスタQ3.
Q、が導通し、ヒユーズ素子に大電流が流れその時発生
子るジーール熱により溶断する。不良部分がある一行分
の正規メモリセルと′1源vDは切シ離され電流は流れ
ない。この行線に対応するアドレスデータが入力される
と、この正規メモリセルのかわりに予備メモリセルが選
択される。なお、ここでvDより高い電位を持つvPを
用いたのは、トランジスタQ、、Q、のチャネル幅が小
さくてもゲート電圧を高くすることで大電流を流すよう
にしたもので、トランジスタQ3.Q、のチャネル幅を
大きく設定すれば、特にvPを用いなくても電源vDを
使用することができる。また、vPは、ヒユーズを切断
しない時は、VDの電位に保たれる。 またここでは電流を流して、ヒユーズを溶断したがレー
ザー光線で溶断してもよい。この時は、トランジスタQ
3. Qt、 Q3.Q4.Qiを設ける必要はない。 第5図では、ヒユーズ素子を切断することで電源とメモ
リセルを切υ離したが、これは、第6図(a)、(b)
に示した様にトランジスタ八をカットオフさせることに
より電源vDとメモリセルを切υ離してもよい。第6図
(a)におい′〔は、不良があれば、ヒーーズ素子FB
をレーザーで切断する。すると、トランジスタAのゲー
トはトランジスタQsk介して■8に放観されトランジ
スタAはカットオフする。 第6図(b)においては、通常トランジスタ人のゲート
はトランジスタQ、を介して、VDに接続されオンして
いるが、不良部分が、メモリセル中にあれば、レーザー
アニール法によυ高抵抗ポリシリコン几を低抵抗化する
ことによυトランジスタAのゲートヲVs電位にし又、
このトランジスタをカットオフし、メモリセルとα源v
Dを切りaす。 第7図は本発明によるさらに他の犬施例でおる。 この実施例ではメモリセル部分のみならず、デコーダ部
分もヒーーズ素子FGを介して電源に接続し、メモリセ
ルに不良部分がある場合は、例えばヒユーズ素子をレー
ザーで切断しメモリセルに対応した、正規デコーダに流
れる′電流もゼロにしたものである。また、予備デコー
ダ、予備メモリセルも同様な構成にしでおけば、正規メ
モリセルに不良部分がない場合は、予備デコーダ、予備
メモリセルに対応するセユーズ素子を切断して、予備回
路で消費される′に流をほぼゼロにすることが出光る。 第8図は、第4図に示した回路に本発明を適用した一実
施例である。第8図において、信号xii、vg2図で
示した交換制御信号Out同様子備回路を使用する時は
、logic 1となり、匣用しない時は、logic
 Qとなる信号であシ、信号Xは、信号Xの反転信号で
ある。第8図において、信号Xがゲート入力しているト
ランジスタは、予備回路を使用しない時は、信号Xがl
ogic Qであるためほぼカットオフに近い状態とな
るだめ、予備回路を使用しない時この予備回路での消費
電流が低減される。 なお、通常半導体メモリでは、該メモリチップが非選択
の時、消費電流を低減させるような信号   ゛(チッ
プイネーブル信号CF3)が用いられるが、前記信号X
をこの信号と兼用させてもよい。 またデコーダと電源間、あるいはメモリセルと電源間お
のおの独立にヒユーズ素子おるいは、ス・イツチングト
ランジスタを設けておいてもよい。 第9図及び第10図は本発明に係る他の実施例を示すも
のである。一般にスタティックRAMにおけるメモリセ
ルは、第9図及び第10図に示す様に隣接したメモリセ
ル(bp)が互いに向きあって電源線■oあるいはVs
を共用する様に配置され、占有面積を小さくしている。 従って、不良セルを含む行線方向に配列されたメモリセ
ルとこのメモリセルに隣接するメモリセル行の2行分が
予備メモリセルと置き換えられる。これは共通の電源線
を電源から分離することによ9行なわれる。 また、第9図の様なCMO8RAMの場合は、前記の様
に、メモリセルに、異常電流の流れる不良が発生する場
合があるので、正規メモリセル領域のみにヒユーズ素子
を設け、異常電流の流れる、メモリセルに対応したヒユ
ーズを切断すればよい。 又、第11図に示す様に列線に接続された負荷トランジ
スタQa、Qefbるいはセンスアンプ11に於いて電
源VoからVsへの直流電流路を生ずる様な不良が発生
した場合、負荷トランジスタあるいはセンスアンプも、
ヒーーズFi 、 Fjを溶断することにより電源と分
離するのが好ましい。この場合、列線方向のメモリセル
アレイが予備メモリセルと置き代わる。この実施例に於
いては、前述の実施例の様に不良のメモリセルに接続さ
れる行線方向の電源線も電源から分離される。 以上説明した様に、本発明によ扛ば、使用しない回路で
消費される・1流をほぼゼロに出来るため、消費電流の
少ない半導体メモリを提供出来る。すなわち歩留り向上
のために設けられた予備回路によシ、電源電流が増加す
るのを防ぐことができる。 またメモリセルでの異常電流の発生による不良も完全に
防ぐことが出来る。 4、図面の簡単な説明 第1図は予備のメモリセル回路が形成された半導体メモ
リのブロック構成図、第2図<a) 、 (b)は上記
半導体メモリの一部回路の構成を示す回路図、第3図及
び第4図は上記半導体メモリの他の部分の構成を示す回
路図、第5図ないし第11図はそれぞれこの発明の各実
施例の構成を示す回路図である。 2・・・−・正規デコーダ、 3・・・・・・予備デコーダ、 4・・・・・・正)Aのメモリセル回路、5・・・・・
・・ト備のメモリセル回路、Ql、 Q2.Q−、Q丁
・・デプレッションモードのMo 81’ gQ、、Q
、、Qs・・アンプ・ンスメントモードの」ν108)
’E’l’ 。 vP・・・・・・高祇圧電源、 几、〜Rm・・−・・・・行 線、 FDIFG、FH9FI、FJ・・・・・・ヒユーズ素
子。 (7317)代理人 弁理士 則 近 憲 佑ヤ社≠1
層抽ト 筆1図 策3図 1/n 丁4図 Xか 策to図 111図 Vθ ↓ メ七リセル

Claims (3)

    【特許請求の範囲】
  1. (1)行列に配置された複数のメモリセルと、このメモ
    リセルに接続されメモリセルを選択する行線と、選択さ
    れたメモリセルからデータを読み出す列線と、前記行線
    に夫々対応して配置されメモリセルに接続された電源線
    とを備え、前記膜数のメモリセルはモメモリ領域とこの
    王メモリ領域の一部に代えて使用される予備メモリ領域
    とに分Sすされた半導体メモリ装置に於いて、nil記
    主メモリ領域及び予備メモリ・領域の不使用領域に接続
    された電源線を電源から分離する手段を設けたことを特
    徴とする半導体メモリ装置。
  2. (2)前記電源線は、隣接したメモリセル行に於いて用
    用されていることを特徴とする前記第1項記載の半導体
    メモリ装置。
  3. (3)行列に配置された複数のメモリセルと、このメモ
    リセルに接続されメモリセルを選択する行線と、この行
    線を選択するデコーダと、選択されたメモリセルからデ
    ータを読み出す列線とを1捕え、前記複数のメモリセル
    は王メモリ領域とこの王メモリ領域の一部に代えて使用
    される予備メモリ領域に、又前記デコーダも夫々上デコ
    ーダと予備デコーダとに分割された半導体メモリ榛1音
    に於いて、前記主メモリ領域及び予備メモリ領域の不使
    用領域1て対応する前記デコーダを電源から分離する手
    段を設、けたことを特徴とする半導体メモリ装置t 0
    (4)行列に配置された複数のメ2 +7セルと、この
    メモリセルに接続されメモリセルを選択する行線と、電
    源に選択されメモリセルからデータを読み出す列線と、
    この列線と前記電源に接続されたセンスアンプと、前記
    行線に夫々対応して配置されメモリセルに接続された電
    源線とを備え、目17 t、己複数のメモリセルは主メ
    モリ領域とこの主メモリ領域の一部に代えて使用される
    予備メモリ領域と(分Nすされた半導体メモリ装置に於
    いて、前6己主メモリ領域及び予備メモリ領域の不使用
    領域に接続された電源線及びセンスアンプと列線の少く
    とも一方を電源から分離する手段を設けたことを特徴と
    する半・序1本メモリ装置。
JP57089891A 1982-05-28 1982-05-28 半導体cmosメモリ Granted JPS58208998A (ja)

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EP83105182A EP0095721B1 (en) 1982-05-28 1983-05-25 Semiconductor memory device
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