JPS58208998A - 半導体ｃｍｏｓメモリ - Google Patents
半導体ｃｍｏｓメモリInfo
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- JPS58208998A JPS58208998A JP57089891A JP8989182A JPS58208998A JP S58208998 A JPS58208998 A JP S58208998A JP 57089891 A JP57089891 A JP 57089891A JP 8989182 A JP8989182 A JP 8989182A JP S58208998 A JPS58208998 A JP S58208998A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
-
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- G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、正規回路が不具合な場合に、予備回路に切
り換えることの出来る冗長性機能を持った半導体集積回
路に関するもので前記予備回路を使用する時は、不具合
な正規回路の消費電流をゼロにし、正規回路に不具合が
ない時は、予備回路での消費電流をゼロ釦する手段を設
けることにより、半導体集積回路における消費電流を低
減することを目的とする。
り換えることの出来る冗長性機能を持った半導体集積回
路に関するもので前記予備回路を使用する時は、不具合
な正規回路の消費電流をゼロにし、正規回路に不具合が
ない時は、予備回路での消費電流をゼロ釦する手段を設
けることにより、半導体集積回路における消費電流を低
減することを目的とする。
最近半導体集積回路、特に半導体メモリにおいては、正
規メモリセルと予備メモリセルを予め形成しておき、製
造時に、正規メモリセル回路内に不良ピットがちった場
合には、この不良ビット部分を予備のメモリセルに置き
換えて使用する冗長性ｒ＊能を持ったものが増加してい
る。これは正規のメモリセルにわずか１ビツトの不良セ
ルがあってもメモリ全体としては不具合なため、このよ
うなメモリは不良品として捨てられる。しかしながら、
メモリ８址が増大するのに伴ない不良のメモリセルが発
生する確率は、高くなって来ており、不良の発生してい
るメモリを捨てていたのでは、製品のコストは、極めて
高価なものとなってしまう。したがって、全体の歩留り
向上のために、予備メモリセルを形成し、正規メモリセ
ルの一部が不良の時に、これを切り換えて使う方法が採
用されてきたのである。
規メモリセルと予備メモリセルを予め形成しておき、製
造時に、正規メモリセル回路内に不良ピットがちった場
合には、この不良ビット部分を予備のメモリセルに置き
換えて使用する冗長性ｒ＊能を持ったものが増加してい
る。これは正規のメモリセルにわずか１ビツトの不良セ
ルがあってもメモリ全体としては不具合なため、このよ
うなメモリは不良品として捨てられる。しかしながら、
メモリ８址が増大するのに伴ない不良のメモリセルが発
生する確率は、高くなって来ており、不良の発生してい
るメモリを捨てていたのでは、製品のコストは、極めて
高価なものとなってしまう。したがって、全体の歩留り
向上のために、予備メモリセルを形成し、正規メモリセ
ルの一部が不良の時に、これを切り換えて使う方法が採
用されてきたのである。
第１図は、上記予備のメモリセルが設けられている半導
体メ６りのブロック構成図である。第１図に゛ひいて、
（１）は、アドレスデータが与えられるアドレスバッフ
ァ回路であり、このアドレスバッファ（１１からの出力
となるアドレスデータは、１Ｅｆｆｌのデコーダ１２）
と、予備デコーダ（３）に与えられる。
体メ６りのブロック構成図である。第１図に゛ひいて、
（１）は、アドレスデータが与えられるアドレスバッフ
ァ回路であり、このアドレスバッファ（１１からの出力
となるアドレスデータは、１Ｅｆｆｌのデコーダ１２）
と、予備デコーダ（３）に与えられる。
正規のデコーダ（２）のデコード出方は、正規のメモリ
セル（４）に与えられ、このデコード出方によって、正
規のメモリセル（４）内の１つあるいは、それ以上のメ
モリセルが選択され、この後この選択されたメモリセル
にデータが記憶されたりデータが読み出されたりする。
セル（４）に与えられ、このデコード出方によって、正
規のメモリセル（４）内の１つあるいは、それ以上のメ
モリセルが選択され、この後この選択されたメモリセル
にデータが記憶されたりデータが読み出されたりする。
また、上記正規のデコーダ（２）は、予）＠ｆデコーダ
３）からの出力によって、そのデコード（動作が市（」
御される。予備デコーダ（３）のデコード出幻は、予１
萌のメモリセル（５）に与えられ、このデコード出力に
よって、予備メモリセル（５）内のメモリセルが選択さ
れ、この後、この選択されたメモリセルからデータが読
み出されたり、データが８Ｃ１憶されたりする。−１：
た、上記予・ｉ＋ｉｉデコーダ（３）の出力は、正規デ
コーダ（２）のデコード動作を制御するための信号とし
ても出力される。さらに上記予備デコーダ（３）のデコ
ード動作は正規メモリセル回路（４）内に不良のビット
があり、この不良部分を予備メモリセル５）内のメモリ
セルとＺ関する際に、メモリセル交換のために、交換制
御発生部・６）から出力される交換制御信号によってＩ
ｌ制御される場合もある。これは、後述する第３図に示
ｔよつな予備デコーダ方式を用いる場合は必要となる。
３）からの出力によって、そのデコード（動作が市（」
御される。予備デコーダ（３）のデコード出幻は、予１
萌のメモリセル（５）に与えられ、このデコード出力に
よって、予備メモリセル（５）内のメモリセルが選択さ
れ、この後、この選択されたメモリセルからデータが読
み出されたり、データが８Ｃ１憶されたりする。−１：
た、上記予・ｉ＋ｉｉデコーダ（３）の出力は、正規デ
コーダ（２）のデコード動作を制御するための信号とし
ても出力される。さらに上記予備デコーダ（３）のデコ
ード動作は正規メモリセル回路（４）内に不良のビット
があり、この不良部分を予備メモリセル５）内のメモリ
セルとＺ関する際に、メモリセル交換のために、交換制
御発生部・６）から出力される交換制御信号によってＩ
ｌ制御される場合もある。これは、後述する第３図に示
ｔよつな予備デコーダ方式を用いる場合は必要となる。
すなわち、このような構成の半導体メモリにおいて、正
規メモリセル（４）に不良ビットがなければ、前記交を
美事１４御信号は出力されず、ｉｆ ；’Ｊｔのデコー
ダ（２）のみが動作して、正規メモリセル１４）内のメ
モリセルがアクセスされる。一方Ｅｌメモリセル（４）
内に不良ビットがあれば、この不良ビットを含む行ある
いは、列アドレスに相当するデコード出力が得られるよ
うに、予め、予備デコーダ＋、３）をプログラムしてお
くとともに、交換料（至）信号発生部（６）から交換料
で卸信号を活生する。したがって、いま、アドレスバッ
ファ回路＜１）で、正規のメモリセル（４）の不良ビッ
トを含む、行または列アドレスに対応するアドレスデー
タ出力が得られると、予備デコーダ（３）によって予備
メモリセル（５）内のメモリセルが選択されろ。さらに
このときの予１禰ｆゴーダ（３）のデコード出力によっ
て正規デコーダ（２）のデコード動作が停止され、正規
メモリセル（４）は、アクセスされない。このような操
作により、正規メモリセル（４）内の不良部分が予備メ
モリセル（５）と交換されるのである。
規メモリセル（４）に不良ビットがなければ、前記交を
美事１４御信号は出力されず、ｉｆ ；’Ｊｔのデコー
ダ（２）のみが動作して、正規メモリセル１４）内のメ
モリセルがアクセスされる。一方Ｅｌメモリセル（４）
内に不良ビットがあれば、この不良ビットを含む行ある
いは、列アドレスに相当するデコード出力が得られるよ
うに、予め、予備デコーダ＋、３）をプログラムしてお
くとともに、交換料（至）信号発生部（６）から交換料
で卸信号を活生する。したがって、いま、アドレスバッ
ファ回路＜１）で、正規のメモリセル（４）の不良ビッ
トを含む、行または列アドレスに対応するアドレスデー
タ出力が得られると、予備デコーダ（３）によって予備
メモリセル（５）内のメモリセルが選択されろ。さらに
このときの予１禰ｆゴーダ（３）のデコード出力によっ
て正規デコーダ（２）のデコード動作が停止され、正規
メモリセル（４）は、アクセスされない。このような操
作により、正規メモリセル（４）内の不良部分が予備メ
モリセル（５）と交換されるのである。
第２図（ａ） 、 （ｂ）は、上記交換−１ｉｌＪ御信
号発生部（６）の構成を示す回路図である。第２図（ａ
）の回路において、例えばポリシリコンで作られたヒユ
ーズ素子Ｆが溶断されていない時、出力端子Ｏｕｔのレ
ベルは−＋’ｔ４０ Ｓ Ｆ ）３１’ Ｑ 、、とヒ
ュズ木子Ｆとの抵抗比によってｌｏｇｉｃ １に（呆た
れている。一方ＭＯ８ＦＩＪＴ蛾のゲートにｌｏｇｉｃ
ｌのプログラム信号Ｐを与えろと、この１＼４０ Ｓ
Ｅｉ” Ｅ ’Ｉ’ ＱＩＢがオンしてヒユーズ素子
Ｆに大きな電流が流れこの時発生するジュール熱によっ
てヒユーズ素子Ｆが溶断する。ヒーーズ素子Ｆが溶断さ
れると、信号Ｐは再びｌｏｇｉｃ Ｏとなり、ＭＯ８Ｆ
’１ＪＴＱ民がカットオフし、今度はＭＯ８１Ｔ Ｑｏ
を介して、出力端子Ｏｕｔがｌｏｇｉｃ Ｑレベルに
保持される。そして、上記出力端子Ｏｕｔの信号すなわ
ち前記交換制御信号のレベルが例えばｌｏｇｉｃ ｌレ
ベルの時は、予備メモリセルは使用されず、例えばｄｏ
ｇｌｃ Ｑレベルの時釦、予備メモリセルが使用される
。
号発生部（６）の構成を示す回路図である。第２図（ａ
）の回路において、例えばポリシリコンで作られたヒユ
ーズ素子Ｆが溶断されていない時、出力端子Ｏｕｔのレ
ベルは−＋’ｔ４０ Ｓ Ｆ ）３１’ Ｑ 、、とヒ
ュズ木子Ｆとの抵抗比によってｌｏｇｉｃ １に（呆た
れている。一方ＭＯ８ＦＩＪＴ蛾のゲートにｌｏｇｉｃ
ｌのプログラム信号Ｐを与えろと、この１＼４０ Ｓ
Ｅｉ” Ｅ ’Ｉ’ ＱＩＢがオンしてヒユーズ素子
Ｆに大きな電流が流れこの時発生するジュール熱によっ
てヒユーズ素子Ｆが溶断する。ヒーーズ素子Ｆが溶断さ
れると、信号Ｐは再びｌｏｇｉｃ Ｏとなり、ＭＯ８Ｆ
’１ＪＴＱ民がカットオフし、今度はＭＯ８１Ｔ Ｑｏ
を介して、出力端子Ｏｕｔがｌｏｇｉｃ Ｑレベルに
保持される。そして、上記出力端子Ｏｕｔの信号すなわ
ち前記交換制御信号のレベルが例えばｌｏｇｉｃ ｌレ
ベルの時は、予備メモリセルは使用されず、例えばｄｏ
ｇｌｃ Ｑレベルの時釦、予備メモリセルが使用される
。
第２１図（ｂ）の回路では、第２゛図（ａ）の回路とは
反対に、ヒーーズ素子Ｆが溶断されていない時、出力端
子Ｏｕｔのレベルは、ＭＯ８Ｆ ｇＴＱ、とヒユーズ素
子Ｆとの抵抗比により、 ｌｏｇｉｃ Ｑレベルに保
たれている。そしてＭＯ８Ｆ’ＥＴＱＡのゲートに、ｌ
ｌｏｇｉｃ ｌ レベルのプログラム信号Ｐを与えると
上記と同様ヒユーズ素子Ｆ−が溶断され、その後出力端
子（Ｊｕｔはｉｖｏ ｓ 、ｔｒ １弓Ｔ’Ｑ１）を介
して、ｄｏｇｉｃ ｌレベルに保持される。この場合に
は、出力端子Ｏｕｔの信号、すなわち交換−１１１Ｊ御
信号が例えばｌｏｇｒｃ Ｑレベルの時には、予備メモ
リセルは使用されず、例えば、 ｄｏｇｉｃ ルベル
の時に、予備メモリセルが使用されることになる。
反対に、ヒーーズ素子Ｆが溶断されていない時、出力端
子Ｏｕｔのレベルは、ＭＯ８Ｆ ｇＴＱ、とヒユーズ素
子Ｆとの抵抗比により、 ｌｏｇｉｃ Ｑレベルに保
たれている。そしてＭＯ８Ｆ’ＥＴＱＡのゲートに、ｌ
ｌｏｇｉｃ ｌ レベルのプログラム信号Ｐを与えると
上記と同様ヒユーズ素子Ｆ−が溶断され、その後出力端
子（Ｊｕｔはｉｖｏ ｓ 、ｔｒ １弓Ｔ’Ｑ１）を介
して、ｄｏｇｉｃ ｌレベルに保持される。この場合に
は、出力端子Ｏｕｔの信号、すなわち交換−１１１Ｊ御
信号が例えばｌｏｇｒｃ Ｑレベルの時には、予備メモ
リセルは使用されず、例えば、 ｄｏｇｉｃ ルベル
の時に、予備メモリセルが使用されることになる。
第３図は、前記予備デコーダ（３）の一つのデコード回
路の４成の一例を示す回路図でらる。この回路はｆプレ
ッションモードの負荷用ＭＯ８ＩＴＱＬＤと、前記アド
レスバッファ回路ｆｌ）から出力される各アドレスデー
タ信号ＡＱ ｓ 八Ｏ＋ ”Ｌ ＨＡ１・・・、Ａｎを
ゲート入力とする。駆動用の複数のエンハンスメン°ト
モ）” ’７） ＭＯ８Ｆ ””ＱＤ Ｒｉ！： ｓ
コレ’） 複ａ （Ｄ 各ｔＪＯＳ ト’ｇ’ｒＱｏル
と上記ＭＯＳ Ｆ ＨＴＱＬ、Ｄ間に挿入される膜数の
ヒーーズ素子ＦＢとから４成されている。この謙な、予
備デコード回路では、例えば前記正規のメモリセル（４
）のメモリセルのうちＡ□ ＝ＡＩ ＝−・＝Ａ１ ＝
ｌｏｇｉｃＯに対応するものが不良の場合には、この
アドレスに相当するデコード出力が得られるように、各
ヒーーズ素子Ｆ８７５１プログラム、すなわち八〇 ｒ
ＡＩ ＋”’ ｒ ’ｎをゲート入力とするＭＱ８Ｆ
’ＢＴ”Ｑｔ＋ ＲＫ接続されているヒユーズ素子Ｆｎ
がｌ溶断される。この様に、することにより、ＡＯ＝
Ａｔ ＝＝−Ａ、１ ＝ ｌｏｇｉｃ Ｏの信号が入力
された時、ＭＯ８ＦＥ’ＩＱＬＤと、ヒユーズ素子ＦＢ
を介して接続されるすべてのＭＯＳ Ｆ Ｂ Ｔ ＱＤ
Ｒがカットオフ状態となり、予備デコーダの出力がｌ
ｏｇｌｃ ｌレベルとなり、予備メモリセルが選択され
ることになる。
路の４成の一例を示す回路図でらる。この回路はｆプレ
ッションモードの負荷用ＭＯ８ＩＴＱＬＤと、前記アド
レスバッファ回路ｆｌ）から出力される各アドレスデー
タ信号ＡＱ ｓ 八Ｏ＋ ”Ｌ ＨＡ１・・・、Ａｎを
ゲート入力とする。駆動用の複数のエンハンスメン°ト
モ）” ’７） ＭＯ８Ｆ ””ＱＤ Ｒｉ！： ｓ
コレ’） 複ａ （Ｄ 各ｔＪＯＳ ト’ｇ’ｒＱｏル
と上記ＭＯＳ Ｆ ＨＴＱＬ、Ｄ間に挿入される膜数の
ヒーーズ素子ＦＢとから４成されている。この謙な、予
備デコード回路では、例えば前記正規のメモリセル（４
）のメモリセルのうちＡ□ ＝ＡＩ ＝−・＝Ａ１ ＝
ｌｏｇｉｃＯに対応するものが不良の場合には、この
アドレスに相当するデコード出力が得られるように、各
ヒーーズ素子Ｆ８７５１プログラム、すなわち八〇 ｒ
ＡＩ ＋”’ ｒ ’ｎをゲート入力とするＭＱ８Ｆ
’ＢＴ”Ｑｔ＋ ＲＫ接続されているヒユーズ素子Ｆｎ
がｌ溶断される。この様に、することにより、ＡＯ＝
Ａｔ ＝＝−Ａ、１ ＝ ｌｏｇｉｃ Ｏの信号が入力
された時、ＭＯ８ＦＥ’ＩＱＬＤと、ヒユーズ素子ＦＢ
を介して接続されるすべてのＭＯＳ Ｆ Ｂ Ｔ ＱＤ
Ｒがカットオフ状態となり、予備デコーダの出力がｌ
ｏｇｌｃ ｌレベルとなり、予備メモリセルが選択され
ることになる。
第４図は、前記第２図（ａ） Ｋ示した交換料イ卸信号
０ｕｔ４用いた予備デコーダの他の例である。ここでの
ＭＯ８ＦｇＴＱＨのゲートには、第３図の場合と１い、
制御信号ｃｏ、Ｃ１，・・・Ｃ１，・・・Ｃｎおよび交
換制御信号Ｏｕｔが入力される。予備メモリセルが使用
されない時は、交換制御信号Ｏｕｔはぎｏｇｉｃ １で
あるので、これをゲート入力とするトランジスタＱＤＲ
−′は、盾時オン状態となり、予備セルは選択されるこ
とはない。一方回路（イ）は、前記ｌｌｌ１制御信号Ｃ
ｉ を発生するための回路で、この制御信号Ｃｉは、不
良アドレスデータに対応して、アドレスデーＩ Ａｔ
＋Ａｉのいずれかと一致した信号となる。正規メモリセ
ルに不良部分があり予備セルが使用される時、交換制御
信号（Ｊｕｔはｌｏｇｉｃ Ｏとなり、予備デコーダは
、Ｃｏ−、Ｃｉ 、 Ｃｎのｌｏｇｉｃ Ｏ、１に対応
してその出力が決定される。今Ａｉ ＝Ｏの番地が不良
であったとする。この時、ヒユーズ素子Ｆｃを溶断する
。
０ｕｔ４用いた予備デコーダの他の例である。ここでの
ＭＯ８ＦｇＴＱＨのゲートには、第３図の場合と１い、
制御信号ｃｏ、Ｃ１，・・・Ｃ１，・・・Ｃｎおよび交
換制御信号Ｏｕｔが入力される。予備メモリセルが使用
されない時は、交換制御信号Ｏｕｔはぎｏｇｉｃ １で
あるので、これをゲート入力とするトランジスタＱＤＲ
−′は、盾時オン状態となり、予備セルは選択されるこ
とはない。一方回路（イ）は、前記ｌｌｌ１制御信号Ｃ
ｉ を発生するための回路で、この制御信号Ｃｉは、不
良アドレスデータに対応して、アドレスデーＩ Ａｔ
＋Ａｉのいずれかと一致した信号となる。正規メモリセ
ルに不良部分があり予備セルが使用される時、交換制御
信号（Ｊｕｔはｌｏｇｉｃ Ｏとなり、予備デコーダは
、Ｃｏ−、Ｃｉ 、 Ｃｎのｌｏｇｉｃ Ｏ、１に対応
してその出力が決定される。今Ａｉ ＝Ｏの番地が不良
であったとする。この時、ヒユーズ素子Ｆｃを溶断する
。
よって、トランジスタＱｓ］のゲートはｌｏｇｉｃ Ｉ
ＱＳ２のゲートはｌｏｇｉｃ Ｑとなり、トランジスタ
Ｑｓ＋はオンｓ Ｃ１２はオフする。すなわち、信号Ｃ
ｉはＡｉとなり、Ａｉ ＝ＱならＣ１＝Ｑとなり、Ｃｉ
がゲート入力されるトランジスタＱＤＲをオフにし、す
べてのＱＤＩＬがオフの時、予備セルが選（−ｊ′れる
。
ＱＳ２のゲートはｌｏｇｉｃ Ｑとなり、トランジスタ
Ｑｓ＋はオンｓ Ｃ１２はオフする。すなわち、信号Ｃ
ｉはＡｉとなり、Ａｉ ＝ＱならＣ１＝Ｑとなり、Ｃｉ
がゲート入力されるトランジスタＱＤＲをオフにし、す
べてのＱＤＩＬがオフの時、予備セルが選（−ｊ′れる
。
一方、Ａｉ＝＝ｌに不良番地がある時、ヒーーズ素子Ｆ
ｃは１容断され、ない、よって、トランジスタＱｓｔは
オフ、Ｑｓ２がオンになり信号ＣｉはＡｉとなる。すな
わちＡｉ ＝ ｌならＡｉ二Ｃ１＝Ｑとなり、この時も
すべてのＭＯ８ＦｇＴＱＤ几がオフならば予備メモリセ
ルが選択されることになる。
ｃは１容断され、ない、よって、トランジスタＱｓｔは
オフ、Ｑｓ２がオンになり信号ＣｉはＡｉとなる。すな
わちＡｉ ＝ ｌならＡｉ二Ｃ１＝Ｑとなり、この時も
すべてのＭＯ８ＦｇＴＱＤ几がオフならば予備メモリセ
ルが選択されることになる。
ところで、第１図〜第４１３！２１Ｉに示す従来の冗長
回路構成をとる半・尊体メモリにあっては、予備メモリ
セルあるいは、予備デコーダが使用されない」局舎でも
これら予備セルおよびデコーダにはは流が流された伏轢
になっている。すなわら、これら予備回路は何ら使用さ
れないのであるからこれらの環流はムダに消費されてい
ることになる。さらに、予備デコーダ、予備メモリセル
が使用される時、これらに対応する正規のデコーダおよ
び正規のメモリセルは、使用されることはない、しかる
に、この暢合もこれら、正規デコーダ、正規のメモリセ
ルにおいても′電流は消費される。
回路構成をとる半・尊体メモリにあっては、予備メモリ
セルあるいは、予備デコーダが使用されない」局舎でも
これら予備セルおよびデコーダにはは流が流された伏轢
になっている。すなわら、これら予備回路は何ら使用さ
れないのであるからこれらの環流はムダに消費されてい
ることになる。さらに、予備デコーダ、予備メモリセル
が使用される時、これらに対応する正規のデコーダおよ
び正規のメモリセルは、使用されることはない、しかる
に、この暢合もこれら、正規デコーダ、正規のメモリセ
ルにおいても′電流は消費される。
したがって、この発明の目的とするところは、この様な
正規あるいは、予備回路の使用されない方にムダな電流
を流さないような手段を設けることにより、半導体メモ
リにおける消費電流の低減を１留ることにある。
正規あるいは、予備回路の使用されない方にムダな電流
を流さないような手段を設けることにより、半導体メモ
リにおける消費電流の低減を１留ることにある。
この発明における集積回路、すなわち半導体メモリは、
正規回路、あるいは予備回路の使用しない一方を、電源
から切り離すことにより、不使用な回路における消費電
流を略ゼロにしようとするものである。これは、時に、
メタティクＲＡＭセルに有効であるが、Ｃ徊８で構成さ
れ、動作時に電流を消費しない、 ＣＭＯＳスタアイッ
クＦｔＩＡ１４においてもさらに有効である。なぜなら
、辿常ｃｉｖｏｓＨＡＭにおいて・°吐、時期状態にお
いてそこに流れる電流はＰＮ接合におけるリーク電流が
大部分をしめる。
正規回路、あるいは予備回路の使用しない一方を、電源
から切り離すことにより、不使用な回路における消費電
流を略ゼロにしようとするものである。これは、時に、
メタティクＲＡＭセルに有効であるが、Ｃ徊８で構成さ
れ、動作時に電流を消費しない、 ＣＭＯＳスタアイッ
クＦｔＩＡ１４においてもさらに有効である。なぜなら
、辿常ｃｉｖｏｓＨＡＭにおいて・°吐、時期状態にお
いてそこに流れる電流はＰＮ接合におけるリーク電流が
大部分をしめる。
この時も、回路を電源から切り離すことにより、全体と
して電源に接続されたＰ−Ｎ接合面積が少なくなり、よ
って持切電流すなわちリーク直流も低減されるものであ
る。
して電源に接続されたＰ−Ｎ接合面積が少なくなり、よ
って持切電流すなわちリーク直流も低減されるものであ
る。
第５図に本発明の一部Ａ列を示す。第５図において、市
規のデコーダ出力は行線に伝えられ、選択された行線に
より、メモリセルが駆動され、メモリセルから出力され
たデータを列線が受けとる。
規のデコーダ出力は行線に伝えられ、選択された行線に
より、メモリセルが駆動され、メモリセルから出力され
たデータを列線が受けとる。
また、メモリセルは、例えばポリシリコンで出来たヒー
ーズ素子ＦＤを介して、電源Ｖ’ＤＫ接続される。
ーズ素子ＦＤを介して、電源Ｖ’ＤＫ接続される。
また行線は、デプレッションモードトランジスタ■、２
を介してｓ ｒｉ’＋Ｉ紀ヒユーズ馳子Ｆ″Ｉ）切断の
時に用いる鳥心圧′Ｉｔ源Ｖｐ４Ｃ接続される。（この
ＤｐはＶｌｌを用いてよいことはもちろんである。）ト
ランジスタ１のゲートは、ヒーーズ素子１’ｏＩ７Ｊ断
時（Ｊｏｇｉｃ Ｏとなる信号Ｐに、トランジスタ２の
ゲートはそのノースに接続される。一方、エンノ１ンス
メントモードトランジスタ４のドレインは、ヒユーズ素
子を介して、電源ｖ１）に、そのゲートは、ヒユーズ素
子切断時ｌｏｇｉｃ ｌとなる１言号Ｐに接続される。
を介してｓ ｒｉ’＋Ｉ紀ヒユーズ馳子Ｆ″Ｉ）切断の
時に用いる鳥心圧′Ｉｔ源Ｖｐ４Ｃ接続される。（この
ＤｐはＶｌｌを用いてよいことはもちろんである。）ト
ランジスタ１のゲートは、ヒーーズ素子１’ｏＩ７Ｊ断
時（Ｊｏｇｉｃ Ｏとなる信号Ｐに、トランジスタ２の
ゲートはそのノースに接続される。一方、エンノ１ンス
メントモードトランジスタ４のドレインは、ヒユーズ素
子を介して、電源ｖ１）に、そのゲートは、ヒユーズ素
子切断時ｌｏｇｉｃ ｌとなる１言号Ｐに接続される。
工／ハンスメントモードトランゾスタ３のドレインはト
ランジスタ４のノースに１ トランジスタ３０ノースは
電源ｖｓ（ＯＶ） ＋＜ 、ゲートは、 トランジスタ
２のノース及びゲートに接続される。
ランジスタ４のノースに１ トランジスタ３０ノースは
電源ｖｓ（ＯＶ） ＋＜ 、ゲートは、 トランジスタ
２のノース及びゲートに接続される。
一方予備メモリセルも予備デコーダ・からの出力釦より
駆動され、その記憶データを列１線に出力する。
駆動され、その記憶データを列１線に出力する。
予備メモリセルもその電源線は、例えばポリシリコンで
作られたヒーーズ素子を介して電源ＶＤに接線されると
ともに、ゲートに信号ＰＲが供給されるトランジスタ５
を介して、ｖｓに接続される。この様に構成された半導
体メモリにあっては、正規メモリセルに不良部分のない
時は、予備メモリセルに電源を供給する必要はない、こ
のため信号ＰＲヲｌｏｇｉｃ １ （コノ１０ｇ１ｃ
ｉけｉ （ＩＱ Ｖｌ） ｆりるいはそれより高い電位
でもよい。）にし、トランジスタ５を導通状帽にし、ト
ランジスタ・５）のドレインと、電源ＶＤ間に接続され
ているヒユーズ素子に大電流を流し、その時発生するジ
ュール熱によりこれを溶断する。このことで、予備セル
と電源ＶＤ とは切り離され予１精セルにおける消費電
流はゼロとなる。圧切メモリに不良部分のある時、今例
えば行、ｌｌ（、に接続されている正規メモリセルの一
部が不良であったとする。この時、この行線Ｒ１がＪ択
されるように、アドレスデータを入力する。すると行線
ルｌがｌｏｇｉｃ １ （Ｖｌｏ）になる。次に電流ｖ
ｐを商戒位にするとともに信号Ｆを７ｏｇｌｃ Ｑ、
Ｐを１ｏｇｒｃ １とすると選択行線Ｒ１に接線された
トランジスタ１がカットオフし、トランジスタ２のノー
スには電源Ｖ、が出力されトランジスタ３のゲートに入
力される。非選択行線はｌｏｇｉｃ Ｏであるのでこれ
に接続さ゛れるトランジスタ１はオン状態のままで、こ
れに対応するトランジスタ３のゲートにはｌｏｇＩＣＯ
の信号が人力されてオンすることはない、すると選択行
線に対応したトランジスタ３゜４が導通し、ヒーーズ素
子に大成流が流れその時発生するジーール熱により溶断
する。不良部分がある一行分のＥ現メモリセルと電源Ｖ
Ｄは切り離され電流は流れない。この行線に対応するア
ドレスデータが入力されると、この正規メモリセルのか
わりに予１膚メモリセルが選択される。なお、ここでＶ
Ｄより高い電位を持つｖｐを用いたのは、トランジスタ
３，４のチャネル幅が小さくてもゲート（王を旨くする
ことで大電流を流すようにしたもので、トランジスタ３
，４のチャネル幅を犬きく設定すれば、特にｖｐを用い
なくても’ｄＬ ｔｊ、 ＶＤを使用することができる
。また、ｖｐけ、ヒユーズを切断しない時は、ＶＤの電
位に保たれる。またここでは電流を流して、ヒユーズを
溶断したがレーザー光線で溶断してもよい。この時は、
トランジスタ１．２，３，４．５を設ける必要はない。
作られたヒーーズ素子を介して電源ＶＤに接線されると
ともに、ゲートに信号ＰＲが供給されるトランジスタ５
を介して、ｖｓに接続される。この様に構成された半導
体メモリにあっては、正規メモリセルに不良部分のない
時は、予備メモリセルに電源を供給する必要はない、こ
のため信号ＰＲヲｌｏｇｉｃ １ （コノ１０ｇ１ｃ
ｉけｉ （ＩＱ Ｖｌ） ｆりるいはそれより高い電位
でもよい。）にし、トランジスタ５を導通状帽にし、ト
ランジスタ・５）のドレインと、電源ＶＤ間に接続され
ているヒユーズ素子に大電流を流し、その時発生するジ
ュール熱によりこれを溶断する。このことで、予備セル
と電源ＶＤ とは切り離され予１精セルにおける消費電
流はゼロとなる。圧切メモリに不良部分のある時、今例
えば行、ｌｌ（、に接続されている正規メモリセルの一
部が不良であったとする。この時、この行線Ｒ１がＪ択
されるように、アドレスデータを入力する。すると行線
ルｌがｌｏｇｉｃ １ （Ｖｌｏ）になる。次に電流ｖ
ｐを商戒位にするとともに信号Ｆを７ｏｇｌｃ Ｑ、
Ｐを１ｏｇｒｃ １とすると選択行線Ｒ１に接線された
トランジスタ１がカットオフし、トランジスタ２のノー
スには電源Ｖ、が出力されトランジスタ３のゲートに入
力される。非選択行線はｌｏｇｉｃ Ｏであるのでこれ
に接続さ゛れるトランジスタ１はオン状態のままで、こ
れに対応するトランジスタ３のゲートにはｌｏｇＩＣＯ
の信号が人力されてオンすることはない、すると選択行
線に対応したトランジスタ３゜４が導通し、ヒーーズ素
子に大成流が流れその時発生するジーール熱により溶断
する。不良部分がある一行分のＥ現メモリセルと電源Ｖ
Ｄは切り離され電流は流れない。この行線に対応するア
ドレスデータが入力されると、この正規メモリセルのか
わりに予１膚メモリセルが選択される。なお、ここでＶ
Ｄより高い電位を持つｖｐを用いたのは、トランジスタ
３，４のチャネル幅が小さくてもゲート（王を旨くする
ことで大電流を流すようにしたもので、トランジスタ３
，４のチャネル幅を犬きく設定すれば、特にｖｐを用い
なくても’ｄＬ ｔｊ、 ＶＤを使用することができる
。また、ｖｐけ、ヒユーズを切断しない時は、ＶＤの電
位に保たれる。またここでは電流を流して、ヒユーズを
溶断したがレーザー光線で溶断してもよい。この時は、
トランジスタ１．２，３，４．５を設ける必要はない。
第５図では、ヒユーズ素子を切断することで電源とメモ
リセルを切り離したが、これＩ、よ、第６１図（ａ）
、 （１）Ｊに示した様にトランジスタＡをカットオン
させるととＫより電源ＶＤとメモリセルを切り離しても
よい、第６図（ａ）においては、不良があれば、ヒーー
ズ素子ＦＢをレーザーで切断する。すると、トランジス
タへのゲートはトランジスタ６を介してＶｓＫ放電され
トランジスタＡはカットオフする。
リセルを切り離したが、これＩ、よ、第６１図（ａ）
、 （１）Ｊに示した様にトランジスタＡをカットオン
させるととＫより電源ＶＤとメモリセルを切り離しても
よい、第６図（ａ）においては、不良があれば、ヒーー
ズ素子ＦＢをレーザーで切断する。すると、トランジス
タへのゲートはトランジスタ６を介してＶｓＫ放電され
トランジスタＡはカットオフする。
第６図（ｂ）においては、通常トランジスタＡのゲート
ハトランジスタフを介して、ＶＤＫ接続されオンしてい
るが、不良部分が、メモリセル中にあれば、Ｖ −ｆ
−７二−ル去により高抵抗ポリシリコンＲを低砥抗化す
ること１（よりトランジスタ人のゲートをＶｓｔｌｅ＆
こして、このトランジスタをカットオフし、メモリセル
と電・ＮｖＤを切り離ｔ０第７図は本発明によるさらに
他の実施例である。
ハトランジスタフを介して、ＶＤＫ接続されオンしてい
るが、不良部分が、メモリセル中にあれば、Ｖ −ｆ
−７二−ル去により高抵抗ポリシリコンＲを低砥抗化す
ること１（よりトランジスタ人のゲートをＶｓｔｌｅ＆
こして、このトランジスタをカットオフし、メモリセル
と電・ＮｖＤを切り離ｔ０第７図は本発明によるさらに
他の実施例である。
この実施例ではメモリセル部分のみならず、デコーダ部
分もヒーーズ素子ＦＧを介してＸ源〈接続し、メモリセ
ルに不良部分がある場合は、例えばヒユーズぶ子をレー
ザーで切断しメモリセルに対応した、正規デコーダだ流
れる電流もゼロ処したものでらる。まｔｌ 予備デコー
ダ、予備メモリセルも同様な構成にしておけば、ＩＥ規
メモリセルに不良部分がない局舎は、予備デコーダ、予
備メモリセルに対応するヒーーズ素子を切断して、予備
回路で消費される′電流をほぼゼロにすることが出来る
。第８図は、第４図に示した回路に本発明を適用した−
１１１列である。第８図にしいて、信号Ｘば、第２図で
示した交換制御信号Ｏｕｔ同様子備回路を使用する時は
、 ｌｏｇｉｃ ｌとなり、使用しない時は、ｌｏｇ
ｉｃＱとなる信号であり、信号Ｘは、信号Ｘの反転信号
である。第８図に訃いて、信号Ｘがダート入力している
トランジスタは、予備回路を［史用しない時は、信号Ｘ
がｌｏｇｉｃ Ｑであるためほぼカットオフに近い状態
となるため、予備回路を使用しない時この子１＋１回路
での消費電流が低減される。
分もヒーーズ素子ＦＧを介してＸ源〈接続し、メモリセ
ルに不良部分がある場合は、例えばヒユーズぶ子をレー
ザーで切断しメモリセルに対応した、正規デコーダだ流
れる電流もゼロ処したものでらる。まｔｌ 予備デコー
ダ、予備メモリセルも同様な構成にしておけば、ＩＥ規
メモリセルに不良部分がない局舎は、予備デコーダ、予
備メモリセルに対応するヒーーズ素子を切断して、予備
回路で消費される′電流をほぼゼロにすることが出来る
。第８図は、第４図に示した回路に本発明を適用した−
１１１列である。第８図にしいて、信号Ｘば、第２図で
示した交換制御信号Ｏｕｔ同様子備回路を使用する時は
、 ｌｏｇｉｃ ｌとなり、使用しない時は、ｌｏｇ
ｉｃＱとなる信号であり、信号Ｘは、信号Ｘの反転信号
である。第８図に訃いて、信号Ｘがダート入力している
トランジスタは、予備回路を［史用しない時は、信号Ｘ
がｌｏｇｉｃ Ｑであるためほぼカットオフに近い状態
となるため、予備回路を使用しない時この子１＋１回路
での消費電流が低減される。
なお、通常半導体メモリでは、該メモリチップが非礪択
の時、消費電流を低減させるような信号（チップイネー
ブル信号ＣＥ）が用いられるが、前記信号Ｘをこの信号
と兼用させてもよい。
の時、消費電流を低減させるような信号（チップイネー
ブル信号ＣＥ）が用いられるが、前記信号Ｘをこの信号
と兼用させてもよい。
またデコーダと電源間、あるいはメモリセルと電源間お
のｋの独立にニーーズ素子あるいは、スイッチングトラ
ンジスタを設けておいてもよい。
のｋの独立にニーーズ素子あるいは、スイッチングトラ
ンジスタを設けておいてもよい。
第９図及び第１０図は本発明に係る他の実殉例を示すも
のでちる。一般にスタティックＲＡＪにおけるメモリセ
ルは、第９図及び第１０図に示す様に；４接したメモリ
セル（ｂ ｐ）が圧いに向きあって電源線ｖｃあるい
はＶ、を共用する様に配置され、占有面積を小さくして
いる。従って、不良セルを含む行線方向に配列されたメ
モリセルとこのメモリセルに隣接するメモリセル行の２
行分が予備メモリセルと僅き換えられる。これは共通の
電源線を電源から分離することＫより行なわれる。
のでちる。一般にスタティックＲＡＪにおけるメモリセ
ルは、第９図及び第１０図に示す様に；４接したメモリ
セル（ｂ ｐ）が圧いに向きあって電源線ｖｃあるい
はＶ、を共用する様に配置され、占有面積を小さくして
いる。従って、不良セルを含む行線方向に配列されたメ
モリセルとこのメモリセルに隣接するメモリセル行の２
行分が予備メモリセルと僅き換えられる。これは共通の
電源線を電源から分離することＫより行なわれる。
又、第１１図に示す様に列線に接続された負荷トランジ
スタＱ８．Ｑ９あるいはセンスアンプ１１に於いて電＃
ｊＶｃからｖｓへの直流４７（流路を生ずる様な不良が
発生した場合、負荷トランジスタあるいは辷ンスアング
も、ヒユーズＦ’ｉ、Ｆｊを溶断することにより電源と
分離するのが好ましい、この場合、列線方向のメモリセ
ルアレイが予備メモリセルと１青き代わる。この実権例
に於いては、「ｊｉＪ述の実施例の様に不良のメモリセ
ルに接続される行線方向の覗源線も電源から分離されろ
。
スタＱ８．Ｑ９あるいはセンスアンプ１１に於いて電＃
ｊＶｃからｖｓへの直流４７（流路を生ずる様な不良が
発生した場合、負荷トランジスタあるいは辷ンスアング
も、ヒユーズＦ’ｉ、Ｆｊを溶断することにより電源と
分離するのが好ましい、この場合、列線方向のメモリセ
ルアレイが予備メモリセルと１青き代わる。この実権例
に於いては、「ｊｉＪ述の実施例の様に不良のメモリセ
ルに接続される行線方向の覗源線も電源から分離されろ
。
ｌ′−Ｊ、上７悦明した様に、本発明によれば、使用し
ない回路で消費される磁流をほぼゼロに出来るため、消
費置床の少ない半導体メモリを提供出来る。すなわち歩
留り向上のために設けられた予備回路により、電源電流
が増加するのを防ぐことができる。
ない回路で消費される磁流をほぼゼロに出来るため、消
費置床の少ない半導体メモリを提供出来る。すなわち歩
留り向上のために設けられた予備回路により、電源電流
が増加するのを防ぐことができる。
第１図は予備のメモリセル回路が形成された半導体メモ
リのブロック構成図、第２１菌（ａ） 、 （ｂｌは上
記半導体メモリの一部回路のｖｔ９成を示す回路図１．
１′Ｖ３図及び第４図は上記半導体メモリの他の部分の
構成を示す回路図％第５図ないし第１１図はそれぞれこ
の発明の各実権例の構成を示す回路図である。 ２・・・正規デコーダ、３・・・予備デコーダ、４・・
・正規のメモリセル回路、５・・・予備のメモリセル回
路、Ｑｌ、Ｑ２ 、Ｑ、６ 、Ｑ７・・・デプレッショ
ンモードのＭＯ８ＦＢ’ｌ”。 Ｑ３ 、Ｑ４ 、Ｑ５・・・エンハンスメントモードの
Ｍｏ５ｔ’ｇＴ、Ｖｌ）・・・尚Ｉに圧電、原、 ［も
１〜１も。 ・行１噸、”’ｌ）＋’悄ｒ ’Ｈ、ＦＩ
＋ ＦＪ・・・ヒユーズ素子。 策１ｕ 第３図 −５３： 第４図 ｎ 輩７図 策３図 第１１図 ％ ？ ↓ ヌ七り［１１７ 手続補正書（自発） １、事件の表示 特願昭５７−８９８９１号 ２、発明の名称 半導体メモリ装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝蒲電気株式会社 ４、代理人 〒１００ 東別都千代田区内幸町１−１−６ 明ａ書全文及び図面全部 削正明細書 １、発明の名称 半導体メモリ装置２、特許請求
の範囲 装置。 （３）前記正規回路を構成する行列に配置された複数の
メモリセルと、このメモリセルに接続されメモリセルを
選択する行線と、選択されたメモリセルからデータを読
み出す列線と、−前記行線に夫々対応して配置されメモ
リセルに接続された電源線とを備え、前記複数のメモリ
セルは主メモリ領域とこの主メモリ領域の一部に代えて
使用され前記予備回路を構成する予備メモリ領域とに分
割され死生導体メモリ装置に於いて、前記主メモリ領域
あるいは予備メモリ領域の不使用領域に接続された電源
線を電源から分離する手段を設けたことを特徴とする特
許請求の範囲第１項記載の半導体メモリ装置。 （４）前記電源線は、隣接したメモリセル行に於いて共
用されていることを％徴とする前記第１項記載の半導体
メモリ装置。 （５）行列に配置された複数のメモリセルと、このメモ
リセルに接続されメモリセルを選択する行線と、この行
線を選択するデコーダと、選択されたメモリセルからデ
ータを読み出す列線とを備え、前記複数のメモリセルは
主メモリ領域とこの主メモリ領域の一部に代えて使用さ
れる予備メモリ領域に、又前記デコーダも夫々前記正規
回路を構成する主デコーダと前記予備回路を構成する予
備デコーダとに分割された半導体メモリ装置に於いて、
前記主メモリ領域及び予備メモリ領域の不使用領域に対
応する前記デコーダを電源から分離する手段を設けたこ
とを特徴とする特許請求の範囲第１項及び第２項記載の
半導体メモリ装置。 （６）行列に配置された複数のメモリセルと、このメモ
リセルに接続されメモリセルを選択する行線と、電源に
選択されメモリセルからデータを読み出す列線と、この
列線と前記電源に接続されたセンスアンプと、前記行線
に夫々対応して配置されメモリセルに接続された電源線
とを備え、前記複数のメモリセルは主メモリ領域とこの
主メモリ領域の一部に代えて使用される予備メモリ領域
とに分割された半導体メモリ装置に於いて、前記主メモ
リ領域及び予備メモリ領域の不使用領域に接続された電
源線及びセンスアンプと列線の少くとも−２を電源から
分離する手段を設けたことを％徴とする半導体メモリ装
置。 ３、発明の詳細な説明 この発明は、正規回路が不具合な場合に、予備回路に切
り換えることの出来る冗長性機能を持った半導体集積回
路に関するもので前記予備回路を使用する時は、不具合
な正規回路の消費電流をゼロにし、正規回路に不具合が
ない時は、予備回路での消費電流をゼロにする手段を設
けることによシ、半導体集積回路における消費電流を低
減することを目的とする。 〔発明の技術的背景〕 最近半導体集積回路、特に半導体メモリにおいては、正
規メモリセルと予備メモリセルを予め形成しておき、製
造時に、正規メモリセル回路内に不良ビットがあった場
合には、この不良ビット部分を予備のメモリセルにｆ／
ｌき換えて使用する冗長性機能を持ったものが増加して
いる。これは正規ツメモリセルにわずか１ビツトの不良
セルがあってもメモリ全体としては不具合なため、この
ようなメモリは不良品として捨てられる。しかしながら
、メモリ容量が増大するのに伴ない不良のメモリセルが
発生する確率は、高くなって来ており、不良の発生して
いるメモリを捨てていたのでは、製品のコストは、極め
て高価なものとなってしまう。したがって、全体の歩留
り向上のために、予備メモリセルを形成し、正規メモリ
セルの一部が不良の時に、これを切シ換えて使う方法が
採用さ！してき７ｙのｒ、６る。 第１図は、上記予備のメモリセルが設けられている半導
体メモリのブロック構成図である。第１図においで、（
■）は、アドレスデータが与えられる７ドレスバツフア
回路であり、この７ドレスバツフア（１）からの出力と
なるアドレスデータは、正規のデコーダ（２）と、予備
デコーダ（３）に与えられる。 正規のデコーダ（２）のデコード出方は、正規のメモリ
セル（４）に与えられ、このデコード出方によって、正
規のメモリセル（４）内の１つあるいは、それ以上のメ
モリセルが選択され、この後この選択されたメモリセル
にデータがｄ己１意されたりデータが読み出されたりす
る。まだ、上記正規のデコーダ（２）は、予備デコーダ
（３）からの出力によって、そのデコード動作が制御さ
れる。、予備デコーダ（３）のデコード出力は、予備の
メモリセル（５）に与えられ、このデコード出力によっ
て、予備メモリセル（５）内のメモリセルが選択され、
この後、この選択されたメモリセルからデータがＩ洸み
出されたシ、データが記憶されたりする。まだ、上記予
備デコーダ（３）の出力は、正規デコーダ（２）のデコ
ード動作を制御するだめの信号としても出方される。さ
らに上記予備デコーダ（３）のデコード動作は正規メモ
リセル回路（４）内に不良のビットがあり、この不良部
分を予備メモリセル（５）内のメモリセルと交換する際
に、メモリセル交換のために、交換制御発生部（６）か
ら出力される交換制御信号によって制御される場合もあ
る。これは、後述する第３図に示すような予備デコーダ
方式を用いる場合は必要ない。すなわち、このような構
成の半導体メモリにおいて、正規メモリセル（４）に不
良ビットがなければ、前記交換制御信号は出方されず、
正規のデコーダ（２）のみが動作して、正規メモリセル
（４）内のメモリセルがアクセスされる。一方正規メモ
リセル（４）内に不良ピッ トがあれば、この不良ビ
ットを含む行あるいは、列アドレスに相当するデコード
出方が得られるように、予め、予備デコーダ（３）をプ
ログラムしておくとともに、交換制御信号発生部（６）
から交換制御信号を発生する。したがって、いま、アド
レスバッファ回路（１）で、正規のメモリセル（４）の
不良ビットを含む、行または列アドレスに対応するアド
レスデータ出力が得られると、予備デコーダ（３）によ
って予備メモリセル（５）内のメモリセルが選択される
。さらにこのときの予備デコーダ（３）のデコード出力
によって正規デコーダ（２）のデコード動作が停止され
、正規メモリセル（４）は、アクセスされない。 このような操作によシ、正規メモリセル（４）内の不良
部分が予備メモリセル（５）と交換されるのである。 第２図（ａ）、（ｂ）は、上記交換制御信号発生部（６
）の構成を示す回路図である。第２図（ａ）の回路にお
いて、例えばポリシリコンで作られたヒユーズ素子Ｆが
溶断されていない時、出力端子ＯｕｔのレベルはＭＯ８
ＦＥＴＱＤとヒユーズ素子Ｆとの抵抗比によってｌｏｇ
ｉｃ ｌに保たれている。一方ＭＯ８Ｆ’ＥＴ ＱＥの
ゲートにｌｏｇｉｃ １のプログラム信号Ｐを与えると
、このＭＯＳＦＥＴ Ｑ、がオンしてヒユーズ素子Ｆに
大きな電流が流れこの時発生するジーール熱によってヒ
ーーズ素子Ｆが溶断する。ヒーーズ素子Ｆが溶断される
と、信号Ｐは再びｌｏｇｉｃ Ｑとなり、ＭＯ８ＩＴＱ
Ｅがカットオフし、今度はＭＯ８ＦＦＪＴＱＤを介して
、出力端子Ｏｕｔがｌｏｇｉｃ Ｑレベルに保持される
。そして、上記出力端子Ｏｕｔの信号すなわち前記交換
制御信号のレベルが例えばｌｏｇｉｃ ｌレベルの時は
、予備メモリセルは使用されず、例えばｌｏｇｉｃ Ｑ
レベルの時に、予備メモリセルが使用される。 第２図（ｂ）の回路では、第２図（ａ）の回路とは反対
に、ヒーーズ素子Ｆが溶断されていない時、出力端子Ｏ
ｕ、ｔのレベルは、ＭＯ８ＦＥＴＱＤとヒユーズ素子Ｆ
との抵抗比によシ、ｌｏｇｉｃ Ｑレベルに保たれてい
る。そしてＭＯ８ＦＥＴＱＢのゲートに、ｌｏｇｉｃ
ｌ ｖ ヘルのプログラム信号Ｐを与えると上記と同様
ヒユーズ素子Ｆが溶断され、その後出力端子ＯｕｔはＭ
Ｏ８ｆ’ＥＴＱＤを介して、ｌｏｇｉｃ ｌレベルに保
持される。 この場合には、出力端子Ｏｕｔの信号、すなわち交換制
御信号が例えばｌｏｇｉｃ ｏレベルの時には、予備メ
モリセルは使用されず、例えば、ｌｏｇｉｃｌレベルの
時に、予備メモリセルが使用されるＣとになる。 第３図は、前記予備デコーダ（３）の一つのデコード回
路の構成の一例を示す回路図である。この回路ハデブレ
ッションモードの負荷用ＭＯ８Ｉ”ＥＴＱＬＤと、前記
アドレスバッファ゛回路（１）がら出力される各アドレ
スデータ信号Ａ。、 ＡＯ、Ａ４ 、 ＡＩ・・・ｌＡ
ｎをゲート入力とする駆動用の複数のエンハンスメント
モー ）” ノＭＯ８ＦＥＴ ＱＤＲ（！：、コｈ ラ
複ａ （２） 各ＭＯ８Ｐ’１ｌＨＴＱＤＲと上記ＭＯ
８Ｆ’ＥＴＱＬＤ間に挿入される複数のヒーーズ素子Ｆ
Ｂとから構成されている。この様な、予備デコード回路
では、例えば前記正規のメモリセル（４）のメモリセル
のうちＡ（、＝ Ａ４ ＝ ・・−＝ Ａｎ＝ ｌｏｇ
ｉｃＯに対応するものが不良の場合には、このアドレス
に相当するデコード出力が得られるように、各ヒーーズ
素子ＦＢがプログラム、すなわちＡ６＋ ＡＩ ＋・・
・ｒ Ａｎをゲート入力とするＭＯ８Ｆ’ＥＴＱＤＲに
接続されているヒユーズ索子ＦＢが溶断される。この様
に１、 することにより、Ａｏ＝ Ａ、 ＝ ・−Ａ１
１ ＝ ｌｏｇｉｃ Ｏの信号が入力畑れだ時、ＭＯ８
ＦＥＴＱＬｎと、ヒユーズ素子ＦＢを介して接続される
すべてのＭＯ８ＦＥＴＱ皿がカットオフ状態となり、予
備デコーダの出方がｌｏｇｉｃ ルベルとなり、予備メ
モリセルが選択されることになる。 第４図は、前記第２図（ａ）に示した交換制御信号Ｏｕ
ｔを用いた予備デコーダの例である。ここでのＭＯ８Ｆ
ＥＴＱＢのゲートには、第３図の場合と違い、制御信号
ＣＯ＋ ＣＩ ＋・・・口、・・・Ｃｎおよび交換制御
信号 Ｏｕｔが入力される。予備メモリセルが使
用されない時は、交換制御信号Ｏｕｔはｌｏｇｉｃ ｌ
であるので、これをゲート入力とするトランジスタＱＤ
Ｒは、常時オン状態となり、予備セルは選択されること
はない。一方回路（イ）は、前記制御信号ＣＩを発生す
るための回路で、この制御信号ＣＩは、不良アドレスデ
ータに対応して、アドレスデータＡ＋ 、 Ａｔのいず
れかと一致した信号となる。正規メモリセルに不良部分
があり予備セルが使用される時、交換制御信号Ｏｕｔは
ｌｏｇｉｃ Ｑとなり、予備デコーダは、ｃｏ・・・。 ＣＩ 、 Ｃｎのｌｏｇｉｃ Ｑ 、 ｌに対応してそ
の出力が決定される。今Ａｉ＝００番地が不良であった
とする。この時、ヒーーズ素子ＦＯを溶断する４、よっ
て、トランジスタＱｓ１のゲートはｌｏｇｉｃｌ 、
ＱｓｚのゲートはｌｏｇｉｃＱとなシ、トランジスタＱ
ｉ３＋はオン、ＱＢ２１ｒｉオフする。すなわち、信号
ＣＩはＡＩとなり、ＡＩ＝ＱならＣ＋＝０となり、ＣＩ
がゲート入力されるトランジスタＱＤＲ’ｆｃオフにし
、すべてのＱＤＲがオフの時、予備セルが選ばれる。一
方、ん＝ｌに不良番地がある時、ヒーーズ素子ＦＣは溶
断されない。よって、トランジスタＱｓ＞はオフ、Ｑ８
２がオンになり信号口はＡＩとなる。すなわちＡＩ＝１
ならＡＩ：Ｃ１＝０となυ、この時もすべてのＭＯ８Ｆ
ＥＴＱＤＲがオフならば予備メモリセルが選択されるこ
とになる。 〔背景技術の問題点〕 ところで、第１図〜第４図に示す従来の冗長回路構成を
とる半導体メモリにあっては、予備メモリセルあるいは
、予備デコーダが使用されない場合でもこれら予備セル
およびデコーダには電流が流され良状態になっている。 すなわち、これら予備回路は何ら使用されないのである
からこれらの電流はムダに消費されていることになる。 さらに、予備デコーダ、予備メモリセルが使用される時
、これらに対応する正規のデコーダおよび正規のメモリ
セルは、使用されることはない。しかるに、この場合も
これら、正規デコーダ、正規のメモリセルにおいても′
電流は消費される。 〔発明の目的〕 したがって、この発明の目的とするところは、この様な
正規あるいは、予備回路の使用されない方にムダな電流
を流さないような手段を設けることにより、半導体メモ
リにおける消費電流の低減を図ることにるる。 〔発明の概要〕 この発明における集積回路、すなわち半導体メモリは、
正規回路、あるいは予備回路の使用しない一方を、電源
から切υ離すことによυ、不使用な回路における消費電
流を略ゼロにしようとするものである。これは、特に、
メタティクＲＡＭセルに有効であるが、０ＭＯ８で構成
され、動作時に電流を消費しない、ＣＭＯＳスタティッ
クＲＡＭにおいてもさらに有効である。なぜ・なら、Ｃ
ＭＯ８ＲＡＭにおいては、スタン」９７４時の消費電流
を略ゼロにする必要があるが、メモリセルでの異常電流
の消費、例えば、トランジスタのリーク電流、あるいは
、メモリセルの電源と接地間がシ１−トして、スタンド
バイ時に、消費電流が、異常に増加する様な不良が発生
しでいるが、この時も、この不良のメモリセルをに源か
ら切り離すことによ（ハ上記不良による異常１ル流の発
生をおさえることが出来る。上記の様な不良に対しては
、正規回路のみに、電源から切り離す手段を設けても有
効である。 また通常ＣＭＯ８ＲＡＭにおいては、時期状態において
そこに流れる電流はＰＮ接合におけるリークα流が大部
分をしめる。この時も、回路を電源から切υ離すことに
より、全体として電源に接続されたＰ−Ｎ接合面積が少
なくなり、よって待期電流すなわちリーク電流も低減さ
れるものである。 〔発明の実施例〕 第５図に本発明の一実施例を示す。第５図において、正
規のデコーダ出方は行線に伝えられ、選択された行線に
ょシ、メモリセルが駆動され、メモリセルから出力され
たデータを列線が受けとる。 また、メモリセルは、例えばポリシリコンで出来たヒー
ーズ素子ＦＤを介して、電源ｖＤに接続される。また行
線は、デプレッシコンモードトランジスタＱ、、Ｑ、を
介して、前記ヒーーズ素子ＦＤ切断の時に用いる高′成
圧′ｄ源ｖＰ′に接続される。（このｖＰはＶＤを用い
てよいことはもちろんでるる。）トランジスタＱ、のゲ
ートは、ヒユーズ素子ＩＩ″Ｄ切断時ｌｏｇｉｃＯとな
る信号Ｐに、トランジスタＱ、のゲートはそのソースに
接続される。一方、エンハンスメントモードトランジス
タＱ、のドレインは、ヒユーズ素子を介して、′１イ源
ｖＤＫ、そのゲートは、とニーズ素子切断時ｌｏｇｉｃ
１となる信号Ｐに接続される。エンハンスメントモー
ドトランジスタＱｓのドレインはトランジスタＱ、のノ
ースに、トランジスタＱ、のソースは電源Ｖｓ（ＯＶ）
に、ゲートは、トランジスタＱ、のソース及びゲートに
接続される。一方予備メモリセルも予備デコーダからの
出方にょシ駆動され、その記憶データを列線に出力する
。予備メモリセルもその゛に源線は、例えばポリシリコ
ンで作られたヒーーズ素子を介してｔ源ＶＤＫ接線され
るとどもに、ゲートに信号ＰＲが供給されるトランジス
タ唱を介して、■ｓに接続される。この様に構成された
半導体メモリにおっては、正規メモリセルに不良部分の
ない時は、予備メモリセルに′鎮源を供給する必要はな
い４．このため信号ＰＲをｌｏｇｉｃ １（このｌｏｇ
ｉｃ ｌは電源ＶＤあるいはそれよシ高い電位でもよい
。）にし、トランジスタＱ、を導通状態にし、トランジ
スタＱ、のドレインと、電源ＶＤ間に接続されているヒ
ユーズ素子に大電流を流し、その時発生するジュール熱
によυこれを溶断する。このことで、予備セルと電源ｖ
Ｄとは切υ離され予備セルにおける消費電流はゼロとな
る。正規メモリに不良部分のある時、今例えば行線Ｒ・
、に接続されている正規メモリセルの一部が不良であっ
たとする。この時、この行線Ｒ，が選択されるように、
アドレスデータを入力する。すると行線几１がｌｏｇｉ
ｃ １（ＶＤ）になる。次に電流Ｖｐを高電位にすると
ともに信号Ｐをｌｏｇｉｃ Ｑ 、 Ｐをｌｏｇｉｃ
ｌとすると選択行線几。 に接線されたトランジスタＱ、がカットオフし、トラン
ジスタＱ２のソースには電源ＶＦが出力されトランジス
タＱ、のゲートに入力される。非選択行線はｌｏｇｉｃ
Ｑであるのでこれに接続されるトランジスタＱ、はオ
ン状態のままで、これに対応するトランジスタＱ３のゲ
ートにはｌｏｇｉ（Ｑの信号が入力されてオンすること
はない。すると選択行線に対応したトランジスタＱ３．
Ｑ、が導通し、ヒユーズ素子に大電流が流れその時発生
子るジーール熱により溶断する。不良部分がある一行分
の正規メモリセルと′１源ｖＤは切シ離され電流は流れ
ない。この行線に対応するアドレスデータが入力される
と、この正規メモリセルのかわりに予備メモリセルが選
択される。なお、ここでｖＤより高い電位を持つｖＰを
用いたのは、トランジスタＱ、、Ｑ、のチャネル幅が小
さくてもゲート電圧を高くすることで大電流を流すよう
にしたもので、トランジスタＱ３．Ｑ、のチャネル幅を
大きく設定すれば、特にｖＰを用いなくても電源ｖＤを
使用することができる。また、ｖＰは、ヒユーズを切断
しない時は、ＶＤの電位に保たれる。 またここでは電流を流して、ヒユーズを溶断したがレー
ザー光線で溶断してもよい。この時は、トランジスタＱ
３． Ｑｔ、 Ｑ３．Ｑ４．Ｑｉを設ける必要はない。 第５図では、ヒユーズ素子を切断することで電源とメモ
リセルを切υ離したが、これは、第６図（ａ）、（ｂ）
に示した様にトランジスタ八をカットオフさせることに
より電源ｖＤとメモリセルを切υ離してもよい。第６図
（ａ）におい′〔は、不良があれば、ヒーーズ素子ＦＢ
をレーザーで切断する。すると、トランジスタＡのゲー
トはトランジスタＱｓｋ介して■８に放観されトランジ
スタＡはカットオフする。 第６図（ｂ）においては、通常トランジスタ人のゲート
はトランジスタＱ、を介して、ＶＤに接続されオンして
いるが、不良部分が、メモリセル中にあれば、レーザー
アニール法によυ高抵抗ポリシリコン几を低抵抗化する
ことによυトランジスタＡのゲートヲＶｓ電位にし又、
このトランジスタをカットオフし、メモリセルとα源ｖ
Ｄを切りａす。 第７図は本発明によるさらに他の犬施例でおる。 この実施例ではメモリセル部分のみならず、デコーダ部
分もヒーーズ素子ＦＧを介して電源に接続し、メモリセ
ルに不良部分がある場合は、例えばヒユーズ素子をレー
ザーで切断しメモリセルに対応した、正規デコーダに流
れる′電流もゼロにしたものである。また、予備デコー
ダ、予備メモリセルも同様な構成にしでおけば、正規メ
モリセルに不良部分がない場合は、予備デコーダ、予備
メモリセルに対応するセユーズ素子を切断して、予備回
路で消費される′に流をほぼゼロにすることが出光る。 第８図は、第４図に示した回路に本発明を適用した一実
施例である。第８図において、信号ｘｉｉ、ｖｇ２図で
示した交換制御信号Ｏｕｔ同様子備回路を使用する時は
、ｌｏｇｉｃ １となり、匣用しない時は、ｌｏｇｉｃ
Ｑとなる信号であシ、信号Ｘは、信号Ｘの反転信号で
ある。第８図において、信号Ｘがゲート入力しているト
ランジスタは、予備回路を使用しない時は、信号Ｘがｌ
ｏｇｉｃ Ｑであるためほぼカットオフに近い状態とな
るだめ、予備回路を使用しない時この予備回路での消費
電流が低減される。 なお、通常半導体メモリでは、該メモリチップが非選択
の時、消費電流を低減させるような信号 ゛（チッ
プイネーブル信号ＣＦ３）が用いられるが、前記信号Ｘ
をこの信号と兼用させてもよい。 またデコーダと電源間、あるいはメモリセルと電源間お
のおの独立にヒユーズ素子おるいは、ス・イツチングト
ランジスタを設けておいてもよい。 第９図及び第１０図は本発明に係る他の実施例を示すも
のである。一般にスタティックＲＡＭにおけるメモリセ
ルは、第９図及び第１０図に示す様に隣接したメモリセ
ル（ｂｐ）が互いに向きあって電源線■ｏあるいはＶｓ
を共用する様に配置され、占有面積を小さくしている。 従って、不良セルを含む行線方向に配列されたメモリセ
ルとこのメモリセルに隣接するメモリセル行の２行分が
予備メモリセルと置き換えられる。これは共通の電源線
を電源から分離することによ９行なわれる。 また、第９図の様なＣＭＯ８ＲＡＭの場合は、前記の様
に、メモリセルに、異常電流の流れる不良が発生する場
合があるので、正規メモリセル領域のみにヒユーズ素子
を設け、異常電流の流れる、メモリセルに対応したヒユ
ーズを切断すればよい。 又、第１１図に示す様に列線に接続された負荷トランジ
スタＱａ、Ｑｅｆｂるいはセンスアンプ１１に於いて電
源ＶｏからＶｓへの直流電流路を生ずる様な不良が発生
した場合、負荷トランジスタあるいはセンスアンプも、
ヒーーズＦｉ 、 Ｆｊを溶断することにより電源と分
離するのが好ましい。この場合、列線方向のメモリセル
アレイが予備メモリセルと置き代わる。この実施例に於
いては、前述の実施例の様に不良のメモリセルに接続さ
れる行線方向の電源線も電源から分離される。 以上説明した様に、本発明によ扛ば、使用しない回路で
消費される・１流をほぼゼロに出来るため、消費電流の
少ない半導体メモリを提供出来る。すなわち歩留り向上
のために設けられた予備回路によシ、電源電流が増加す
るのを防ぐことができる。 またメモリセルでの異常電流の発生による不良も完全に
防ぐことが出来る。 ４、図面の簡単な説明 第１図は予備のメモリセル回路が形成された半導体メモ
リのブロック構成図、第２図＜ａ） 、 （ｂ）は上記
半導体メモリの一部回路の構成を示す回路図、第３図及
び第４図は上記半導体メモリの他の部分の構成を示す回
路図、第５図ないし第１１図はそれぞれこの発明の各実
施例の構成を示す回路図である。 ２・・・−・正規デコーダ、 ３・・・・・・予備デコーダ、 ４・・・・・・正）Ａのメモリセル回路、５・・・・・
・・ト備のメモリセル回路、Ｑｌ、 Ｑ２．Ｑ−、Ｑ丁
・・デプレッションモードのＭｏ ８１’ ｇＱ、、Ｑ
、、Ｑｓ・・アンプ・ンスメントモードの」ν１０８）
’Ｅ’ｌ’ 。 ｖＰ・・・・・・高祇圧電源、 几、〜Ｒｍ・・−・・・・行 線、 ＦＤＩＦＧ、ＦＨ９ＦＩ、ＦＪ・・・・・・ヒユーズ素
子。 （７３１７）代理人 弁理士 則 近 憲 佑ヤ社≠１
層抽ト 筆１図 策３図 １／ｎ 丁４図 Ｘか 策ｔｏ図 １１１図 Ｖθ ↓ メ七リセル
リのブロック構成図、第２１菌（ａ） 、 （ｂｌは上
記半導体メモリの一部回路のｖｔ９成を示す回路図１．
１′Ｖ３図及び第４図は上記半導体メモリの他の部分の
構成を示す回路図％第５図ないし第１１図はそれぞれこ
の発明の各実権例の構成を示す回路図である。 ２・・・正規デコーダ、３・・・予備デコーダ、４・・
・正規のメモリセル回路、５・・・予備のメモリセル回
路、Ｑｌ、Ｑ２ 、Ｑ、６ 、Ｑ７・・・デプレッショ
ンモードのＭＯ８ＦＢ’ｌ”。 Ｑ３ 、Ｑ４ 、Ｑ５・・・エンハンスメントモードの
Ｍｏ５ｔ’ｇＴ、Ｖｌ）・・・尚Ｉに圧電、原、 ［も
１〜１も。 ・行１噸、”’ｌ）＋’悄ｒ ’Ｈ、ＦＩ
＋ ＦＪ・・・ヒユーズ素子。 策１ｕ 第３図 −５３： 第４図 ｎ 輩７図 策３図 第１１図 ％ ？ ↓ ヌ七り［１１７ 手続補正書（自発） １、事件の表示 特願昭５７−８９８９１号 ２、発明の名称 半導体メモリ装置 ３、補正をする者 事件との関係 特許出願人 （３０７）東京芝蒲電気株式会社 ４、代理人 〒１００ 東別都千代田区内幸町１−１−６ 明ａ書全文及び図面全部 削正明細書 １、発明の名称 半導体メモリ装置２、特許請求
の範囲 装置。 （３）前記正規回路を構成する行列に配置された複数の
メモリセルと、このメモリセルに接続されメモリセルを
選択する行線と、選択されたメモリセルからデータを読
み出す列線と、−前記行線に夫々対応して配置されメモ
リセルに接続された電源線とを備え、前記複数のメモリ
セルは主メモリ領域とこの主メモリ領域の一部に代えて
使用され前記予備回路を構成する予備メモリ領域とに分
割され死生導体メモリ装置に於いて、前記主メモリ領域
あるいは予備メモリ領域の不使用領域に接続された電源
線を電源から分離する手段を設けたことを特徴とする特
許請求の範囲第１項記載の半導体メモリ装置。 （４）前記電源線は、隣接したメモリセル行に於いて共
用されていることを％徴とする前記第１項記載の半導体
メモリ装置。 （５）行列に配置された複数のメモリセルと、このメモ
リセルに接続されメモリセルを選択する行線と、この行
線を選択するデコーダと、選択されたメモリセルからデ
ータを読み出す列線とを備え、前記複数のメモリセルは
主メモリ領域とこの主メモリ領域の一部に代えて使用さ
れる予備メモリ領域に、又前記デコーダも夫々前記正規
回路を構成する主デコーダと前記予備回路を構成する予
備デコーダとに分割された半導体メモリ装置に於いて、
前記主メモリ領域及び予備メモリ領域の不使用領域に対
応する前記デコーダを電源から分離する手段を設けたこ
とを特徴とする特許請求の範囲第１項及び第２項記載の
半導体メモリ装置。 （６）行列に配置された複数のメモリセルと、このメモ
リセルに接続されメモリセルを選択する行線と、電源に
選択されメモリセルからデータを読み出す列線と、この
列線と前記電源に接続されたセンスアンプと、前記行線
に夫々対応して配置されメモリセルに接続された電源線
とを備え、前記複数のメモリセルは主メモリ領域とこの
主メモリ領域の一部に代えて使用される予備メモリ領域
とに分割された半導体メモリ装置に於いて、前記主メモ
リ領域及び予備メモリ領域の不使用領域に接続された電
源線及びセンスアンプと列線の少くとも−２を電源から
分離する手段を設けたことを％徴とする半導体メモリ装
置。 ３、発明の詳細な説明 この発明は、正規回路が不具合な場合に、予備回路に切
り換えることの出来る冗長性機能を持った半導体集積回
路に関するもので前記予備回路を使用する時は、不具合
な正規回路の消費電流をゼロにし、正規回路に不具合が
ない時は、予備回路での消費電流をゼロにする手段を設
けることによシ、半導体集積回路における消費電流を低
減することを目的とする。 〔発明の技術的背景〕 最近半導体集積回路、特に半導体メモリにおいては、正
規メモリセルと予備メモリセルを予め形成しておき、製
造時に、正規メモリセル回路内に不良ビットがあった場
合には、この不良ビット部分を予備のメモリセルにｆ／
ｌき換えて使用する冗長性機能を持ったものが増加して
いる。これは正規ツメモリセルにわずか１ビツトの不良
セルがあってもメモリ全体としては不具合なため、この
ようなメモリは不良品として捨てられる。しかしながら
、メモリ容量が増大するのに伴ない不良のメモリセルが
発生する確率は、高くなって来ており、不良の発生して
いるメモリを捨てていたのでは、製品のコストは、極め
て高価なものとなってしまう。したがって、全体の歩留
り向上のために、予備メモリセルを形成し、正規メモリ
セルの一部が不良の時に、これを切シ換えて使う方法が
採用さ！してき７ｙのｒ、６る。 第１図は、上記予備のメモリセルが設けられている半導
体メモリのブロック構成図である。第１図においで、（
■）は、アドレスデータが与えられる７ドレスバツフア
回路であり、この７ドレスバツフア（１）からの出力と
なるアドレスデータは、正規のデコーダ（２）と、予備
デコーダ（３）に与えられる。 正規のデコーダ（２）のデコード出方は、正規のメモリ
セル（４）に与えられ、このデコード出方によって、正
規のメモリセル（４）内の１つあるいは、それ以上のメ
モリセルが選択され、この後この選択されたメモリセル
にデータがｄ己１意されたりデータが読み出されたりす
る。まだ、上記正規のデコーダ（２）は、予備デコーダ
（３）からの出力によって、そのデコード動作が制御さ
れる。、予備デコーダ（３）のデコード出力は、予備の
メモリセル（５）に与えられ、このデコード出力によっ
て、予備メモリセル（５）内のメモリセルが選択され、
この後、この選択されたメモリセルからデータがＩ洸み
出されたシ、データが記憶されたりする。まだ、上記予
備デコーダ（３）の出力は、正規デコーダ（２）のデコ
ード動作を制御するだめの信号としても出方される。さ
らに上記予備デコーダ（３）のデコード動作は正規メモ
リセル回路（４）内に不良のビットがあり、この不良部
分を予備メモリセル（５）内のメモリセルと交換する際
に、メモリセル交換のために、交換制御発生部（６）か
ら出力される交換制御信号によって制御される場合もあ
る。これは、後述する第３図に示すような予備デコーダ
方式を用いる場合は必要ない。すなわち、このような構
成の半導体メモリにおいて、正規メモリセル（４）に不
良ビットがなければ、前記交換制御信号は出方されず、
正規のデコーダ（２）のみが動作して、正規メモリセル
（４）内のメモリセルがアクセスされる。一方正規メモ
リセル（４）内に不良ピッ トがあれば、この不良ビ
ットを含む行あるいは、列アドレスに相当するデコード
出方が得られるように、予め、予備デコーダ（３）をプ
ログラムしておくとともに、交換制御信号発生部（６）
から交換制御信号を発生する。したがって、いま、アド
レスバッファ回路（１）で、正規のメモリセル（４）の
不良ビットを含む、行または列アドレスに対応するアド
レスデータ出力が得られると、予備デコーダ（３）によ
って予備メモリセル（５）内のメモリセルが選択される
。さらにこのときの予備デコーダ（３）のデコード出力
によって正規デコーダ（２）のデコード動作が停止され
、正規メモリセル（４）は、アクセスされない。 このような操作によシ、正規メモリセル（４）内の不良
部分が予備メモリセル（５）と交換されるのである。 第２図（ａ）、（ｂ）は、上記交換制御信号発生部（６
）の構成を示す回路図である。第２図（ａ）の回路にお
いて、例えばポリシリコンで作られたヒユーズ素子Ｆが
溶断されていない時、出力端子ＯｕｔのレベルはＭＯ８
ＦＥＴＱＤとヒユーズ素子Ｆとの抵抗比によってｌｏｇ
ｉｃ ｌに保たれている。一方ＭＯ８Ｆ’ＥＴ ＱＥの
ゲートにｌｏｇｉｃ １のプログラム信号Ｐを与えると
、このＭＯＳＦＥＴ Ｑ、がオンしてヒユーズ素子Ｆに
大きな電流が流れこの時発生するジーール熱によってヒ
ーーズ素子Ｆが溶断する。ヒーーズ素子Ｆが溶断される
と、信号Ｐは再びｌｏｇｉｃ Ｑとなり、ＭＯ８ＩＴＱ
Ｅがカットオフし、今度はＭＯ８ＦＦＪＴＱＤを介して
、出力端子Ｏｕｔがｌｏｇｉｃ Ｑレベルに保持される
。そして、上記出力端子Ｏｕｔの信号すなわち前記交換
制御信号のレベルが例えばｌｏｇｉｃ ｌレベルの時は
、予備メモリセルは使用されず、例えばｌｏｇｉｃ Ｑ
レベルの時に、予備メモリセルが使用される。 第２図（ｂ）の回路では、第２図（ａ）の回路とは反対
に、ヒーーズ素子Ｆが溶断されていない時、出力端子Ｏ
ｕ、ｔのレベルは、ＭＯ８ＦＥＴＱＤとヒユーズ素子Ｆ
との抵抗比によシ、ｌｏｇｉｃ Ｑレベルに保たれてい
る。そしてＭＯ８ＦＥＴＱＢのゲートに、ｌｏｇｉｃ
ｌ ｖ ヘルのプログラム信号Ｐを与えると上記と同様
ヒユーズ素子Ｆが溶断され、その後出力端子ＯｕｔはＭ
Ｏ８ｆ’ＥＴＱＤを介して、ｌｏｇｉｃ ｌレベルに保
持される。 この場合には、出力端子Ｏｕｔの信号、すなわち交換制
御信号が例えばｌｏｇｉｃ ｏレベルの時には、予備メ
モリセルは使用されず、例えば、ｌｏｇｉｃｌレベルの
時に、予備メモリセルが使用されるＣとになる。 第３図は、前記予備デコーダ（３）の一つのデコード回
路の構成の一例を示す回路図である。この回路ハデブレ
ッションモードの負荷用ＭＯ８Ｉ”ＥＴＱＬＤと、前記
アドレスバッファ゛回路（１）がら出力される各アドレ
スデータ信号Ａ。、 ＡＯ、Ａ４ 、 ＡＩ・・・ｌＡ
ｎをゲート入力とする駆動用の複数のエンハンスメント
モー ）” ノＭＯ８ＦＥＴ ＱＤＲ（！：、コｈ ラ
複ａ （２） 各ＭＯ８Ｐ’１ｌＨＴＱＤＲと上記ＭＯ
８Ｆ’ＥＴＱＬＤ間に挿入される複数のヒーーズ素子Ｆ
Ｂとから構成されている。この様な、予備デコード回路
では、例えば前記正規のメモリセル（４）のメモリセル
のうちＡ（、＝ Ａ４ ＝ ・・−＝ Ａｎ＝ ｌｏｇ
ｉｃＯに対応するものが不良の場合には、このアドレス
に相当するデコード出力が得られるように、各ヒーーズ
素子ＦＢがプログラム、すなわちＡ６＋ ＡＩ ＋・・
・ｒ Ａｎをゲート入力とするＭＯ８Ｆ’ＥＴＱＤＲに
接続されているヒユーズ索子ＦＢが溶断される。この様
に１、 することにより、Ａｏ＝ Ａ、 ＝ ・−Ａ１
１ ＝ ｌｏｇｉｃ Ｏの信号が入力畑れだ時、ＭＯ８
ＦＥＴＱＬｎと、ヒユーズ素子ＦＢを介して接続される
すべてのＭＯ８ＦＥＴＱ皿がカットオフ状態となり、予
備デコーダの出方がｌｏｇｉｃ ルベルとなり、予備メ
モリセルが選択されることになる。 第４図は、前記第２図（ａ）に示した交換制御信号Ｏｕ
ｔを用いた予備デコーダの例である。ここでのＭＯ８Ｆ
ＥＴＱＢのゲートには、第３図の場合と違い、制御信号
ＣＯ＋ ＣＩ ＋・・・口、・・・Ｃｎおよび交換制御
信号 Ｏｕｔが入力される。予備メモリセルが使
用されない時は、交換制御信号Ｏｕｔはｌｏｇｉｃ ｌ
であるので、これをゲート入力とするトランジスタＱＤ
Ｒは、常時オン状態となり、予備セルは選択されること
はない。一方回路（イ）は、前記制御信号ＣＩを発生す
るための回路で、この制御信号ＣＩは、不良アドレスデ
ータに対応して、アドレスデータＡ＋ 、 Ａｔのいず
れかと一致した信号となる。正規メモリセルに不良部分
があり予備セルが使用される時、交換制御信号Ｏｕｔは
ｌｏｇｉｃ Ｑとなり、予備デコーダは、ｃｏ・・・。 ＣＩ 、 Ｃｎのｌｏｇｉｃ Ｑ 、 ｌに対応してそ
の出力が決定される。今Ａｉ＝００番地が不良であった
とする。この時、ヒーーズ素子ＦＯを溶断する４、よっ
て、トランジスタＱｓ１のゲートはｌｏｇｉｃｌ 、
ＱｓｚのゲートはｌｏｇｉｃＱとなシ、トランジスタＱ
ｉ３＋はオン、ＱＢ２１ｒｉオフする。すなわち、信号
ＣＩはＡＩとなり、ＡＩ＝ＱならＣ＋＝０となり、ＣＩ
がゲート入力されるトランジスタＱＤＲ’ｆｃオフにし
、すべてのＱＤＲがオフの時、予備セルが選ばれる。一
方、ん＝ｌに不良番地がある時、ヒーーズ素子ＦＣは溶
断されない。よって、トランジスタＱｓ＞はオフ、Ｑ８
２がオンになり信号口はＡＩとなる。すなわちＡＩ＝１
ならＡＩ：Ｃ１＝０となυ、この時もすべてのＭＯ８Ｆ
ＥＴＱＤＲがオフならば予備メモリセルが選択されるこ
とになる。 〔背景技術の問題点〕 ところで、第１図〜第４図に示す従来の冗長回路構成を
とる半導体メモリにあっては、予備メモリセルあるいは
、予備デコーダが使用されない場合でもこれら予備セル
およびデコーダには電流が流され良状態になっている。 すなわち、これら予備回路は何ら使用されないのである
からこれらの電流はムダに消費されていることになる。 さらに、予備デコーダ、予備メモリセルが使用される時
、これらに対応する正規のデコーダおよび正規のメモリ
セルは、使用されることはない。しかるに、この場合も
これら、正規デコーダ、正規のメモリセルにおいても′
電流は消費される。 〔発明の目的〕 したがって、この発明の目的とするところは、この様な
正規あるいは、予備回路の使用されない方にムダな電流
を流さないような手段を設けることにより、半導体メモ
リにおける消費電流の低減を図ることにるる。 〔発明の概要〕 この発明における集積回路、すなわち半導体メモリは、
正規回路、あるいは予備回路の使用しない一方を、電源
から切υ離すことによυ、不使用な回路における消費電
流を略ゼロにしようとするものである。これは、特に、
メタティクＲＡＭセルに有効であるが、０ＭＯ８で構成
され、動作時に電流を消費しない、ＣＭＯＳスタティッ
クＲＡＭにおいてもさらに有効である。なぜ・なら、Ｃ
ＭＯ８ＲＡＭにおいては、スタン」９７４時の消費電流
を略ゼロにする必要があるが、メモリセルでの異常電流
の消費、例えば、トランジスタのリーク電流、あるいは
、メモリセルの電源と接地間がシ１−トして、スタンド
バイ時に、消費電流が、異常に増加する様な不良が発生
しでいるが、この時も、この不良のメモリセルをに源か
ら切り離すことによ（ハ上記不良による異常１ル流の発
生をおさえることが出来る。上記の様な不良に対しては
、正規回路のみに、電源から切り離す手段を設けても有
効である。 また通常ＣＭＯ８ＲＡＭにおいては、時期状態において
そこに流れる電流はＰＮ接合におけるリークα流が大部
分をしめる。この時も、回路を電源から切υ離すことに
より、全体として電源に接続されたＰ−Ｎ接合面積が少
なくなり、よって待期電流すなわちリーク電流も低減さ
れるものである。 〔発明の実施例〕 第５図に本発明の一実施例を示す。第５図において、正
規のデコーダ出方は行線に伝えられ、選択された行線に
ょシ、メモリセルが駆動され、メモリセルから出力され
たデータを列線が受けとる。 また、メモリセルは、例えばポリシリコンで出来たヒー
ーズ素子ＦＤを介して、電源ｖＤに接続される。また行
線は、デプレッシコンモードトランジスタＱ、、Ｑ、を
介して、前記ヒーーズ素子ＦＤ切断の時に用いる高′成
圧′ｄ源ｖＰ′に接続される。（このｖＰはＶＤを用い
てよいことはもちろんでるる。）トランジスタＱ、のゲ
ートは、ヒユーズ素子ＩＩ″Ｄ切断時ｌｏｇｉｃＯとな
る信号Ｐに、トランジスタＱ、のゲートはそのソースに
接続される。一方、エンハンスメントモードトランジス
タＱ、のドレインは、ヒユーズ素子を介して、′１イ源
ｖＤＫ、そのゲートは、とニーズ素子切断時ｌｏｇｉｃ
１となる信号Ｐに接続される。エンハンスメントモー
ドトランジスタＱｓのドレインはトランジスタＱ、のノ
ースに、トランジスタＱ、のソースは電源Ｖｓ（ＯＶ）
に、ゲートは、トランジスタＱ、のソース及びゲートに
接続される。一方予備メモリセルも予備デコーダからの
出方にょシ駆動され、その記憶データを列線に出力する
。予備メモリセルもその゛に源線は、例えばポリシリコ
ンで作られたヒーーズ素子を介してｔ源ＶＤＫ接線され
るとどもに、ゲートに信号ＰＲが供給されるトランジス
タ唱を介して、■ｓに接続される。この様に構成された
半導体メモリにおっては、正規メモリセルに不良部分の
ない時は、予備メモリセルに′鎮源を供給する必要はな
い４．このため信号ＰＲをｌｏｇｉｃ １（このｌｏｇ
ｉｃ ｌは電源ＶＤあるいはそれよシ高い電位でもよい
。）にし、トランジスタＱ、を導通状態にし、トランジ
スタＱ、のドレインと、電源ＶＤ間に接続されているヒ
ユーズ素子に大電流を流し、その時発生するジュール熱
によυこれを溶断する。このことで、予備セルと電源ｖ
Ｄとは切υ離され予備セルにおける消費電流はゼロとな
る。正規メモリに不良部分のある時、今例えば行線Ｒ・
、に接続されている正規メモリセルの一部が不良であっ
たとする。この時、この行線Ｒ，が選択されるように、
アドレスデータを入力する。すると行線几１がｌｏｇｉ
ｃ １（ＶＤ）になる。次に電流Ｖｐを高電位にすると
ともに信号Ｐをｌｏｇｉｃ Ｑ 、 Ｐをｌｏｇｉｃ
ｌとすると選択行線几。 に接線されたトランジスタＱ、がカットオフし、トラン
ジスタＱ２のソースには電源ＶＦが出力されトランジス
タＱ、のゲートに入力される。非選択行線はｌｏｇｉｃ
Ｑであるのでこれに接続されるトランジスタＱ、はオ
ン状態のままで、これに対応するトランジスタＱ３のゲ
ートにはｌｏｇｉ（Ｑの信号が入力されてオンすること
はない。すると選択行線に対応したトランジスタＱ３．
Ｑ、が導通し、ヒユーズ素子に大電流が流れその時発生
子るジーール熱により溶断する。不良部分がある一行分
の正規メモリセルと′１源ｖＤは切シ離され電流は流れ
ない。この行線に対応するアドレスデータが入力される
と、この正規メモリセルのかわりに予備メモリセルが選
択される。なお、ここでｖＤより高い電位を持つｖＰを
用いたのは、トランジスタＱ、、Ｑ、のチャネル幅が小
さくてもゲート電圧を高くすることで大電流を流すよう
にしたもので、トランジスタＱ３．Ｑ、のチャネル幅を
大きく設定すれば、特にｖＰを用いなくても電源ｖＤを
使用することができる。また、ｖＰは、ヒユーズを切断
しない時は、ＶＤの電位に保たれる。 またここでは電流を流して、ヒユーズを溶断したがレー
ザー光線で溶断してもよい。この時は、トランジスタＱ
３． Ｑｔ、 Ｑ３．Ｑ４．Ｑｉを設ける必要はない。 第５図では、ヒユーズ素子を切断することで電源とメモ
リセルを切υ離したが、これは、第６図（ａ）、（ｂ）
に示した様にトランジスタ八をカットオフさせることに
より電源ｖＤとメモリセルを切υ離してもよい。第６図
（ａ）におい′〔は、不良があれば、ヒーーズ素子ＦＢ
をレーザーで切断する。すると、トランジスタＡのゲー
トはトランジスタＱｓｋ介して■８に放観されトランジ
スタＡはカットオフする。 第６図（ｂ）においては、通常トランジスタ人のゲート
はトランジスタＱ、を介して、ＶＤに接続されオンして
いるが、不良部分が、メモリセル中にあれば、レーザー
アニール法によυ高抵抗ポリシリコン几を低抵抗化する
ことによυトランジスタＡのゲートヲＶｓ電位にし又、
このトランジスタをカットオフし、メモリセルとα源ｖ
Ｄを切りａす。 第７図は本発明によるさらに他の犬施例でおる。 この実施例ではメモリセル部分のみならず、デコーダ部
分もヒーーズ素子ＦＧを介して電源に接続し、メモリセ
ルに不良部分がある場合は、例えばヒユーズ素子をレー
ザーで切断しメモリセルに対応した、正規デコーダに流
れる′電流もゼロにしたものである。また、予備デコー
ダ、予備メモリセルも同様な構成にしでおけば、正規メ
モリセルに不良部分がない場合は、予備デコーダ、予備
メモリセルに対応するセユーズ素子を切断して、予備回
路で消費される′に流をほぼゼロにすることが出光る。 第８図は、第４図に示した回路に本発明を適用した一実
施例である。第８図において、信号ｘｉｉ、ｖｇ２図で
示した交換制御信号Ｏｕｔ同様子備回路を使用する時は
、ｌｏｇｉｃ １となり、匣用しない時は、ｌｏｇｉｃ
Ｑとなる信号であシ、信号Ｘは、信号Ｘの反転信号で
ある。第８図において、信号Ｘがゲート入力しているト
ランジスタは、予備回路を使用しない時は、信号Ｘがｌ
ｏｇｉｃ Ｑであるためほぼカットオフに近い状態とな
るだめ、予備回路を使用しない時この予備回路での消費
電流が低減される。 なお、通常半導体メモリでは、該メモリチップが非選択
の時、消費電流を低減させるような信号 ゛（チッ
プイネーブル信号ＣＦ３）が用いられるが、前記信号Ｘ
をこの信号と兼用させてもよい。 またデコーダと電源間、あるいはメモリセルと電源間お
のおの独立にヒユーズ素子おるいは、ス・イツチングト
ランジスタを設けておいてもよい。 第９図及び第１０図は本発明に係る他の実施例を示すも
のである。一般にスタティックＲＡＭにおけるメモリセ
ルは、第９図及び第１０図に示す様に隣接したメモリセ
ル（ｂｐ）が互いに向きあって電源線■ｏあるいはＶｓ
を共用する様に配置され、占有面積を小さくしている。 従って、不良セルを含む行線方向に配列されたメモリセ
ルとこのメモリセルに隣接するメモリセル行の２行分が
予備メモリセルと置き換えられる。これは共通の電源線
を電源から分離することによ９行なわれる。 また、第９図の様なＣＭＯ８ＲＡＭの場合は、前記の様
に、メモリセルに、異常電流の流れる不良が発生する場
合があるので、正規メモリセル領域のみにヒユーズ素子
を設け、異常電流の流れる、メモリセルに対応したヒユ
ーズを切断すればよい。 又、第１１図に示す様に列線に接続された負荷トランジ
スタＱａ、Ｑｅｆｂるいはセンスアンプ１１に於いて電
源ＶｏからＶｓへの直流電流路を生ずる様な不良が発生
した場合、負荷トランジスタあるいはセンスアンプも、
ヒーーズＦｉ 、 Ｆｊを溶断することにより電源と分
離するのが好ましい。この場合、列線方向のメモリセル
アレイが予備メモリセルと置き代わる。この実施例に於
いては、前述の実施例の様に不良のメモリセルに接続さ
れる行線方向の電源線も電源から分離される。 以上説明した様に、本発明によ扛ば、使用しない回路で
消費される・１流をほぼゼロに出来るため、消費電流の
少ない半導体メモリを提供出来る。すなわち歩留り向上
のために設けられた予備回路によシ、電源電流が増加す
るのを防ぐことができる。 またメモリセルでの異常電流の発生による不良も完全に
防ぐことが出来る。 ４、図面の簡単な説明 第１図は予備のメモリセル回路が形成された半導体メモ
リのブロック構成図、第２図＜ａ） 、 （ｂ）は上記
半導体メモリの一部回路の構成を示す回路図、第３図及
び第４図は上記半導体メモリの他の部分の構成を示す回
路図、第５図ないし第１１図はそれぞれこの発明の各実
施例の構成を示す回路図である。 ２・・・−・正規デコーダ、 ３・・・・・・予備デコーダ、 ４・・・・・・正）Ａのメモリセル回路、５・・・・・
・・ト備のメモリセル回路、Ｑｌ、 Ｑ２．Ｑ−、Ｑ丁
・・デプレッションモードのＭｏ ８１’ ｇＱ、、Ｑ
、、Ｑｓ・・アンプ・ンスメントモードの」ν１０８）
’Ｅ’ｌ’ 。 ｖＰ・・・・・・高祇圧電源、 几、〜Ｒｍ・・−・・・・行 線、 ＦＤＩＦＧ、ＦＨ９ＦＩ、ＦＪ・・・・・・ヒユーズ素
子。 （７３１７）代理人 弁理士 則 近 憲 佑ヤ社≠１
層抽ト 筆１図 策３図 １／ｎ 丁４図 Ｘか 策ｔｏ図 １１１図 Ｖθ ↓ メ七リセル
Claims (3)
- （１）行列に配置された複数のメモリセルと、このメモ
リセルに接続されメモリセルを選択する行線と、選択さ
れたメモリセルからデータを読み出す列線と、前記行線
に夫々対応して配置されメモリセルに接続された電源線
とを備え、前記膜数のメモリセルはモメモリ領域とこの
王メモリ領域の一部に代えて使用される予備メモリ領域
とに分Ｓすされた半導体メモリ装置に於いて、ｎｉｌ記
主メモリ領域及び予備メモリ・領域の不使用領域に接続
された電源線を電源から分離する手段を設けたことを特
徴とする半導体メモリ装置。 - （２）前記電源線は、隣接したメモリセル行に於いて用
用されていることを特徴とする前記第１項記載の半導体
メモリ装置。 - （３）行列に配置された複数のメモリセルと、このメモ
リセルに接続されメモリセルを選択する行線と、この行
線を選択するデコーダと、選択されたメモリセルからデ
ータを読み出す列線とを１捕え、前記複数のメモリセル
は王メモリ領域とこの王メモリ領域の一部に代えて使用
される予備メモリ領域に、又前記デコーダも夫々上デコ
ーダと予備デコーダとに分割された半導体メモリ榛１音
に於いて、前記主メモリ領域及び予備メモリ領域の不使
用領域１て対応する前記デコーダを電源から分離する手
段を設、けたことを特徴とする半導体メモリ装置ｔ ０
（４）行列に配置された複数のメ２ ＋７セルと、この
メモリセルに接続されメモリセルを選択する行線と、電
源に選択されメモリセルからデータを読み出す列線と、
この列線と前記電源に接続されたセンスアンプと、前記
行線に夫々対応して配置されメモリセルに接続された電
源線とを備え、目１７ ｔ、己複数のメモリセルは主メ
モリ領域とこの主メモリ領域の一部に代えて使用される
予備メモリ領域と（分Ｎすされた半導体メモリ装置に於
いて、前６己主メモリ領域及び予備メモリ領域の不使用
領域に接続された電源線及びセンスアンプと列線の少く
とも一方を電源から分離する手段を設けたことを特徴と
する半・序１本メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089891A JPS58208998A (ja) | 1982-05-28 | 1982-05-28 | 半導体ｃｍｏｓメモリ |
| US06/497,135 US4639895A (en) | 1982-05-28 | 1983-05-23 | Semiconductor memory device |
| EP83105182A EP0095721B1 (en) | 1982-05-28 | 1983-05-25 | Semiconductor memory device |
| DE3382802T DE3382802T2 (de) | 1982-05-28 | 1983-05-25 | Halbleiterspeichergerät |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089891A JPS58208998A (ja) | 1982-05-28 | 1982-05-28 | 半導体ｃｍｏｓメモリ |
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| Publication Number | Publication Date |
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| JPS58208998A true JPS58208998A (ja) | 1983-12-05 |
| JPS6240795B2 JPS6240795B2 (ja) | 1987-08-31 |
Family
ID=13983359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57089891A Granted JPS58208998A (ja) | 1982-05-28 | 1982-05-28 | 半導体ｃｍｏｓメモリ |
Country Status (4)
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| EP (1) | EP0095721B1 (ja) |
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