JPS62157400A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
- Publication number
- JPS62157400A JPS62157400A JP60299300A JP29930085A JPS62157400A JP S62157400 A JPS62157400 A JP S62157400A JP 60299300 A JP60299300 A JP 60299300A JP 29930085 A JP29930085 A JP 29930085A JP S62157400 A JPS62157400 A JP S62157400A
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- Japan
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- leakage
- circuit
- cells
- bit line
- current
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- G—PHYSICS
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G—PHYSICS
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶回路であって、非選択のビットラインを低レ
ベル電位に接続する回路を設けることにより、セル間に
リークがある場合に選択ビットラインから該セル間リー
クを通して非選択ビットラインに流れるリーク電流の検
出を容易にする。
ベル電位に接続する回路を設けることにより、セル間に
リークがある場合に選択ビットラインから該セル間リー
クを通して非選択ビットラインに流れるリーク電流の検
出を容易にする。
本発明は半導体記憶回路に関し、更に詳しく言えば隣接
するセル間に存するリークの検出を容易にする半導体記
憶回路に関するものである。
するセル間に存するリークの検出を容易にする半導体記
憶回路に関するものである。
第２図は従来例に係るＦＲＯＭ （プログラマブルリー
ドオンリーメモリ）回路の部分構成図であり、１，３は
それぞれ不図示のアドレス回路の出力信号を入力とする
デコーダ回路である；また２、４はカレントディストリ
ビュータであり、デコーダ回路１．３によって選択され
たときそれぞれビットライン９，１０に電流を供給する
。５〜８はセルであり、逆向きの直列接続された二つの
ダイオードからなっている。１１．１２はワードライン
であり、不図示のデコーダ回路によって選択ｉ−＋７
を歳である。
ドオンリーメモリ）回路の部分構成図であり、１，３は
それぞれ不図示のアドレス回路の出力信号を入力とする
デコーダ回路である；また２、４はカレントディストリ
ビュータであり、デコーダ回路１．３によって選択され
たときそれぞれビットライン９，１０に電流を供給する
。５〜８はセルであり、逆向きの直列接続された二つの
ダイオードからなっている。１１．１２はワードライン
であり、不図示のデコーダ回路によって選択ｉ−＋７
を歳である。
第３図は第２図のＦＲＯＭ回路の隣接するセルフと８の
構成断面図である。１３はＰＪｆｌ基板で、１４は高濃
度のＮ型埋め込み層である。１５はＮ型のエピタキシャ
ル層であり、１６はその上に形成されたＰ型拡散層であ
る。また１７は高濃度のＮ型拡散層である６図において
Ｎ型拡散層１７とＰ型拡散層１６がセルの１つのダイオ
ードを形成し、またＰ型拡散層１６とＮ型拡散層１５が
もう１つのダイオードを形成している。
構成断面図である。１３はＰＪｆｌ基板で、１４は高濃
度のＮ型埋め込み層である。１５はＮ型のエピタキシャ
ル層であり、１６はその上に形成されたＰ型拡散層であ
る。また１７は高濃度のＮ型拡散層である６図において
Ｎ型拡散層１７とＰ型拡散層１６がセルの１つのダイオ
ードを形成し、またＰ型拡散層１６とＮ型拡散層１５が
もう１つのダイオードを形成している。
１８はセルフとセル８を電、気的に絶縁するためのアイ
ソレーション用ポリＳ１層である。すなわちこのアイソ
レーション用ポリ５ｉｅ１８によって隣接するセルフと
セル８間の距離を短くすることができ、従って高密度化
が可ｆ敵となっている。
ソレーション用ポリＳ１層である。すなわちこのアイソ
レーション用ポリ５ｉｅ１８によって隣接するセルフと
セル８間の距離を短くすることができ、従って高密度化
が可ｆ敵となっている。
しかし、例えばマスク上のキズやゴミ等によりアイソレ
ーション用ポリ５ｉＦｆ＋１８が欠損し、セル間に電気
的リークが生じる場合がある。このようなＦＲＯＭ回路
は、プログラム（セルの書き込み）不良となるので、製
品として出荷する前に予めセル間にリークが有るか否か
検査し、排除する必要がある。
ーション用ポリ５ｉＦｆ＋１８が欠損し、セル間に電気
的リークが生じる場合がある。このようなＦＲＯＭ回路
は、プログラム（セルの書き込み）不良となるので、製
品として出荷する前に予めセル間にリークが有るか否か
検査し、排除する必要がある。
第４図は第２図の従来例に係るＦＲＯＭ回路のセル間リ
ークの有無を検査する方法の説明図である。図において
ＰＶＣＥ＝２０Ｖ 、ＰＶｃｃ＝７Ｖおよび出力端子電
圧＝２０ｖに、またワードライン１１．１２のレベルを
ほぼ２０Ｖに設定にしている。またデコーダ回路３の人
力を全て高レベルにしている。これによりデコーダ回路
１の出力は低レベルとなってカレントディストリビュー
タ２の各トランジスタはオフし、一方デコーダ回路３の
出力は高レベルとなってカレントディストリビュータ４
の各トランジスタはオンする。
ークの有無を検査する方法の説明図である。図において
ＰＶＣＥ＝２０Ｖ 、ＰＶｃｃ＝７Ｖおよび出力端子電
圧＝２０ｖに、またワードライン１１．１２のレベルを
ほぼ２０Ｖに設定にしている。またデコーダ回路３の人
力を全て高レベルにしている。これによりデコーダ回路
１の出力は低レベルとなってカレントディストリビュー
タ２の各トランジスタはオフし、一方デコーダ回路３の
出力は高レベルとなってカレントディストリビュータ４
の各トランジスタはオンする。
いま図のようにセル５とセル６の間にリークはないが、
セルフとセル８の間にリークがあるとする。この場合、
出力端子→オン状態のカレントディストリビュータ４→
セル８の上側のダイオード→セル８と７の間のリーク抵
抗→セルフの上側のダイオード→オフ状態のカレントデ
ィストリビュータ２→デコーダ回路ｌの低レベル人力の
ルートで電流が流れる。すなわちこのような条件で各ビ
ットラインについて検査した結果、いずれか１つでもリ
ーク電流が認められるとセル間の絶縁が不十分であると
され、そのＦＲＯＭ回路は不良品として排除されるので
ある。
セルフとセル８の間にリークがあるとする。この場合、
出力端子→オン状態のカレントディストリビュータ４→
セル８の上側のダイオード→セル８と７の間のリーク抵
抗→セルフの上側のダイオード→オフ状態のカレントデ
ィストリビュータ２→デコーダ回路ｌの低レベル人力の
ルートで電流が流れる。すなわちこのような条件で各ビ
ットラインについて検査した結果、いずれか１つでもリ
ーク電流が認められるとセル間の絶縁が不十分であると
され、そのＦＲＯＭ回路は不良品として排除されるので
ある。
ところで第３図に示す電流ルートにおいては、オフ状態
のカレントディストリビュータ２を経由して電流が流れ
るので、オフしているトランジスタのベース・エミッタ
間の逆耐圧による電圧降下 。
のカレントディストリビュータ２を経由して電流が流れ
るので、オフしているトランジスタのベース・エミッタ
間の逆耐圧による電圧降下 。
およびベースバイアス抵抗による電圧降下によってリー
ク電流値が不当に小さくなってしまう、このためセル間
のリークが小さいときには看過することになったり、あ
るいはリークによるものか否かの判別が困難で良否判定
を正確に行うことができないなどの問題点がある。
ク電流値が不当に小さくなってしまう、このためセル間
のリークが小さいときには看過することになったり、あ
るいはリークによるものか否かの判別が困難で良否判定
を正確に行うことができないなどの問題点がある。
本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、セル間リークの検出が容易となる半導体記憶回
路の提供を目的とする。
であり、セル間リークの検出が容易となる半導体記憶回
路の提供を目的とする。
本発明はメモリセルに接続された複数のビットラインと
、各ビットライン毎に設けられ、選択０号により選択ビ
ットラインを出力端子に接続するカレントディストリビ
ュータと、該選択信号により非選択となるビットライン
を低レベル電位に接続する回路を設けたことを特徴とす
る。
、各ビットライン毎に設けられ、選択０号により選択ビ
ットラインを出力端子に接続するカレントディストリビ
ュータと、該選択信号により非選択となるビットライン
を低レベル電位に接続する回路を設けたことを特徴とす
る。
非選択のビットラインを低レベル設定する回路を設ける
ので、選択ビットラインからセル間リーク抵抗を介して
流れる電流は低レベルの非選択のビットラインにそのま
ま流れ込む、すなわち従来例のように、オフ状態のカレ
ントディストリビュータ内の抵抗やオフしているトラン
ジスタのベース・エミッタ間の逆耐圧による電圧降下が
°生じないので、セル間にリークがある場合のリーク電
流の検出が容易となる。
ので、選択ビットラインからセル間リーク抵抗を介して
流れる電流は低レベルの非選択のビットラインにそのま
ま流れ込む、すなわち従来例のように、オフ状態のカレ
ントディストリビュータ内の抵抗やオフしているトラン
ジスタのベース・エミッタ間の逆耐圧による電圧降下が
°生じないので、セル間にリークがある場合のリーク電
流の検出が容易となる。
〔実施例〕
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るＦＲＯＭ回路の部分構
成図である。第１図の回路が第２図の従来例に係るＦＲ
ＯＭ回路の構成と異なる点は、ビットラインが非選択の
とき該ビットラインを低レベルにする回路を設けている
点である。この回路はビットライン９についてはトラン
ジスタ１９．２０と抵抗２１およびダイオード２２から
なり、ビットラインｌＯについてはトランジスタ２３．
２４抵抗２５およびダイオード２６からなる。なおダイ
オード２２．２６はカレントディストリビュータ２，４
がオンからオフにす１８わるとき、できるだけ速く切替
わってトランジスタ２０．２４に流れ込む電流量が少な
くなるように設けられたものである。
。第１図は本発明の実施例に係るＦＲＯＭ回路の部分構
成図である。第１図の回路が第２図の従来例に係るＦＲ
ＯＭ回路の構成と異なる点は、ビットラインが非選択の
とき該ビットラインを低レベルにする回路を設けている
点である。この回路はビットライン９についてはトラン
ジスタ１９．２０と抵抗２１およびダイオード２２から
なり、ビットラインｌＯについてはトランジスタ２３．
２４抵抗２５およびダイオード２６からなる。なおダイ
オード２２．２６はカレントディストリビュータ２，４
がオンからオフにす１８わるとき、できるだけ速く切替
わってトランジスタ２０．２４に流れ込む電流量が少な
くなるように設けられたものである。
次に本発明の実施例回路の動作について説明する。リー
ク電流を検出するとき、ＰＶｃｔ＝２０Ｖ、ＰＶＣＣ＝
７Ｖｔ３よび出力端子電圧＝２０Ｖに、またワードライ
ン１１．１２の電圧をほぼ２０Ｖに設定する。
ク電流を検出するとき、ＰＶｃｔ＝２０Ｖ、ＰＶＣＣ＝
７Ｖｔ３よび出力端子電圧＝２０Ｖに、またワードライ
ン１１．１２の電圧をほぼ２０Ｖに設定する。
いまデコーダ回路３の入力を全て高レベルにしてビット
ライン１０を選択したとするとトランジスタ２３および
２４はオフし、カレントディストリビュータ４はオン状
態となる。一方デコーダ回路１の人力の少なくともいず
れか１つの入力は低レベルであるから、トランジスタ１
９および２０はオンし、カレントディストリビュータ２
はオフ状態となる。従って出力端子に印加されたリーク
検出用電圧により、カレントディストリビュータ４呻セ
ル８の上側のダイオード→セル間す−ク抵抗→セルフの
上側のダイオード→ダイオード２２→トランジスタ２０
−＋接地を介してリーク電流が流れる。
ライン１０を選択したとするとトランジスタ２３および
２４はオフし、カレントディストリビュータ４はオン状
態となる。一方デコーダ回路１の人力の少なくともいず
れか１つの入力は低レベルであるから、トランジスタ１
９および２０はオンし、カレントディストリビュータ２
はオフ状態となる。従って出力端子に印加されたリーク
検出用電圧により、カレントディストリビュータ４呻セ
ル８の上側のダイオード→セル間す−ク抵抗→セルフの
上側のダイオード→ダイオード２２→トランジスタ２０
−＋接地を介してリーク電流が流れる。
このように本発明の実施例によれば、従来例のようなオ
フ状態のカレントディストリビュータを経由して電流を
流す必要がないので、トランジスタのエミッタ・ベース
逆耐圧による電圧降下やベースバイアス抵抗による電圧
降下もない、従ってセル間にリークがある場合のリーク
電流値は比較的大きく現われるのでリークの検出が容易
となる。
フ状態のカレントディストリビュータを経由して電流を
流す必要がないので、トランジスタのエミッタ・ベース
逆耐圧による電圧降下やベースバイアス抵抗による電圧
降下もない、従ってセル間にリークがある場合のリーク
電流値は比較的大きく現われるのでリークの検出が容易
となる。
なお実施例では１例えば非選択ビットライン９を低レベ
ルにするための回路として、トランジスタ１９，２０．
抵抗２１．ダイオード２２を用いて構成したが、非選択
ビットラインを低レベルにする回路であれば、その他の
回路の構成によってもよいことは明らかである。
ルにするための回路として、トランジスタ１９，２０．
抵抗２１．ダイオード２２を用いて構成したが、非選択
ビットラインを低レベルにする回路であれば、その他の
回路の構成によってもよいことは明らかである。
以と説明したように５本発明によれば非選択ビットライ
ンを低レベルにする回路によってセル間のリークを従来
例のように不当に小さくすることなく取り出すことがで
きるので、セル間リークの判定が正確かつ容易となる。
ンを低レベルにする回路によってセル間のリークを従来
例のように不当に小さくすることなく取り出すことがで
きるので、セル間リークの判定が正確かつ容易となる。
また、これによりプログラム（占き込み）の歩留りがよ
り向上し、高品質の半導体記憶回路の供給を図ることが
可使となる。
り向上し、高品質の半導体記憶回路の供給を図ることが
可使となる。
第１図は本発明の実施例の係るＦＲＯＭ回路の部分構成
図である。 第２図は従来例に係るＦＲＯＭ回路の部分構成図、第３
ｆｆｄは第２図のＦＲＯＭ回路の隣接するセルの部分構
成断面図であり、第４図は第２図のＦＲＯＭ回路のセル
間リークの検出方法を説明する図である。 １．３・・・デコーダ回路 ２．４・・・カレントディストリビュータ５〜訃・・セ
ル ９、ｌＯ・・・ビットライン １１．１２・・・ワードライン １３・・・Ｐｆｉ基板 １４・・・埋込み層 １５・・・Ｎ型エピタキシャル層 １６・・・Ｐ型拡散層 １７・・・Ｎ４拡散層 １８・・・アイソレーション用ポリＳ１層１９．２０，
２３．２４・・・トランジスタ２１．２５・・・抵抗 ２２．２６・・・ダイオード
図である。 第２図は従来例に係るＦＲＯＭ回路の部分構成図、第３
ｆｆｄは第２図のＦＲＯＭ回路の隣接するセルの部分構
成断面図であり、第４図は第２図のＦＲＯＭ回路のセル
間リークの検出方法を説明する図である。 １．３・・・デコーダ回路 ２．４・・・カレントディストリビュータ５〜訃・・セ
ル ９、ｌＯ・・・ビットライン １１．１２・・・ワードライン １３・・・Ｐｆｉ基板 １４・・・埋込み層 １５・・・Ｎ型エピタキシャル層 １６・・・Ｐ型拡散層 １７・・・Ｎ４拡散層 １８・・・アイソレーション用ポリＳ１層１９．２０，
２３．２４・・・トランジスタ２１．２５・・・抵抗 ２２．２６・・・ダイオード
Claims (1)
- 【特許請求の範囲】 メモリセルに接続された複数のビットラインと、 各ビットライン毎に設けられ、選択信号により選択ビッ
トラインを出力端子に接続するカレントディストリビュ
ータと、 該選択信号により非選択となるビットラインを低レベル
電位に接続する回路を設けたことを特徴とする半導体記
憶回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60299300A JPS62157400A (ja) | 1985-12-27 | 1985-12-27 | 半導体記憶回路 |
| EP86310095A EP0228283B1 (en) | 1985-12-27 | 1986-12-23 | Semiconductor memory circuit having inspection circuit |
| DE8686310095T DE3685950T2 (de) | 1985-12-27 | 1986-12-23 | Halbleiterspeicher mit einer pruefschaltung. |
| KR1019860011382A KR900002072B1 (ko) | 1985-12-27 | 1986-12-27 | 검사회로를 갖는 반도체 메모리 회로 |
| US06/947,336 US4852058A (en) | 1985-12-27 | 1986-12-29 | Semiconductor memory circuit having inspection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60299300A JPS62157400A (ja) | 1985-12-27 | 1985-12-27 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62157400A true JPS62157400A (ja) | 1987-07-13 |
Family
ID=17870744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60299300A Pending JPS62157400A (ja) | 1985-12-27 | 1985-12-27 | 半導体記憶回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4852058A (ja) |
| EP (1) | EP0228283B1 (ja) |
| JP (1) | JPS62157400A (ja) |
| KR (1) | KR900002072B1 (ja) |
| DE (1) | DE3685950T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03253000A (ja) * | 1990-03-01 | 1991-11-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19612441C2 (de) * | 1996-03-28 | 1998-04-09 | Siemens Ag | Schaltungsanordnung mit einer Testschaltung |
| US7319623B1 (en) * | 2004-11-04 | 2008-01-15 | Spansion Llc | Method for isolating a failure site in a wordline in a memory array |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3000297A (en) * | 1959-07-23 | 1961-09-19 | Warshawsky Leon Milton | Computer plugboard verifier |
| FR2334170A1 (fr) * | 1975-12-05 | 1977-07-01 | Honeywell Bull Soc Ind | Memoire morte integree |
| JPS5828679B2 (ja) * | 1979-04-25 | 1983-06-17 | 富士通株式会社 | 半導体記憶装置の書込み回路 |
| US4276617A (en) * | 1979-06-28 | 1981-06-30 | Raytheon Company | Transistor switching circuitry |
| US4399521A (en) * | 1980-09-26 | 1983-08-16 | Nippon Electric Co., Ltd. | Monolithic integrated circuit |
| US4385368A (en) * | 1980-11-24 | 1983-05-24 | Raytheon Company | Programmable read only memory |
| JPS57105898A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Field programmable element |
| JPS58208998A (ja) * | 1982-05-28 | 1983-12-05 | Toshiba Corp | 半導体ｃｍｏｓメモリ |
| US4595875A (en) * | 1983-12-22 | 1986-06-17 | Monolithic Memories, Incorporated | Short detector for PROMS |
-
1985
- 1985-12-27 JP JP60299300A patent/JPS62157400A/ja active Pending
-
1986
- 1986-12-23 DE DE8686310095T patent/DE3685950T2/de not_active Expired - Fee Related
- 1986-12-23 EP EP86310095A patent/EP0228283B1/en not_active Expired - Lifetime
- 1986-12-27 KR KR1019860011382A patent/KR900002072B1/ko not_active IP Right Cessation
- 1986-12-29 US US06/947,336 patent/US4852058A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03253000A (ja) * | 1990-03-01 | 1991-11-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0228283A3 (en) | 1990-01-03 |
| KR900002072B1 (ko) | 1990-03-31 |
| KR870006579A (ko) | 1987-07-13 |
| EP0228283A2 (en) | 1987-07-08 |
| DE3685950D1 (de) | 1992-08-13 |
| DE3685950T2 (de) | 1993-03-04 |
| US4852058A (en) | 1989-07-25 |
| EP0228283B1 (en) | 1992-07-08 |
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