KR20090056043A - 반도체 소자의 테스트 패턴 - Google Patents

반도체 소자의 테스트 패턴 Download PDF

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Abstract

본 발명은 반도체 소자의 테스트 패턴을 개시한다. 개시된 본 발명은, PN 다이오드가 구비된 반도체기판을 포함하는 제1 및 제2테스트 패턴과, 상기 제1테스트 패턴의 반도체기판과 연결되도록 형성된 제1비트라인 및 제1하부 금속배선과, 상기 제2테스트 패턴의 반도체기판과 연결되도록 형성된 제2비트라인 및 제2하부 금속배선과, 상기 제1하부 금속배선과 콘택되며, 하이 전압 및 로우 전압이 인가되는 상부 금속배선 및 상기 제1하부 금속배선과 상기 제2하부 금속배선을 연결시키도록 형성된 연결 금속배선을 포함한다.

Description

반도체 소자의 테스트 패턴{Test pattern of semiconductor device}
본 발명은 반도체 소자의 테스트 패턴에 관한 것으로, 보다 상세하게는, 콘택 불량을 검출할 수 있는 반도체 소자의 패턴에 관한 것이다.
반도체 소자가 고집적화, 고속화, 저전력, 소규모화로 진행되면서 개발되고 있는 반도체 소자의 디자인-룰(design-rule)은 점점 감소하고 있으며, 그에 대응하여, 소자의 패턴도 점점 감소하고 있는 실정이다.
이처럼, 반도체 소자의 고집적화로 인하여 소자의 패턴 크기가 점점 작아지게 되면 안정적인 패턴의 형성이 어려워지게 되고, 아울러, 공정상에 여러 가지 어려운 현상들이 발생하게 된다.
이에, 현재에 진행되고 있는 반도체 소자의 제조 공정시, 반도체 소자들의 이상 유무를 시험하고, 공정 특성을 평가하기 위한 테스트 패턴(Test Pattern)을 적용하고 있다.
상기 테스트 패턴은 반도체 소자를 구성하는 각 부분들의 전기적 특성을 분석하여 상기 반도체 소자의 제조 공정상의 이상 유무를 검출하고, 공정 특성을 평가하여 공정의 한계와 공정 마진(margin)을 확보할 수 있도록 해준다.
도 1은 반도체 소자의 콘택 저항을 측정하기 위한 반도체 소자의 테스트 패턴을 설명하기 위한 도면이다.
도시된 바와 같이, 상기 테스트 패턴은 비트라인(120)과 제1금속배선(140) 및 상기 제2금속배선(160)이 형성되고, 상기 비트라인(120)과 제1금속배선(140)을 연결하는 제1콘택(130) 및 상기 제1금속배선(140)과 제2금속배선(160)을 연결하는 제2콘택(150)이 형성된다.
상기 제1콘택(130)은 이웃하는 2개의 비트라인이 제1금속배선(140)과 콘택되도록 상기 비트라인(120) 상에 한 쌍씩 형성되어 전체적으로 1000개가 형성되고, 상기 제2콘택(150)은 양측 가장자리 부분에 형성된 제1금속배선(140) 상에 각각 1개씩 형성되어 전체적으로는 2개가 형성된다.
이러한 상기 테스트 패턴은 반도체 소자의 콘택과 관련된 테스트 패턴으로 반도체 소자의 콘택 저항을 측정할 수 있다.
이하에서는, 도 2를 참조하여 상기 테스트 패턴을 이용한 반도체 소자의 개별 콘택 저항 방법을 간략하게 설명하도록 한다.
도시된 바와 같이, 상기 제2금속배선(160) 각각에 하이 전압(V_High, 171) 과 로우 전압(V_Low, 172)을 인가해서 콘택 저항을 측정하고, 그 다음, 측정된 저항을 콘택의 갯수, 즉, 제1콘택(130)의 갯수로 나누도록 한다.
자세하게는, 상기 제2금속배선(160) 각각에 하이 전압(V_high,171)과 로우 전압(V_low, 102)을 걸어주면 1000개의 제1콘택(130)을 통해서 전류가 흐르게 된다. 이때, 사이 1000개의 제1콘택(130)들은 각각이 저항으로 작용하므로 1000개의 직렬저항이 연결된 것과 같다.
그런다음, 상기 제1콘택 갯수로 전압을 나누게 되면 상기 제1콘택(130)에 걸리는 전압은 (3.3V-0V)/1000개 만큼의 전압이 걸리므로, 1000개로 구성된 콘택의 저항 평균값을 알아낼 수 있게 된다.
미설명된 도면 부호 100은 반도체기판을, 101은 절연막을 각각 나타낸다.
이처럼, 전술한 바와 같이 종래의 테스트 패턴은 개별 콘택의 저항을 측정하는 반도체 소자의 테스트 패턴이다.
그런데, 반도체 소자의 점차적인 고집적화로 인하여 콘택이 형성되는 콘택홀의 크기가 점차 작아지게 되면서 콘택홀 내에 콘택용 금속물질을 매립할 때, 그 매립 특성이 나빠 매립 불량이 발생하고 있고, 이로 인해, 콘택 형성시 불량 콘택이 발생하고 있다.
이와 같이, 반도체 소자의 고집적화로 인하여 형성된 불량 콘택들은 현재의 테스트 패턴에서는 검출되지 않고 있으며, 이러한 상기 불량 콘택들은 패키지 공정 후의 테스트에서 검출되고 있다.
이렇듯, 상기 불량 콘택이 테스트 패턴에서 검출되지 않고, 나중의 패키지 공정을 지나고 그 후의 테스트에서 검출하게 된다면, 이는, 비용 면이나 전체 공정시간 면으로 엄청난 큰 불이익을 가져오게 된다.
한편, 현재의 제조 공정으로 형성된 테스트 패턴은 콘택 1개당 저항 측정이 가능하지만, 콘택에 대한 신뢰성 측정은 불가능한 실정이다. 구체적으로는, 실제 DRAM 동작시에는 각각의 콘택 마다 Vpp로 3.3V가 각각 걸리는 방식으로 동작하게 되는데, 상기 테스트 패턴으로는 이런 실제 DRAM 동작시에 콘택에 3.3V 씩 전압을 만들어 줄 수 없는 실정이다.
그 이유는, 현재에 적용중인 테스트 패턴으로 각 콘택마다 3.3V를 인가하려면 3.3V * 1000(콘택수)=3300V가 인가되어야 하는데, 이는 현실적으로 불가능하기 때문이다.
그래서, 종래의 테스트 패턴 형성시, 금속배선 간을 연결시키는 콘택, 즉, 제1금속배선과 제2금속배선 간을 연결시키는 제2콘택을 상기 제1금속배선 상에 각각 형성하는 것을 통해 상기와 같은 문제점을 해결할 수도 있다.
도 3은 비트라인과 금속배선 간을 연결시키는 콘택 마다 각각의 3.3V를 인가시킬 수 있는 테스트 패턴을 설명하기 위한 도면이다
도시된 바와 같이, 각각의 제1금속배선(140) 상에 제2콘택(150)을 포함하는 제2금속배선(160)이 형성된 테스트 패턴에 하이 전압(171)으로 6.6V를 인가하고, 로우 전압(172)으로 OV를 인가하며, 상기 하이 전압(171)이 걸리는 제2금속배선 부분과 로우 전압(102)이 걸리는 제2금속배선 부분을 제외한 제2금속배선(161) 부분에 6.6V를 인가하게 되면, 이를 통해, 상기 각각의 제1콘택(130)에 3.3V를 인가시킬 수 있다.
그러나, 이러한 테스트 패턴은 전압을 인가하는 패드, 즉, 제2콘택(150)이 500개가 더 필요한 상황이 되어서 칩 안에 엄청난 패드를 형성시키게 되고, 이로 인해, 칩 사이즈가 너무 커져 버리는 문제가 발생하기도 한다.
본 발명은 마진(margin)성 불량 콘택을 검출할 수 있는 반도체 소자의 테스트 패턴을 제공함에 그 목적이 있다.
또한, 본 발명은 실제적인 칩 동작시 개별 콘택에 Vpp, 바람직하게, 3.3V을 인가할 수 있는 반도체 소자의 테스트 패턴을 제공함에 그 다른 목적이 있다.
본 발명은, PN 다이오드가 구비된 반도체기판을 포함하는 제1 및 제2테스트 패턴; 상기 제1테스트 패턴의 반도체기판과 연결되도록 형성된 제1비트라인 및 제1하부 금속배선; 상기 제2테스트 패턴의 반도체기판과 연결되도록 형성된 제2비트라인 및 제2하부 금속배선; 상기 제1하부 금속배선과 콘택되며, 하이 전압 및 로우 전압이 인가되는 상부 금속배선; 및 상기 제1하부 금속배선과 상기 제2하부 금속배선을 연결시키도록 형성된 연결 금속배선;을 포함하는 반도체 소자의 테스트 패턴을 제공한다.
여기서, 상기 제1테스트 패턴의 PN 다이오드는 상기 제1비트라인과 콘택되는 p 영역 및 웰 전압이 인가되는 n 영역으로 구성된 것을 포함한다.
상기 제2테스트 패턴의 PN 다이오드는 상기 제2비트라인과 콘택되는 n 영역 및 스트레스 전압이 인가되는 p 영역으로 구성된 것을 포함한다.
상기 제1테스트 패턴의 반도체기판은 n-웰 영역을 갖는 것을 포함한다.
상기 제2테스트 패턴의 반도체기판은 p-웰 영역을 갖는 것을 포함한다.
상기 제1비트라인은 반도체기판과 콘택하는 제1비트라인 콘택을 포함하며, 상기 제2비트라인은 반도체기판과 콘택하는 제2비트라인 콘택을 포함한다.
상기 제1하부 금속배선은 상기 인접하는 제1비트라인들 간을 서로 연결시키는 제1하부 콘택을 포함하고, 상기 제2하부 금속배선은 상기 제2비트라인과 연결하는 제2하부 콘택을 포함한다.
상기 상부 금속배선은 상기 양측 가장자리에 형성된 제1하부 금속배선 부분과 콘택하는 상부 콘택을 포함한다.
또한, 본 발명은, 제1활성영역을 포함하며, 상기 제1활성영역 내에 p 영역과 n 영역으로 구성된 PN 다이오드를 구비한 제1반도체기판; 상기 제1반도체기판의 p 영역과 콘택하도록 형성된 제1비트라인 콘택; 상기 제1비트라인 콘택 상에 형성된 제1비트라인; 상기 제1비트라인과 콘택하도록 형성된 한 쌍의 제1하부 콘택; 상기 인접하는 제1비트라인들 간이 서로 연결되도록 상기 한 쌍의 제1하부 콘택들 중 어느 하나씩을 연결하여 형성된 제1하부 금속배선; 상기 양측 가장자리에 형성된 제1하부 금속배선 부분과 콘택하도록 형성된 상부 콘택; 및 상기 상부 콘택 상에 형성되며, 하이 전압 및 로우 전압이 인가되는 패드 역할을 하는 상부 금속배선;을 포함하는 제1테스트패턴이 형성되고, 제2활성영역을 포함하며, 상기 제2활성영역 내에 n 영역과 p 영역으로 구성된 PN 다이오드를 구비한 제2반도체기판; 상기 제2반도체기판의 n 영역과 콘택하도록 형성된 제2비트라인 콘택; 상기 제2비트라인 콘택 상에 형성된 제2비트라인; 상기 제2비트라인과 콘택하도록 형성된 제2하부 콘택; 및 상기 제2하부 콘택 상에 형성된 제2하부 금속배선;을 포함하는 제2테스트 패턴이 형성되고, 상기 제2하부 금속배선과 제1하부 금속배선을 서로 연결시키는 연결 금속배선이 형성된 것을 포함하는 반도체 소자의 테스트 패턴을 제공한다.
여기서, 상기 제1테스트 패턴의 반도체기판은 n-웰 영역을 갖는 것을 포함한다.
상기 제2테스트 패턴의 반도체기판은 p-웰 영역을 갖는 것을 포함한다.
본 발명은 콘택과 관련된 반도체 소자의 테스트 패턴 형성시, 상기 테스트 패턴에 PN 다이오드를 적용시키는 특징으로 한다.
이처럼, 본 발명은 테스트 패턴에 PN 다이오드를 적용함에 따라, 개별 콘택의 저항 측정은 물론, 불량 콘택을 테스트 패턴 내에서 검출할 수 있게 된다.
따라서, 본 발명은 테스트 패턴에서 불량 콘택을 검출할 수 있게 되므로, 패키지 공정 후에 불량 콘택을 검출할 수 있는 종래 기술에 비해, 비용면이나 전체 공정시간 면에서 큰 이익을 얻을 수 있게 된다.
또한, 본 발명은 상기와 같은 테스트 패턴을 통하여 실제 칩 동작시 각각의 콘택에 Vpp를 인가시킬 수 있는 테스트 패턴의 구현이 가능하다.
본 발명은, 반도체 소자의 콘택에 관련된 테스트 패턴에 관한 것으로, 상기 테스트 패턴은 반도체기판 내에 PN 다이오드가 구비된 2개의 테스트 패턴으로 구성된다.
이처럼, 본 발명은 반도체 소자의 콘택에 관련된 테스트 패턴을 PN 다이오드가 형성된 2개의 테스트 패턴으로 변형함으로써, 이러한 상기 테스트 패턴을 통하 여 테스트 패턴에서 콘택의 불량을 검출할 수 있게 된다.
또한, 본 발명은 상기와 같은 테스트 패턴을 형성함으로써, 실제 칩 동작시에 각각의 콘택에 Vpp인 3.3V를 인가할 수 있는 테스트 패턴의 구현이 가능하다.
결과적으로, 본 발명은 콘택에 관련된 새로운 테스트 패턴을 제공하게 되고, 그래서, 신기술의 안정화 및 높은 수율 확보를 기대할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 4는 본 발명의 실시예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 공정 단면도이다.
도시된 바와 같이, 상기 테스트 패턴은 반도체기판(400) 내에 PN 다이오드가 구비된 제1 및 제2 테스트 패턴(481,482)으로 구성된다. 바람직하게, 상기 제1테스트 패턴(481)은 다수의 p 영역(401P)과 n 영역(401N)으로 구성된 제1PN 다이오드와 n-웰이 구비된 반도체기판(400) 상에 상기 p 영역과 콘택하도록 제1비트라인 콘택(411)을 포함한 제1비트라인(421)이 형성된다.
상기 인접하는 제1비트라인(421)들이 서로 연결되도록 제1하부 콘택(431)을 포함한 제1하부 금속배선(441)이 형성되며, 상기 양측 가장자리에 형성된 제1하부 금속배선(441)과 각각 콘택되도록 상부 콘택(451)을 포함한 상부 금속배선(461)이 형성된다.
상기 제2테스트 패턴(482)은 다수의 n 영역(402N)와 스트레스 전압(V_stress)이 인가되는 p 영역(402P)으로 구성된 제2PN 다이오드 및 p-웰이 구비 된 반도체기판(400) 상에 상기 n 영역과 콘택하도록 제2비트라인 콘택(412)을 포함한 제2비트라인(422)이 형성되고, 상기 제2비트라인(422)과 각각 콘택되도록 제2하부 콘택(432)을 포함한 제2하부 금속배선(442)이 형성된다.
상기 제2하부 금속배선(442)과 상기 제1하부 금속배선(441)들이 각각 콘택시키는 연결 금속배선(443)이 형성된다.
자세하게, 도 5a 및 5b를 참조하여 본 발명에 따른 반도체 소자의 테스트 패턴을 이용한 개별 콘택의 저항 측정 및 불량 콘택을 검출하는 방법을 설명하도록 한다.
도 5a를 참조하면, 상기 제1테스트 패턴(481)에 형성된 2개의 상부 금속배선(461) 중 어느 하나의 상부 금속배선 부분에 하이 전압(471)으로 1V를 인가하고, 다른 하나의 상부 금속배선 부분에 로우 전압(472)으로 0V을 인가한다.
그리고, 상기 제1테스트 패턴(481)의 제1PN 다이오드의 n 영역(401N) 부분에 웰 전압(V_Well, 473)으로 1V 보다 약간 높은 전압을 걸고, 상기 제2테스트 패턴(482)의 제2PN 다이오드의 p 영역(402P) 부분에 스트레스 전압(V_Stress, 474)으로 -0.8V 또는 0V를 인가한다.
이처럼, 상기 제1 및 제2테스트 패턴의 상기 제1PN 다이오드 n 영역(401N) 부분에 + 전압을 걸어주고, 제2PN 다이오드의 p 영역(402P) 부분에 OV 전압을 걸어주게 되면, 상기 제1PN 다이오드에 역방향 모드(reverse mode)가 걸려서 제1PN 다이오드의 전류 흐름이 차단되고, 상기 제2PN 다이오드에 역방향 모드가 걸려서 제2PN 다이오드의 전류 흐름이 차단된다.
그래서, 전류 흐름(491)은 상기 하이 전압(471)이 인가된 상부 금속배선(461)에서 상기 제1하부 콘택(431)과 제1비트라인(421)을 통해서 상기 로우 전압이(472) 인가되는 상부 금속배선(461) 부분으로 순차적으로 흐르게 되고, 이러한 전류 흐름(491)을 통해 각각의 제1콘택, 즉, 대략 1000개로 형성된 각각의 제1하부 콘택(431)의 저항 측정이 가능하게 된다.
도 5b를 참조하면, 상기 제1하부 콘택(431)의 저항 측정이 끝나고 난 후에, 상기 상부 금속배선 각각에 하이 전압(471)과 로우 전압(472)을 플로팅(floating) 시킨 상태에서 상기 제1PN 다이오드의 n 영역(401N) 부분에 웰 전압(473)으로 0V를 인가하고, 상기 제2PN 다이오드의 p 영역(402P) 부분에 스트레스 전압(474)으로 3.3V를 인가한다.
이처럼, 상기 제1 및 제2테스트 패턴(481,482)의 상기 제1PN 다이오드의 n 영역(401N) 부분에 0V를 인가하고, 상기 제2PN 다이오드의 p 영역(402P) 부분에 3.3V를 인가하게 되면, 상기 제2PN 다이오드에 순방향 모드가 걸리게 된다.
그래서, 전류 흐름(492)은 상기 제2PN 다이오드를 통해 상기 제1하부 금속배선(441)과 제2하부 금속배선(442)을 각각 연결시키는 연결 금속배선(443)으로 흐르게 되면서 상기 제1하부 금속배선(441)을 통하여 제1하부 콘택(431)으로 흐르게 되고, 이러한 전류 흐름(476)을 통해 상기 제1하부 콘택(431)에 스트레스가 인가하게 된다.
그리고, 상기 제1하부 콘택(431)에 스트레스를 인가하고 난 후에, 도 5a에서 설명한 바와 같은 콘택 저항 측정 방법을 재실행하게 되면, 상기 제1하부 콘택 중 에서 어느 부분의 제1하부 콘택이 불량 콘택인지를 알 수 있게 된다.
도 6은 본 발명에 따른 반도체 소자를 이용한 각 콘택에 Vpp를 인가시킬 수 있는 방법을 설명하기 위한 반도체 소자의 테스트 패턴을 나타낸 도면이다.
도시된 바와 같이, 상기 제2PN 다이오드의 p 영역(402P) 부분에 스트레스 ㅈ전압(474)으로 3V를 인가하고, 제1PN 다이오드의 n 영역(401N) 부분에 웰 전압(473)으로 0V를 인가하게 되면, 상기 제2PN 다이오드를 통해서 상기 금속배선(443)으로 전류가 흐르게 되면서 상기 제1하부 콘택(431) 각각에 3.3V가 인가된다.
즉, 상기 제2하부 콘택(432)은 병렬 상태로 형성된 각각의 저항으로 이해될 수 있으므로, 상기 제2PN 다이오드의 p 영역(402P)에 3.3V를 인가하게 되면 상기 제2하부 금속배선(442)과 제1하부 금속배선(441)을 연결시키는 연결 금속배선(443)에 전류가 흐르게 되면서 각각의 제1하부 콘택(431)에 3.3V가 인가된다.
전술한 바와 같이, 본 발명은 반도체 소자의 콘택에 관련된 테스트 패턴을 PN 다이오드가 적용된 2개의 테스트 패턴으로 구성함으로써, 이를 통해, 테스트 패턴에서 콘택 불량을 모니터링 할 수 있게 된다.
또한, 본 발명은 상기와 같은 테스트 패턴을 형성함으로써, 실제의 칩 동작시에 각각의 콘택에 3.3V가 인가되는 테스트 패턴을 구현할 수가 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래 기술에 따른 반도체 소자의 테스트 패턴을 나타낸 도면.
도 2는 종래 기술에 따른 반도체 소자의 테스트 패턴을 이용한 반도체 소자의 콘택 저항을 측정하는 방법을 나타낸 도면.
도 3은 종래 기술에 따른 반도체 소자의 다른 테스트 패턴을 나타낸 도면.
도 4는 본 발명의 실시예에 따른 반도체 소자의 테스트 패턴을 나타낸 도면.
도 5a 및 도 5b는 본 발명의 실시예에 따른 반도체 소자의 테스트 패턴을 이용한 콘택 저항 측정 및 불량 콘택을 검출하는 방법을 나타낸 도면.
도 6은 본 발명의 실시예에 따른 반도체 소자의 테스트 패턴을 이용한 콘택에 Vpp 인가하는 방법을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
400: 반도체기판 401N: 제1PN 다이오드의 n 영역
401P: 제1PN 다이오드의 p 영역 402N: 제2PN 다이오드의 n 영역
402P: 제2PN 다이오드의 p 영역 411: 제1비트라인 콘택
412: 제2비트라인 콘택 421: 제1비트라인
422: 제2비트라인 431: 제1하부 콘택
432: 제2하부 콘택 441: 제1하부 금속배선
442: 제2하부 금속배선 443: 연결 금속배선
451: 상부 콘택 461: 상부 금속배선
471: 하이 전압 472: 로우 전압
473: 웰 전압 474: 스트레스 전압
481: 제1테스트 패턴 482: 제2테스트 패턴
491,492: 전류 흐름

Claims (11)

  1. PN 다이오드가 구비된 반도체기판을 포함하는 제1 및 제2테스트 패턴;
    상기 제1테스트 패턴의 반도체기판과 연결되도록 형성된 제1비트라인 및 제1하부 금속배선;
    상기 제2테스트 패턴의 반도체기판과 연결되도록 형성된 제2비트라인 및 제2하부 금속배선;
    상기 제1하부 금속배선과 콘택되며, 하이 전압 및 로우 전압이 인가되는 상부 금속배선; 및
    상기 제1하부 금속배선과 상기 제2하부 금속배선을 연결시키도록 형성된 연결 금속배선;
    을 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  2. 제 1 항에 있어서,
    상기 제1테스트 패턴의 PN 다이오드는 상기 제1비트라인과 콘택되는 p 영역 및 웰 전압이 인가되는 n 영역으로 구성된 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  3. 제 1 항에 있어서,
    상기 제2테스트 패턴의 PN 다이오드는 상기 제2비트라인과 콘택되는 n 영역 및 스트레스 전압이 인가되는 p 영역으로 구성된 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  4. 제 1 항에 있어서,
    상기 제1테스트 패턴의 반도체기판은 n-웰 영역을 갖는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  5. 제 1 항에 있어서,
    상기 제2테스트 패턴의 반도체기판은 p-웰 영역을 갖는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  6. 제 1 항에 있어서,
    상기 제1비트라인은 반도체기판과 콘택하는 제1비트라인 콘택을 포함하며, 상기 제2비트라인은 반도체기판과 콘택하는 제2비트라인 콘택을 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  7. 제 1 항에 있어서,
    상기 제1하부 금속배선은 상기 인접하는 제1비트라인들 간을 서로 연결시키는 제1하부 콘택을 포함하고, 상기 제2하부 금속배선은 상기 제2비트라인과 연결하는 제2하부 콘택을 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  8. 제 1 항에 있어서,
    상기 상부 금속배선은 상기 양측 가장자리에 형성된 제1하부 금속배선 부분과 콘택하는 상부 콘택을 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  9. 제1활성영역을 포함하며, 상기 제1활성영역 내에 p 영역과 n 영역으로 구성된 PN 다이오드를 구비한 제1반도체기판;
    상기 제1반도체기판의 p 영역과 콘택하도록 형성된 제1비트라인 콘택;
    상기 제1비트라인 콘택 상에 형성된 제1비트라인;
    상기 제1비트라인과 콘택하도록 형성된 한 쌍의 제1하부 콘택;
    상기 인접하는 제1비트라인들 간이 서로 연결되도록 상기 한 쌍의 제1하부 콘택들 중 어느 하나씩을 연결하여 형성된 제1하부 금속배선;
    상기 양측 가장자리에 형성된 제1하부 금속배선 부분과 콘택하도록 형성된 상부 콘택; 및
    상기 상부 콘택 상에 형성되며, 하이 전압 및 로우 전압이 인가되는 패드 역할을 하는 상부 금속배선;을 포함하는 제1테스트패턴이 형성되고,
    제2활성영역을 포함하며, 상기 제2활성영역 내에 n 영역과 p 영역으로 구성된 PN 다이오드를 구비한 제2반도체기판;
    상기 제2반도체기판의 n 영역과 콘택하도록 형성된 제2비트라인 콘택;
    상기 제2비트라인 콘택 상에 형성된 제2비트라인;
    상기 제2비트라인과 콘택하도록 형성된 제2하부 콘택; 및
    상기 제2하부 콘택 상에 형성된 제2하부 금속배선;을 포함하는 제2테스트 패턴이 형성되고, 상기 제2하부 금속배선과 제1하부 금속배선을 서로 연결시키는 연결 금속배선이 형성된 것을 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  10. 제 9 항에 있어서,
    상기 제1테스트 패턴의 반도체기판은 n-웰 영역을 갖는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  11. 제 9 항에 있어서,
    상기 제2테스트 패턴의 반도체기판은 p-웰 영역을 갖는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
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