JPH09320299A - 消去書込ストレスにより劣化したｅｅｐｒｏｍのスクリーニング方法 - Google Patents
消去書込ストレスにより劣化したｅｅｐｒｏｍのスクリーニング方法Info
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- JPH09320299A JPH09320299A JP8131727A JP13172796A JPH09320299A JP H09320299 A JPH09320299 A JP H09320299A JP 8131727 A JP8131727 A JP 8131727A JP 13172796 A JP13172796 A JP 13172796A JP H09320299 A JPH09320299 A JP H09320299A
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Abstract
(57)【要約】
【課題】 消去書込ストレスにより劣化したＥＥＰＲＯ
Ｍのスクリーニング方法を提供する。 【解決手段】 消去書込ストレスにより劣化したＥＥＰ
ＲＯＭのスクリーニング方法は、ＥＥＰＲＯＭに消去書
込ストレスを与え、フローティングゲート（４）に電子
を注入するかまたはそこから排出し、その状態で第１の
しきい値電圧を測定し、コントロールゲート（６）へ所
定のバイアス電圧を印加してゲート絶縁膜内に絶対値が
５ＭＶ／ｃｍ以下の電界を生じさせ、そのバイアス電圧
を除去した後に第２のしきい値電圧を測定し、第１と第
２のしきい値電圧の間のシフト量が所定の許容範囲を超
えている場合にそのＥＥＰＲＯＭを不良と判定する。
Ｍのスクリーニング方法を提供する。 【解決手段】 消去書込ストレスにより劣化したＥＥＰ
ＲＯＭのスクリーニング方法は、ＥＥＰＲＯＭに消去書
込ストレスを与え、フローティングゲート（４）に電子
を注入するかまたはそこから排出し、その状態で第１の
しきい値電圧を測定し、コントロールゲート（６）へ所
定のバイアス電圧を印加してゲート絶縁膜内に絶対値が
５ＭＶ／ｃｍ以下の電界を生じさせ、そのバイアス電圧
を除去した後に第２のしきい値電圧を測定し、第１と第
２のしきい値電圧の間のシフト量が所定の許容範囲を超
えている場合にそのＥＥＰＲＯＭを不良と判定する。
Description
【０００１】
【発明の属する技術分野】本発明はＥＥＰＲＯＭのスク
リーニング方法に関し、特に、消去書込ストレスによっ
て劣化したＥＥＰＲＯＭのスクリーニング方法に関する
ものである。
リーニング方法に関し、特に、消去書込ストレスによっ
て劣化したＥＥＰＲＯＭのスクリーニング方法に関する
ものである。
【０００２】
【従来の技術】図９は、従来のＥＥＰＲＯＭのスクリー
ニング方法の一例を示すフロー図である。まず、ＥＥＰ
ＲＯＭはウェハ状態において約２００〜２５０℃の高温
でデータリテンション（データ保持）特性が評価され、
高温リテンション特性の悪いチップが不良チップとして
排除される。
ニング方法の一例を示すフロー図である。まず、ＥＥＰ
ＲＯＭはウェハ状態において約２００〜２５０℃の高温
でデータリテンション（データ保持）特性が評価され、
高温リテンション特性の悪いチップが不良チップとして
排除される。
【０００３】その後、正常なチップのみがモールド製品
にされる。モールド製品にされたＥＥＰＲＯＭには、Ｅ
／Ｗ（消去書込）ストレスが与えられる。その後、約１
２５℃の高温で読出をする動作寿命テストＯＬＴ（オペ
レーティング・ライフ・テスト）が行なわれる。
にされる。モールド製品にされたＥＥＰＲＯＭには、Ｅ
／Ｗ（消去書込）ストレスが与えられる。その後、約１
２５℃の高温で読出をする動作寿命テストＯＬＴ（オペ
レーティング・ライフ・テスト）が行なわれる。
【０００４】
【発明が解決しようとする課題】図９に示されているよ
うな従来のＥＥＰＲＯＭのスクリーニング方法において
は、Ｅ／Ｗストレスによってゲート酸化膜のリークが増
大したＥＥＰＲＯＭを排除することができなかった。そ
れは、従来のスクリーニング方法では、テスト時間を短
縮するために常に高温状態におけるテストが行なわれて
いたからである。すなわち、Ｅ／Ｗストレスによって劣
化したＥＥＰＲＯＭをスクリーニングするために高温状
態でテストすれば、Ｅ／Ｗストレスによって劣化したゲ
ート酸化膜リークが回復してしまうので、Ｅ／Ｗストレ
スによるゲート酸化膜の劣化を検知することができない
からである。
うな従来のＥＥＰＲＯＭのスクリーニング方法において
は、Ｅ／Ｗストレスによってゲート酸化膜のリークが増
大したＥＥＰＲＯＭを排除することができなかった。そ
れは、従来のスクリーニング方法では、テスト時間を短
縮するために常に高温状態におけるテストが行なわれて
いたからである。すなわち、Ｅ／Ｗストレスによって劣
化したＥＥＰＲＯＭをスクリーニングするために高温状
態でテストすれば、Ｅ／Ｗストレスによって劣化したゲ
ート酸化膜リークが回復してしまうので、Ｅ／Ｗストレ
スによるゲート酸化膜の劣化を検知することができない
からである。
【０００５】このような従来技術の課題に鑑み、本発明
は、Ｅ／Ｗストレスによって劣化したゲート酸化膜を有
するＥＥＰＲＯＭのスクリーニング方法を提供すること
を目的としている。
は、Ｅ／Ｗストレスによって劣化したゲート酸化膜を有
するＥＥＰＲＯＭのスクリーニング方法を提供すること
を目的としている。
【０００６】
【課題を解決するための手段】本発明の１つの態様によ
れば、消去書込ストレスによって劣化したＥＥＰＲＯＭ
のスクリーニング方法は、ＥＥＰＲＯＭに消去書込スト
レスを与え、そのＥＥＰＲＯＭのフローティングゲート
に電子を注入し、この状態におけるＥＥＰＲＯＭのしき
い値電圧を第１のしきい値電圧として測定し、基板電位
を基準とする相対的なバイアス電圧をコントロールゲー
トに印加することによってゲート絶縁膜内においてフロ
ーティングゲートから半導体基板に向けて絶対値が５Ｍ
Ｖ／ｃｍ以下の負の電界を生じさせ、そのコントロール
ゲートへのバイアス電圧を除去した後にＥＥＰＲＯＭの
しきい値電圧を第２のしきい値電圧として測定し、第１
と第２のしきい値電圧の間のシフト量が所定の許容範囲
を超えている場合にそのＥＥＰＲＯＭを不良と判定する
ことを特徴としている。
れば、消去書込ストレスによって劣化したＥＥＰＲＯＭ
のスクリーニング方法は、ＥＥＰＲＯＭに消去書込スト
レスを与え、そのＥＥＰＲＯＭのフローティングゲート
に電子を注入し、この状態におけるＥＥＰＲＯＭのしき
い値電圧を第１のしきい値電圧として測定し、基板電位
を基準とする相対的なバイアス電圧をコントロールゲー
トに印加することによってゲート絶縁膜内においてフロ
ーティングゲートから半導体基板に向けて絶対値が５Ｍ
Ｖ／ｃｍ以下の負の電界を生じさせ、そのコントロール
ゲートへのバイアス電圧を除去した後にＥＥＰＲＯＭの
しきい値電圧を第２のしきい値電圧として測定し、第１
と第２のしきい値電圧の間のシフト量が所定の許容範囲
を超えている場合にそのＥＥＰＲＯＭを不良と判定する
ことを特徴としている。
【０００７】本発明のもう１つの態様によれば、消去書
込ストレスによって劣化したＥＥＰＲＯＭのスクリーニ
ング方法は、ＥＥＰＲＯＭに消去書込ストレスを与え、
そのＥＥＰＲＯＭのフローティングゲートから電子を排
除し、この状態におけるＥＥＰＲＯＭのしきい値電圧を
第１のしきい値電圧として測定し、基板電位を基準とす
る相対的なバイアス電圧をコントロールゲートに印加す
ることによってゲート絶縁膜内においてフローティング
ゲートから半導体基板に向けて５ＭＶ／ｃｍ以下の正の
電界を生じさせ、そのコントロールゲートへのバイアス
電圧を除去した後にＥＥＰＲＯＭのしきい値電圧を第２
のしきい値電圧として測定し、第１と第２のしきい値電
圧の間のシフト量が所定の許容範囲を超えている場合に
そのＥＥＰＲＯＭを不良と判定することを特徴としてい
る。
込ストレスによって劣化したＥＥＰＲＯＭのスクリーニ
ング方法は、ＥＥＰＲＯＭに消去書込ストレスを与え、
そのＥＥＰＲＯＭのフローティングゲートから電子を排
除し、この状態におけるＥＥＰＲＯＭのしきい値電圧を
第１のしきい値電圧として測定し、基板電位を基準とす
る相対的なバイアス電圧をコントロールゲートに印加す
ることによってゲート絶縁膜内においてフローティング
ゲートから半導体基板に向けて５ＭＶ／ｃｍ以下の正の
電界を生じさせ、そのコントロールゲートへのバイアス
電圧を除去した後にＥＥＰＲＯＭのしきい値電圧を第２
のしきい値電圧として測定し、第１と第２のしきい値電
圧の間のシフト量が所定の許容範囲を超えている場合に
そのＥＥＰＲＯＭを不良と判定することを特徴としてい
る。
【０００８】以上のような本発明によるＥＥＰＲＯＭの
スクリーニング方法においては、従来の高温状態を用い
たテストによるスクリーニング方法では除去し得なかっ
たのとは異なり、Ｅ／Ｗストレスによりゲート酸化膜が
劣化したＥＥＰＲＯＭを排除することができる。
スクリーニング方法においては、従来の高温状態を用い
たテストによるスクリーニング方法では除去し得なかっ
たのとは異なり、Ｅ／Ｗストレスによりゲート酸化膜が
劣化したＥＥＰＲＯＭを排除することができる。
【０００９】
実施の形態１ 図１は、本発明の実施の形態１によるＥＥＰＲＯＭのス
クリーニング方法を説明するための典型的なＥＥＰＲＯ
Ｍの概略的な断面図である。
クリーニング方法を説明するための典型的なＥＥＰＲＯ
Ｍの概略的な断面図である。
【００１０】図１のＥＥＰＲＯＭにおいては、Ｐ型の半
導体基板１の一主面に１対のＮ型のソース／ドレイン領
域２が形成されている。この１対のソース／ドレイン領
域２の間における基板１の表面層１ａはチャネル領域と
して働く。チャネル領域１ａ上にはゲート絶縁膜３を介
してフローティングゲート４が形成されている。フロー
ティングゲート４上には層間絶縁膜５を介してコントロ
ールゲート６が形成されている。
導体基板１の一主面に１対のＮ型のソース／ドレイン領
域２が形成されている。この１対のソース／ドレイン領
域２の間における基板１の表面層１ａはチャネル領域と
して働く。チャネル領域１ａ上にはゲート絶縁膜３を介
してフローティングゲート４が形成されている。フロー
ティングゲート４上には層間絶縁膜５を介してコントロ
ールゲート６が形成されている。
【００１１】図１に示されているようなＥＥＰＲＯＭに
おいて、まず、フローティングゲート４内へ電子が注入
される。そして、この状態においてＥＥＰＲＯＭのしき
い値電圧が第１のしきい値電圧Ｖｔｈ1 として測定され
る。
おいて、まず、フローティングゲート４内へ電子が注入
される。そして、この状態においてＥＥＰＲＯＭのしき
い値電圧が第１のしきい値電圧Ｖｔｈ1 として測定され
る。
【００１２】次に、図１に示されているように半導体基
板１が接地電位にされ、コントロールゲート６に所定の
負のバイアスゲート電圧−Ｖｇが印加される。このバイ
アスゲート電圧−Ｖｇは、フローティングゲート４内へ
注入された電子による電界をも考慮して、ゲート絶縁膜
３内に絶対値が５ＭＶ／ｃｍ以下の負の電界を生じるよ
うに調整される。
板１が接地電位にされ、コントロールゲート６に所定の
負のバイアスゲート電圧−Ｖｇが印加される。このバイ
アスゲート電圧−Ｖｇは、フローティングゲート４内へ
注入された電子による電界をも考慮して、ゲート絶縁膜
３内に絶対値が５ＭＶ／ｃｍ以下の負の電界を生じるよ
うに調整される。
【００１３】その後、コントロールゲート６のバイアス
電圧−Ｖｇが除去された後に、ＥＥＰＲＯＭのしきい値
電圧が第２のしきい値電圧Ｖｔｈ2 として測定される。
電圧−Ｖｇが除去された後に、ＥＥＰＲＯＭのしきい値
電圧が第２のしきい値電圧Ｖｔｈ2 として測定される。
【００１４】すなわち、Ｅ／Ｗストレスによってゲート
酸化膜が劣化したＥＥＰＲＯＭビットは、フローティン
グゲート４内に注入されていた電子がゲート酸化膜３を
介してリークすることにより、第２のしきい値電圧Ｖｔ
ｈ2 がゲートバイアス電圧−Ｖｇ印加前の第１のしきい
値電圧Ｖｔｈ1 より低下する。このようなしきい値電圧
の変化をモニタすることにより、Ｅ／Ｗストレスによっ
てゲート酸化膜が劣化したＥＥＰＲＯＭビットのスクリ
ーニングが可能となる。
酸化膜が劣化したＥＥＰＲＯＭビットは、フローティン
グゲート４内に注入されていた電子がゲート酸化膜３を
介してリークすることにより、第２のしきい値電圧Ｖｔ
ｈ2 がゲートバイアス電圧−Ｖｇ印加前の第１のしきい
値電圧Ｖｔｈ1 より低下する。このようなしきい値電圧
の変化をモニタすることにより、Ｅ／Ｗストレスによっ
てゲート酸化膜が劣化したＥＥＰＲＯＭビットのスクリ
ーニングが可能となる。
【００１５】この場合に、ゲート酸化膜３内で生じる電
界を絶対値が５ＭＶ／ｃｍまでの負の電界に制限するの
は、リードディスターブによる不良と区別してＥ／Ｗス
トレスによる不良のみを検知することを可能にするため
である。
界を絶対値が５ＭＶ／ｃｍまでの負の電界に制限するの
は、リードディスターブによる不良と区別してＥ／Ｗス
トレスによる不良のみを検知することを可能にするため
である。
【００１６】図２は、ＥＥＰＲＯＭのゲート電圧Ｖｇと
ゲート絶縁膜のリーク電流Ｉとの関係を示すグラフであ
る。このグラフにおいて、横軸はゲート電圧Ｖｇを表わ
し、縦軸はリーク電流Ｉを対数メモリで表わしている。
曲線Ａは正常なＥＥＰＲＯＭにおける電流電圧（Ｉ−
Ｖ）曲線を表わしている。一方、曲線Ｂはリードディス
ターブ不良を含むＥＥＰＲＯＭビットにおけるＩ−Ｖ曲
線を表わしている。さらに、曲線ＣはＥ／Ｗストレスに
よるリーク不良を含むＥＥＰＲＯＭビットにおけるＩ−
Ｖ曲線を表わしている。このグラフからわかるように、
破線の線分Ｄより左の範囲内にあるゲート電圧Ｖｇを利
用することによって、リードディスターブ不良と分離し
てＥ／Ｗストレスによる不良のみを検知することができ
るようになる。
ゲート絶縁膜のリーク電流Ｉとの関係を示すグラフであ
る。このグラフにおいて、横軸はゲート電圧Ｖｇを表わ
し、縦軸はリーク電流Ｉを対数メモリで表わしている。
曲線Ａは正常なＥＥＰＲＯＭにおける電流電圧（Ｉ−
Ｖ）曲線を表わしている。一方、曲線Ｂはリードディス
ターブ不良を含むＥＥＰＲＯＭビットにおけるＩ−Ｖ曲
線を表わしている。さらに、曲線ＣはＥ／Ｗストレスに
よるリーク不良を含むＥＥＰＲＯＭビットにおけるＩ−
Ｖ曲線を表わしている。このグラフからわかるように、
破線の線分Ｄより左の範囲内にあるゲート電圧Ｖｇを利
用することによって、リードディスターブ不良と分離し
てＥ／Ｗストレスによる不良のみを検知することができ
るようになる。
【００１７】実施の形態２ 図３は、実施の形態２によるＥＥＰＲＯＭのスクリーニ
ング方法を説明するためのＥＥＰＲＯＭの概略的な断面
図である。図３のＥＥＰＲＯＭは図１のものと同じ構造
を有している。
ング方法を説明するためのＥＥＰＲＯＭの概略的な断面
図である。図３のＥＥＰＲＯＭは図１のものと同じ構造
を有している。
【００１８】しかし、この実施の形態２においては、ま
ず、フローティングゲート４内の電子が排除された状態
にされる。そして、この状態でＥＥＰＲＯＭのしきい値
電圧が第１のしきい値電圧Ｖｔｈ1 として測定される。
ず、フローティングゲート４内の電子が排除された状態
にされる。そして、この状態でＥＥＰＲＯＭのしきい値
電圧が第１のしきい値電圧Ｖｔｈ1 として測定される。
【００１９】その後、半導体基板１が接地された状態で
コントロールゲート６に所定の正のバイアス電圧＋Ｖｇ
が印加される。この正のバイアスゲート電圧＋Ｖｇは、
ゲート酸化膜３において５ＭＶ／ｃｍ以下の電界を生じ
るように調節される。これによって、Ｅ／Ｗストレスに
よりゲート酸化膜が劣化しているＥＥＰＲＯＭビット
は、そのフローティングゲート４内へ電子がリークによ
って注入される。
コントロールゲート６に所定の正のバイアス電圧＋Ｖｇ
が印加される。この正のバイアスゲート電圧＋Ｖｇは、
ゲート酸化膜３において５ＭＶ／ｃｍ以下の電界を生じ
るように調節される。これによって、Ｅ／Ｗストレスに
よりゲート酸化膜が劣化しているＥＥＰＲＯＭビット
は、そのフローティングゲート４内へ電子がリークによ
って注入される。
【００２０】その後、バイアスゲート電圧＋Ｖｇが除去
された後に、ＥＥＰＲＯＭのしきい値電圧が第２のしき
い値電圧Ｖｔｈ2 として測定される。このとき、Ｅ／Ｗ
ストレスによってゲート酸化膜が劣化しているＥＥＰＲ
ＯＭビットにおいては、リークによって電子がフローテ
ィングゲート４内へ流入しているので、第２のしきい値
電圧Ｖｔｈ2 はバイアスゲート電圧印加前の第１のしき
い値電圧Ｖｔｈ1 に比べて大きくなる。このように、し
きい値電圧の変化をモニタすることにより、実施の形態
１の場合と同様に、Ｅ／Ｗストレスによって劣化したＥ
ＥＰＲＯＭをスクリーニングすることができる。
された後に、ＥＥＰＲＯＭのしきい値電圧が第２のしき
い値電圧Ｖｔｈ2 として測定される。このとき、Ｅ／Ｗ
ストレスによってゲート酸化膜が劣化しているＥＥＰＲ
ＯＭビットにおいては、リークによって電子がフローテ
ィングゲート４内へ流入しているので、第２のしきい値
電圧Ｖｔｈ2 はバイアスゲート電圧印加前の第１のしき
い値電圧Ｖｔｈ1 に比べて大きくなる。このように、し
きい値電圧の変化をモニタすることにより、実施の形態
１の場合と同様に、Ｅ／Ｗストレスによって劣化したＥ
ＥＰＲＯＭをスクリーニングすることができる。
【００２１】実施の形態３ 図４は、本発明の実施の形態３において、Ｅ／Ｗストレ
スによって劣化したＥＥＰＲＯＭのスクリーニングを行
なう具体的な方法を説明するための平面図である。図４
においては、バーンイン・サブボード１０上にリードフ
レーム１１が保持されている。リードフレーム１１上に
は複数のダイパッド１２のそれぞれの上に複数の半導体
チップ１３が固定されている。半導体チップ１３は、接
触針１４を用いる針あてによってテストされる。
スによって劣化したＥＥＰＲＯＭのスクリーニングを行
なう具体的な方法を説明するための平面図である。図４
においては、バーンイン・サブボード１０上にリードフ
レーム１１が保持されている。リードフレーム１１上に
は複数のダイパッド１２のそれぞれの上に複数の半導体
チップ１３が固定されている。半導体チップ１３は、接
触針１４を用いる針あてによってテストされる。
【００２２】すなわち、図４の実施の形態においては、
半導体チップ１３が樹脂封止される前のダイパッド状態
で針１４を介するバイアスゲート電圧の印加によるバー
ンインが行なわれる。メモリセルのコントロールゲート
へ外部から直接バイアス電圧を与えるためには、製品と
なった後には使用されないコンタクトパッドにバイアス
を与えるために、半導体チップが樹脂封止される前にバ
ーンインする必要がある。また、リードフレームに半導
体チップがダイボンドされた状態で針当てにてバーンイ
ンすれば、それまでの他のスクリーニングテストをクリ
アした良品のみをバーンインすることになり、この段階
のバーンインが効率的なものになる。さらに、針あてに
よるバーンインを用いればサブボード１０として小さな
ものを用いることができるので、そのサブボードを収容
すべきバーンイン装置自体を小さくすることもできる。
ただし、本発明による消去書込ストレスにより劣化した
ＥＥＰＲＯＭのスクリーニング方法においては、半導体
チップが昇温されることはない。さらにまた、針の交換
のみで種々のデバイスに対応することができ、このバー
ンインを効率的に行なうことができる。
半導体チップ１３が樹脂封止される前のダイパッド状態
で針１４を介するバイアスゲート電圧の印加によるバー
ンインが行なわれる。メモリセルのコントロールゲート
へ外部から直接バイアス電圧を与えるためには、製品と
なった後には使用されないコンタクトパッドにバイアス
を与えるために、半導体チップが樹脂封止される前にバ
ーンインする必要がある。また、リードフレームに半導
体チップがダイボンドされた状態で針当てにてバーンイ
ンすれば、それまでの他のスクリーニングテストをクリ
アした良品のみをバーンインすることになり、この段階
のバーンインが効率的なものになる。さらに、針あてに
よるバーンインを用いればサブボード１０として小さな
ものを用いることができるので、そのサブボードを収容
すべきバーンイン装置自体を小さくすることもできる。
ただし、本発明による消去書込ストレスにより劣化した
ＥＥＰＲＯＭのスクリーニング方法においては、半導体
チップが昇温されることはない。さらにまた、針の交換
のみで種々のデバイスに対応することができ、このバー
ンインを効率的に行なうことができる。
【００２３】実施の形態４ 図５は、本発明の実施の形態４によるＥＥＰＲＯＭのス
クリーニング方法を説明するための概略的な平面図であ
る。図５においては、半導体チップ１３上にゲート電圧
バイアス用パッド１５が設けられている。バイアス用パ
ッド１５に接続された配線１４の途中にはヒューズ１５
が介在させられている。このようなヒューズ１５を有す
るバイアス用パッド１３を用いてバイアス用ゲート電圧
を印加すれば、スクリーニングの実施後に高バイアスに
よってヒューズ１７を切断することによって、このバイ
アス用パッド１５を分離されたパッドにすることができ
る。したがって、このバイアス用パッドに接続されてい
るピンに対するサーシなどの配慮やユーザに対するその
ピンの使用制限を行なう必要がなくなり、量産の観点か
らしても通常のスクリーニングとして行なうことが可能
となる。
クリーニング方法を説明するための概略的な平面図であ
る。図５においては、半導体チップ１３上にゲート電圧
バイアス用パッド１５が設けられている。バイアス用パ
ッド１５に接続された配線１４の途中にはヒューズ１５
が介在させられている。このようなヒューズ１５を有す
るバイアス用パッド１３を用いてバイアス用ゲート電圧
を印加すれば、スクリーニングの実施後に高バイアスに
よってヒューズ１７を切断することによって、このバイ
アス用パッド１５を分離されたパッドにすることができ
る。したがって、このバイアス用パッドに接続されてい
るピンに対するサーシなどの配慮やユーザに対するその
ピンの使用制限を行なう必要がなくなり、量産の観点か
らしても通常のスクリーニングとして行なうことが可能
となる。
【００２４】実施の形態５ 図６は、本発明の実施の形態５によるスクリーニング方
法を説明するための半導体ウェハの概略的な斜視図であ
る。図６においては、ウェハ２０上に半導体チップとな
るべき領域１３が配列されている。半導体ウェハ２０上
には１つのゲートバイアス用パッド２１が設けられてお
り、そのパッド２１と各々の半導体チップ領域１３との
間は配線２２によって接続されている。この場合、半導
体ウェハ２０上の１箇所に集中されたゲートバイアス用
パッド２１を介して、ウェハ状態で各々のＥＥＰＲＯＭ
に対してバーンインを行なうことができる。そして、配
線２２は、スクリーニング後にダイシングによって除去
するかまたはエッチングによって除去することができ
る。
法を説明するための半導体ウェハの概略的な斜視図であ
る。図６においては、ウェハ２０上に半導体チップとな
るべき領域１３が配列されている。半導体ウェハ２０上
には１つのゲートバイアス用パッド２１が設けられてお
り、そのパッド２１と各々の半導体チップ領域１３との
間は配線２２によって接続されている。この場合、半導
体ウェハ２０上の１箇所に集中されたゲートバイアス用
パッド２１を介して、ウェハ状態で各々のＥＥＰＲＯＭ
に対してバーンインを行なうことができる。そして、配
線２２は、スクリーニング後にダイシングによって除去
するかまたはエッチングによって除去することができ
る。
【００２５】実施の形態６ 図７は、本発明の実施の形態６によるスクリーニング方
法を説明するためのＥＥＰＲＯＭの概略的な断面図であ
る。このＥＥＰＲＯＭ自体は、図１のものと同じ構造を
有している。しかし、図７の場合は、基板１へ正のバイ
アス電圧＋Ｖｓｕｂを印加できるように回路設計がなさ
れている。これによって、図１の実施の形態の場合と同
様に、Ｅ／Ｗストレスにより劣化したＥＥＰＲＯＭのス
クリーニングを行なうことができる。
法を説明するためのＥＥＰＲＯＭの概略的な断面図であ
る。このＥＥＰＲＯＭ自体は、図１のものと同じ構造を
有している。しかし、図７の場合は、基板１へ正のバイ
アス電圧＋Ｖｓｕｂを印加できるように回路設計がなさ
れている。これによって、図１の実施の形態の場合と同
様に、Ｅ／Ｗストレスにより劣化したＥＥＰＲＯＭのス
クリーニングを行なうことができる。
【００２６】実施の形態７ 図８は、本発明の実施の形態７によるスクリーニング方
法を説明するためのＥＥＰＲＯＭの概略的な断面図であ
る。図８のＥＥＰＲＯＭも、それ自体は図１のＥＥＰＲ
ＯＭと同じ構造を有している。しかし、図８の場合にお
いては、負のバイアス電圧−Ｖｓｕｂを基板１へ印加で
きるように回路設計が行なわれている。これによって、
図８の実施の形態においても図３の場合と同様に、Ｅ／
Ｗストレスにより劣化したＥＥＰＲＯＭのスクリーニン
グを行なうことができる。
法を説明するためのＥＥＰＲＯＭの概略的な断面図であ
る。図８のＥＥＰＲＯＭも、それ自体は図１のＥＥＰＲ
ＯＭと同じ構造を有している。しかし、図８の場合にお
いては、負のバイアス電圧−Ｖｓｕｂを基板１へ印加で
きるように回路設計が行なわれている。これによって、
図８の実施の形態においても図３の場合と同様に、Ｅ／
Ｗストレスにより劣化したＥＥＰＲＯＭのスクリーニン
グを行なうことができる。
【００２７】
【発明の効果】請求項１に記載の発明においては、フロ
ーティングゲートに電子を注入してゲート絶縁膜内に所
定の電界を生じさせた後にしきい値電圧のシフト量を測
定するので、Ｅ／Ｗストレスによってゲート酸化膜のリ
ークが増大したＥＥＰＲＯＭのスクリーニングが可能と
なる。
ーティングゲートに電子を注入してゲート絶縁膜内に所
定の電界を生じさせた後にしきい値電圧のシフト量を測
定するので、Ｅ／Ｗストレスによってゲート酸化膜のリ
ークが増大したＥＥＰＲＯＭのスクリーニングが可能と
なる。
【００２８】請求項２に記載の発明によれば、フローテ
ィングゲートから電子を排除してゲート絶縁膜内に所定
の電界を生じさせた後にしきい値電圧のシフト量を測定
するので、請求項１の発明の場合と同様に、Ｅ／Ｗスト
レスによってゲート酸化膜のリークが増大したＥＥＰＲ
ＯＭのスクリーニングが可能となる。
ィングゲートから電子を排除してゲート絶縁膜内に所定
の電界を生じさせた後にしきい値電圧のシフト量を測定
するので、請求項１の発明の場合と同様に、Ｅ／Ｗスト
レスによってゲート酸化膜のリークが増大したＥＥＰＲ
ＯＭのスクリーニングが可能となる。
【００２９】請求項３に記載の発明によれば、コントロ
ールゲートへのバイアス電圧の印加が半導体チップをリ
ードフレームにダイボンドした状態で針当てによって行
なわれるので、バーンイン装置を小さくすることがで
き、かつ針の交換のみで種々のデバイスに対応してバー
ンインを効率的に行なうことができる。
ールゲートへのバイアス電圧の印加が半導体チップをリ
ードフレームにダイボンドした状態で針当てによって行
なわれるので、バーンイン装置を小さくすることがで
き、かつ針の交換のみで種々のデバイスに対応してバー
ンインを効率的に行なうことができる。
【００３０】請求項４に記載の発明によれば、コントロ
ールゲートへのバイアス電圧の印加はヒューズを有する
バイアス用パッドを介して行なわれるので、スクリーニ
ングの終了後にそのヒューズを切断することによって、
バイアス用パッドに接続されているピンに対するサージ
などの配慮やユーザに対するそのピンの使用制限を行な
う必要がなくなる。
ールゲートへのバイアス電圧の印加はヒューズを有する
バイアス用パッドを介して行なわれるので、スクリーニ
ングの終了後にそのヒューズを切断することによって、
バイアス用パッドに接続されているピンに対するサージ
などの配慮やユーザに対するそのピンの使用制限を行な
う必要がなくなる。
【００３１】請求項５に記載の発明によれば、スクリー
ニングは複数の半導体チップとなるべき領域から導き出
された複数のリードが接続された１つのバイアス用パッ
ドを介してバイアス電圧を印加することによって行なわ
れるので、ウェハ上の複数のＥＥＰＲＯＭに対して同時
にバーンインを効率的に行なうことができる。
ニングは複数の半導体チップとなるべき領域から導き出
された複数のリードが接続された１つのバイアス用パッ
ドを介してバイアス電圧を印加することによって行なわ
れるので、ウェハ上の複数のＥＥＰＲＯＭに対して同時
にバーンインを効率的に行なうことができる。
【図１】 本発明の実施の形態１によるスクリーニング
方法を説明するためのＥＥＰＲＯＭの概略的な断面図で
ある。
方法を説明するためのＥＥＰＲＯＭの概略的な断面図で
ある。
【図２】 リードディスターブとＥ／Ｗのストレスの結
果としてＥＥＰＲＯＭのゲート絶縁膜に生じるリーク電
流Ｉとゲート電圧Ｖｇとの関係を示すグラフである。
果としてＥＥＰＲＯＭのゲート絶縁膜に生じるリーク電
流Ｉとゲート電圧Ｖｇとの関係を示すグラフである。
【図３】 本発明の実施の形態２によるスクリーニング
方法を説明するためのＥＥＰＲＯＭの概略的な断面図で
ある。
方法を説明するためのＥＥＰＲＯＭの概略的な断面図で
ある。
【図４】 半導体チップが樹脂封止される前にダイパッ
ドに固定された状態で接触針を用いてバーンインする方
法を示す概略的な平面図である。
ドに固定された状態で接触針を用いてバーンインする方
法を示す概略的な平面図である。
【図５】 ヒューズを有するバーンイン用パッドを用い
てバイアスゲート電圧を印加する方法を説明するための
概略的な平面図である。
てバイアスゲート電圧を印加する方法を説明するための
概略的な平面図である。
【図６】 半導体ウェハ上の１つのバーンイン用パッド
を介してそのウェハ上のすべてのチップ領域におけるＥ
ＥＰＲＯＭをバーンインする方法を説明するためのウェ
ハの概略的な斜視図である。
を介してそのウェハ上のすべてのチップ領域におけるＥ
ＥＰＲＯＭをバーンインする方法を説明するためのウェ
ハの概略的な斜視図である。
【図７】 本発明のさらに他の実施の形態によるスクリ
ーニング方法を説明するためのＥＥＰＲＯＭの概略的な
断面図である。
ーニング方法を説明するためのＥＥＰＲＯＭの概略的な
断面図である。
【図８】 本発明のさらに他の実施の形態によるスクリ
ーニング方法を説明するためのＥＥＰＲＯＭの概略的な
断面図である。
ーニング方法を説明するためのＥＥＰＲＯＭの概略的な
断面図である。
【図９】 従来のＥＥＰＲＯＭのスクリーニングプロセ
スを説明するためのフロー図である。
スを説明するためのフロー図である。
１ 半導体基板、１ａ チャネル領域、２ ソース／ド
レイン領域、３ ゲート絶縁膜、４ フローティングゲ
ート、５ 層間絶縁膜、６ コントロールゲート、１０
バーンイン・サブボード、１１ リードフレーム、１
２ ダイパッド、１３ 半導体チップ、１４ 接触針、
１５ バーンイン用パッド、１６ 配線、１７ ヒュー
ズ、２０ 半導体ウェハ、２１ バーンイン用パッド、
２２ 配線。
レイン領域、３ ゲート絶縁膜、４ フローティングゲ
ート、５ 層間絶縁膜、６ コントロールゲート、１０
バーンイン・サブボード、１１ リードフレーム、１
２ ダイパッド、１３ 半導体チップ、１４ 接触針、
１５ バーンイン用パッド、１６ 配線、１７ ヒュー
ズ、２０ 半導体ウェハ、２１ バーンイン用パッド、
２２ 配線。
Claims (5)
- 【請求項１】 ＥＥＰＲＯＭに消去書込ストレスを与
え、 そのＥＥＰＲＯＭのフローティングゲートに電子を注入
し、 この状態におけるＥＥＰＲＯＭのしきい値電圧を第１の
しきい値電圧として測定し、 基板電位を基準とする相対的なバイアス電圧をコントロ
ールゲートに印加することによってゲート絶縁膜内にお
いてフローティングゲートから半導体基板に向けて絶対
値が５ＭＶ／ｃｍ以下の負の電界を生じさせ、 コントロールゲートへのバイアス電圧を除去した後にＥ
ＥＰＲＯＭのしきい値電圧を第２のしきい値電圧として
測定し、 第１と第２のしきい値電圧の間のシフト量が所定の許容
範囲を超えている場合にそのＥＥＰＲＯＭを不良と判定
することを特徴とする消去書込ストレスにより劣化した
ＥＥＰＲＯＭのスクリーニング方法。 - 【請求項２】 ＥＥＰＲＯＭに消去書込ストレスを与
え、 そのＥＥＰＲＯＭのフローティングゲートから電子を排
除し、 この状態におけるＥＥＰＲＯＭのしきい値電圧を第１の
しきい値電圧として測定し、 基板電位を基準とする相対的なバイアス電圧をコントロ
ールゲートに印加することによってゲート絶縁膜内にお
いてフローティングゲートから半導体基板に向けて５Ｍ
Ｖ／ｃｍ以下の正の電界を生じさせ、 コントロールゲートへのバイアス電圧を除去した後にＥ
ＥＰＲＯＭのしきい値電圧を第２のしきい値電圧として
測定し、 第１と第２のしきい値電圧の間のシフト量が所定の許容
範囲を超えている場合にそのＥＥＰＲＯＭを不良と判定
することを特徴とする消去書込ストレスにより劣化した
ＥＥＰＲＯＭのスクリーニング方法。 - 【請求項３】 コントロールゲートへのバイアス電圧の
印加は半導体チップがリードフレームにダイボンドされ
た状態で針当てによって行なわれることを特徴とする請
求項１または２に記載のＥＥＰＲＯＭのスクリーニング
方法。 - 【請求項４】 コントロールゲートへのバイアス電圧の
印加はヒューズを有するバイアス用パッドを介して行な
われ、前記スクリーニングの終了後にはそのヒューズが
切断されることを特徴とする請求項１または２に記載の
ＥＥＰＲＯＭのスクリーニング方法。 - 【請求項５】 前記スクリーニングは半導体ウェハの状
態で行なわれ、 そのウェハは複数の半導体チップとなるべき領域から導
き出された複数のリードが接続された１つのバイアス用
パッドを有し、 前記コントロールゲートへのバイアス電圧の印加はその
バイアス用パッドを介して行なわれることを特徴とする
請求項１または２に記載のＥＥＰＲＯＭのスクリーニン
グ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8131727A JPH09320299A (ja) | 1996-05-27 | 1996-05-27 | 消去書込ストレスにより劣化したｅｅｐｒｏｍのスクリーニング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8131727A JPH09320299A (ja) | 1996-05-27 | 1996-05-27 | 消去書込ストレスにより劣化したｅｅｐｒｏｍのスクリーニング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320299A true JPH09320299A (ja) | 1997-12-12 |
Family
ID=15064795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8131727A Withdrawn JPH09320299A (ja) | 1996-05-27 | 1996-05-27 | 消去書込ストレスにより劣化したｅｅｐｒｏｍのスクリーニング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09320299A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815231B2 (en) | 2001-06-11 | 2004-11-09 | Hitachi, Ltd. | Method of testing and manufacturing nonvolatile semiconductor memory |
| JP2007043124A (ja) * | 2005-07-04 | 2007-02-15 | Denso Corp | 半導体装置の検査方法 |
-
1996
- 1996-05-27 JP JP8131727A patent/JPH09320299A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815231B2 (en) | 2001-06-11 | 2004-11-09 | Hitachi, Ltd. | Method of testing and manufacturing nonvolatile semiconductor memory |
| JP2007043124A (ja) * | 2005-07-04 | 2007-02-15 | Denso Corp | 半導体装置の検査方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030805 |