JP2007043124A - 半導体装置の検査方法 - Google Patents
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Abstract
【解決手段】MOS型パワー素子をウエハに作り込んだ後のダイシング前のウエハ状態でのウエハ検査工程において、MOS型パワー素子のゲート絶縁膜への電界印加状態として実使用時の電界印加状態よりも高い状態を2秒間継続し、その前後に測定したMOS型パワー素子の閾値電圧の差が所定値より大きいと不良と判定する。
【選択図】図3
Description
図1には本実施形態における半導体装置の縦断面図を示す。本半導体装置はMOS型パワー素子を備えている。
このように本実施形態におけるMOS型パワー素子は、ゲート構造として、ゲート絶縁膜6の一部に第1のシリコン酸化膜10、シリコン窒化膜11、第2のシリコン酸化膜12の3層構造を有している。ここで、シリコン窒化膜11の膜厚は8nm以上かつ15nm以下に設定されるともに、第2のシリコン酸化膜12の膜厚は5nm以上に設定されている。
次に、この半導体装置を製造するための工程(検査工程を含む)について説明する。
図2において、ベアウエハを用意し、ウエハを製造(処理)する工程としてベアウエハに対し酸化、ホトリソ、エッチング等を実施して、図1に示したMOS型パワー素子を作り込む。
その後、ダイシングした後にチップを出荷する。
第2のシリコン酸化膜12の膜厚t2に関して、特許文献1で述べられているように、第2のシリコン酸化膜の膜厚を約5nm以上にすることでゲート電極側からのキャリアの注入を抑制でき、実使用環境における閾値電圧Vthの経時変化を抑制できる。そこで、第2のシリコン酸化膜12の膜厚t2が約7.0nmのサンプル(良品)と、第2のシリコン酸化膜12の膜厚t2を約2.5nmとしたサンプル(不良品)を作成し、この2つのサンプルを用いてゲートバイアス通電試験を行った。具体的には、温度条件150℃で、バイアス条件(ゲート印加電界)を変えて100時間ゲートバイアス通電を継続し、ゲートバイアス通電の前後の閾値電圧Vthを評価した。
まず、A領域においては、図5に示すように、ゲート電界の印加(−4.0〜0.0MV/cm)によりゲート電極7側から電子の注入が起きようとするが、第2のシリコン酸化膜12に阻止されるため閾値電圧Vthの変化は起こらないと考えられる。
図9において、第2のシリコン酸化膜12の膜厚t2が約2.5nmのサンプル(t2が5nm未満の不良品)においては実線に示す結果を得た。この場合、ゲート電界が4.0MV/cm以下のE領域においては閾値電圧Vthの変化は起こらず、ゲート電界4.0〜6.6MV/cmのF領域においては閾値電圧Vthが下がり、ゲート電界が6.6MV/cm以上のG領域においては閾値電圧VthがF領域での極小値よりもプラス側に変化した。このように、図9のゲート電界印加時間が2秒であっても、図4のゲート電界印加時間が100時間の場合と同様の挙動を示すことが分かる。
一方、図9において破線で示すように、第2のシリコン酸化膜12の膜厚t2が約7.0nmのサンプル(t2が5nm以上の良品)においては、上記t2が約2.5nmのサンプルにおいて閾値電圧Vthが低下する側に変化したゲート電界が6.0MV/cm以上のゲートバイアス条件においても閾値電圧Vthの変化は起きなかった。この結果も図4での試験結果と同様である。
(1)図3に示すように、MOS型パワー素子をウエハに作り込んだ後のダイシング前のウエハ状態でのウエハ検査工程において、MOS型パワー素子のゲート絶縁膜6への電界印加状態として実使用時の電界印加状態よりも高い状態を2秒間継続し、その前後に測定したMOS型パワー素子の閾値電圧Vth1,Vth2により当該MOS型パワー素子が実使用時に閾値電圧の経時変化を起こすか否かの良否を判定するようにした。これにより、通常行われるウエハ検査工程においてMOS型パワー素子が実使用時に閾値電圧の経時変化を起こすか否かの良否判定を容易に行うことができる。つまり、3層構造のゲート絶縁膜についてウエハ処理工程での膜厚ばらつきを含めてウエハ処理工程内の酸化、成膜あるいはエッチング工程等の異常などにより所望の膜厚を確保できないことがあり、3層構造のゲート絶縁膜で所望の膜厚を確保できているかの検査を簡単かつ短時間に行うことができる。より詳しく説明すると、ダイシング後に一定数のチップを抜き取って異物等の付着による特性変動を防止すべくゲルあるいは樹脂による封止を行って検査する場合に比べ、本実施形態においてはウエハ検査工程において専用の設備(特別な設備)を用いることなく一般的なウエハ検査装置(プローバやテスタ等)を用いて簡単かつ短時間に検査することができる。実用上、上記MOS型パワー素子のゲート絶縁膜6への電界印加状態として実使用時の電界印加状態よりも高い状態を、0.01〜10秒間継続するとよい。実用上より好ましくは、0.1〜10秒間、MOS型パワー素子のゲート絶縁膜6への電界印加状態として実使用時の電界印加状態よりも高い状態を、継続するとよい。さらに実用上好ましくは、1〜5秒間、MOS型パワー素子のゲート絶縁膜6への電界印加状態として実使用時の電界印加状態よりも高い状態を、継続するとよい。
また、本実施形態においてはNチャネル型パワーMOSを用いて説明したが、Nチャネル型に限らずPチャネル型において適用してもよい。
また、図1においてはMOSFETに適用したが、IGBTに適用してもよい。具体的には、例えば、図1において符号1のN+基板をP+基板にする。
Claims (5)
- ゲート構造として、ゲート絶縁膜(6)の一部または全域に材質の異なる複数膜で構成される多層膜構造を有するMOS型半導体素子を備えた半導体装置の検査方法であって、
前記MOS型半導体素子をウエハに作り込んだ後のダイシング前のウエハ状態でのウエハ検査工程において、前記MOS型半導体素子のゲート絶縁膜への電界印加状態として実使用時の電界印加状態よりも高い状態を0.01〜10秒間継続し、その前後に測定したMOS型半導体素子の閾値電圧(Vth1,Vth2)により当該MOS型半導体素子が実使用時に閾値電圧の経時変化を起こすか否かの良否を判定するようにしたことを特徴とする半導体装置の検査方法。 - 前記実使用時の電界印加状態よりも高い状態は、5.0〜6.6MV/cmの電界を印加して作ることを特徴とする請求項1に記載の半導体装置の検査方法。
- 前記実使用時の電界印加状態よりも高い状態は、加熱環境下で作ることを特徴とする請求項1または2に記載の半導体装置の検査方法。
- ダイシング前のウエハ内の全チップに対し前記良否の判定を行うようにしたことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の検査方法。
- 前記閾値電圧から良否を判定する際、前記実使用時の電界印加状態よりも高い状態にする前と、した後に測定したMOS型半導体素子の閾値電圧(Vth1,Vth2)の差(ΔVth)が所定値(α)より大きいと不良であると判定するようにしたことを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006180159A JP4967476B2 (ja) | 2005-07-04 | 2006-06-29 | 半導体装置の検査方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
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JP2005195554 | 2005-07-04 | ||
JP2005195554 | 2005-07-04 | ||
JP2006180159A JP4967476B2 (ja) | 2005-07-04 | 2006-06-29 | 半導体装置の検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007043124A true JP2007043124A (ja) | 2007-02-15 |
JP4967476B2 JP4967476B2 (ja) | 2012-07-04 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006180159A Expired - Fee Related JP4967476B2 (ja) | 2005-07-04 | 2006-06-29 | 半導体装置の検査方法 |
Country Status (1)
Country | Link |
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JP (1) | JP4967476B2 (ja) |
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