JP2003115515A

JP2003115515A - 半導体装置の製造方法

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Publication number: JP2003115515A
Application number: JP2002169400A
Authority: JP
Inventors: Akiyoshi Miura; 明美三浦; Hitoshi Kume; 均久米; Toshiaki Nishimoto; 敏明西本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-06-11
Filing date: 2002-06-11
Publication date: 2003-04-18
Anticipated expiration: 2022-06-11
Also published as: JP3984109B2

Abstract

(57)【要約】【課題】メモリセルにストレスを与えることなく，スク
ライブ領域に形成されたメモリアレイ及び単体メモリを
用いて短時間でかつ簡便に行なえるメモリセル層間膜の
QC法とそのQC方法を施した不揮発性半導体記憶装置の製
造方法。【解決手段】半導体ウエハ上でチップと異なる領域に単
体の不揮発性メモリを形成し，ウエハ製造工程終了後に
単体メモリを用いた書込み飽和特性を評価する層間膜QC
工程を施した後，良品のみチップに切出して樹脂封止を
行なう。【効果】チップに切出し後の歩留まりを向上させること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体不揮発性メモ
リ，特にはメモリセルが浮遊ゲート及び制御ゲートから
なる二層ゲート構造を有する不揮発性半導体記憶装置の
層間膜ＱＣ(Quality Control)方法、層間膜スクリーニ
ング法及びその製造方法に関する。

【０００２】

【従来の技術】図１１に断面図を示す二層ゲート構造を
有する不揮発性半導体メモリでは、トンネル膜２を介し
て電子の注入／放出を行なう事で、浮遊ゲート電極４に
蓄積されている電荷量を制御している。何らかの理由に
より浮遊ゲート電極４から電子が抜けて閾値電圧の分布
が規定の範囲から外れると、製品としては不良と判定さ
れる。この不良をリテンション不良と呼ぶ。電子が抜け
る経路はトンネル膜２、または浮遊ゲート電極４と制御
ゲート電極６の間に堆積された層間膜５のいずれかであ
る。リテンション不良は大きくは初期不良と書き換え動
作後に発生する不良に分けられる。従来より初期不良に
関しては、図１２に示すように製品チップを製造した同
一ウエハ上の異なる場所、例えばスクライブ領域にトン
ネル膜と層間膜を分けて評価できる簡易キャパシタを形
成して検査している。キャパシタが形成された時点若し
くは全プロセス工程が終了した時点で、トンネル膜、層
間膜個別に耐圧検査を行なってきた。耐圧検査により、
基準となる耐圧Vgref1，Vgref2以上であれば、後工程
(チップ切り出し、樹脂封止、スクリーニング)を行い、
製品として出荷する。測定は１箇所以上であり、全ての
場所を測定しない場合は、例えば隣合わない上下左右の
複数点(図１２のＡ，Ｂ，Ｃ，Ｄ，Ｅ)における測定を行
なう。測定点数に関しては制約はない。上記した従来の
トンネル膜及び層間膜に関するＱＣ法(Quality Control
Method)のフローチャートを図１３に示す。この初期不
良検査をパスしたウエハについては、チップに切り出し
た後パッケージに封入していた。このように製造された
製品チップを用いた電荷保持特性の試験結果を模式的に
図１４に示す。この試験では、パッケージされた製品チ
ップに対して実動作と同等の書き換えストレスを印加
し、一旦浮遊ゲート電極から電子を放出した後、ある閾
値電圧になるように再度浮遊ゲート電極に基板から電子
を注入し、その後浮遊ゲート電極から電子が抜けてくる
現象を観測する。また、この現象を加速するために高温
状態で放置する場合もある。正常なチップであれば、各
メモリセルの閾値電圧Ｖth分布は、図１４の実線にて示
す書込み後、放置した後で再度閾値電圧Ｖth分布を測定
すると、全体として平行移動した破線の位置に僅かに変
化するか、または殆ど動かない。しかし、実際の製品で
はメモリセルが多数配置されているため、極一部のセル
でも何らかの理由で電子が大量に抜けると、閾値電圧低
下が起こり製品不良を引き起こす。この不良を起こした
製品の一部のメモリセルが、放置後に閾値電圧低下を起
こした状態を図１４の下側の破線が模式的に示してい
る。このような製品を落ちこぼれ不良と呼んでいる。不
揮発性半導体メモリの書き換え動作後に発生する不良で
ある落ちこぼれ不良に関する検査方法としては、従来よ
り、書き込み／消去サイクルストレスを加えて判別する
方法がある。しかし、この方法は破壊試験であり、良品
にもある程度のストレスを加えることになる。また、試
験時間がかかり、費用の面でも問題があった。この点を
改善する方法として、特開平９―３５５００号公報に開
示する発明では、全メモリセルの書き込みを行う工程
と、全メモリセルのしきい値電圧分布が正となるような
弱い消去を行う工程と、全メモリセルのしきい値電圧分
布を測定して、全分布の統計処理においてある割合の値
が所定の値を超えた時に不良と判定する工程により、非
破壊でスクリーニングできる方法を開示している。この
方法は、トンネル膜にストレスをかけて、トンネル膜質
を評価したものである。また、特開平９―３２０２９９
号公報に開示する発明は、書き換え試験後に、書込み又
は消去動作を行い、しきい値Vthを測定し、トンネル膜
に±5MV/cm以下の電界を印加し、しきい値Vthの変動量
がある値を超えたものを不良と判定するスクリーニング
法を開示している。いずれもトンネル膜の膜質を評価し
たものである。

【０００３】

【発明が解決しようとする課題】従来、キャパシタを用
いた測定では耐圧低下と上記製品落ちこぼれ不良を結び
つける定量的な指針はなく、製品レベルでの保証回数書
換え後のリテンション試験は行なわれていなかった。
又，チップに切出してパッケージ封入後の歩留まりがコ
ストを左右する為，特に初期不良では検出不可能な劣化
性の落ちこぼれ不良はコスト低減の大きな妨げとなって
いた。そこで、メモリセルにストレスを与えることな
く、メモリセル領域以外の例えばスクライブ領域に形成
された一つのメモリセル(単体)又はメモリアレイを用い
た検査により、短時間で簡便に層間膜の長期信頼性が確
保された製品を選別する方法が望まれる。その検査工程
により良と選別した不揮発性半導体メモリを搭載した半
導体装置を製造する方法が必要となる。特に、不揮発性
半導体メモリでは書込み速度向上の視点からは，トンネ
ル膜(図11の2)及び層間膜(図11の5)のスケーリング若し
くは動作電圧の高電圧化が有効であるので，副作用とし
て発生する信頼性上の問題点を先取りすることが重要で
ある。そこで、発明者らは層間膜のスケーリング及び動
作電圧の高電圧化が行なわれた場合について検討を行な
った。基板からのトンネル注入を想定して，層間膜電界
強度Ｅとトンネル膜厚及び層間膜厚との関係を図16に示
す。メモリゲート長/ゲート幅一定，制御ゲート電極へ
の印加電圧一定(図16A)，メモリ中性閾値電圧、及びメ
モリ閾値電圧一定とした。例えば，トンネル膜厚が10nm
の場合，層間膜厚が15.5nmであれば層間膜電界は6.3Ｍ
Ｖ／cmであるが，層間膜厚を12.5nmまでスケーリングを
進めると層間膜電界は7.3ＭＶ／cmまで増大する。この
傾向はトンネル膜厚のスケーリングを進めた場合も層間
膜厚のスケーリングに対して同様の結果である。よっ
て、層間膜厚のスケーリングを進める際には信頼性の面
から許容層間膜電界に対する指針が重要となることがわ
かる。制御ゲート電極に印加される電圧に関しては，例
えば動作速度向上の為に＋１Ｖ上げた場合についてトン
ネル膜8.5nmを例に検討した結果を図16Ｂに示す。いず
れの層間膜厚でも層間膜電界は約0.25ＭＶ/cm増大する
ことがわかる。

【０００４】浮遊ゲート電極から基板へトンネル電流に
よって電子を放出する場合の層間膜電界強度（絶対値）
とトンネル膜厚及び層間膜厚との関係を検討した結果を
図17に示す。前提条件はメモリゲート長/ゲート幅一
定，制御ゲート電極への印加電圧一定(図17A)，メモリ
中性閾値電圧及び電子放出後のメモリ閾値電圧一定とし
た。制御ゲート電極に印加される電圧に関しては例えば
１Ｖ下げた場合について解析を行ない，図17Ｂに示し
た。閾値電圧を中性閾値電圧より低い一定値に設定する
場合でもトンネル膜及び層間膜のスケーリングは制御ゲ
ート電極から電子を放出させる動作時の層間膜電界強度
を増大させることがわかる。以上の考察から，トンネル
膜/層間膜のスケーリング，動作電圧の増大は層間膜電
界を増大させる傾向にあり、層間膜の品質保証は今後の
重要な課題であるといえる。

【０００５】

【課題を解決するための手段】そこで、浮遊ゲート及び
制御ゲートからなる二層ゲート構造のメモリセルにより
構成された不揮発性半導体記憶装置を半導体ウエハ上に
形成するプロセスによって、ウエハ上に複数の試験用メ
モリセルを形成し、前記各試験用メモリセルの制御ゲー
ト電極へ第１の所定時間の間パルス電圧印加又はＤＣ電
圧印加による連続書込みを行い、書込み後の浮遊ゲート
電極の第１のメモリ閾値電圧Vthを測定し、前記各試験
用メモリセルを第２の所定時間放置した後、再度浮遊ゲ
ート電極の第２のメモリ閾値電圧Vthを測定して前記測
定値よりの変化量を求め、前記メモリ閾値電圧Vthの変
化量が０又は０に近似する場合の前記第１のメモリ閾値
電圧Vthが存在する電圧領域の下限値を定め、前記試験
用メモリセルの前記第１のメモリ閾値電圧Vthが、前記
電圧領域に到達した場合に、該当ウエハ上の不揮発性半
導体記憶装置を良品と判定する半導体装置の製造方法を
提案する。また、以上の方法は書込みを基板からの注入
によって行なう場合を例にとって説明したが、消去を基
板からの注入によって行なう不揮発性半導体メモリの場
合についても同様の手法を行なえる。すなわち、浮遊ゲ
ート及び制御ゲートからなる二層ゲート構造のメモリセ
ルにより構成された不揮発性半導体記憶装置を半導体ウ
エハ上に形成するプロセスによって、ウエハ上に複数の
試験用メモリセルを形成し、前記各試験用メモリセルの
制御ゲート電極へ第１の所定時間の間パルス電圧印加又
はＤＣ電圧印加による連続消去を行い、消去後の浮遊ゲ
ート電極の第１のメモリ閾値電圧Vthを測定し、前記各
試験用メモリセルを第２の所定時間放置した後、再度浮
遊ゲート電極の第２のメモリ閾値電圧Vthを測定して前
記測定値よりの変化量を求め、前記メモリ閾値電圧Vth
の変化量が０又は０に近似する場合の前記第１のメモリ
閾値電圧Vthが存在する電圧領域の上限値を定め、前記
試験用メモリセルの前記第１のメモリ閾値電圧Vthが、
前記電圧領域に到達した場合に、該当ウエハ上の不揮発
性半導体記憶装置を良品と判定する半導体装置の製造方
法である。

【０００６】

【発明の実施の形態】まず、本願発明適用の対象となる
不揮発性半導体メモリについて説明する。不揮発性半導
体メモリのメモリセル断面図を図11に示す。Ｐ型基板１
にはＮ型拡散層３がＮ型不純物(Ａｓ)イオンを打ち込む
ことによって形成され、第１絶縁膜(トンネル膜)２と、
第２絶縁膜(層間膜)５と、浮遊ゲート電極４と、制御ゲ
ート電極６とを有する構造を取る。第１の絶縁膜はSi0₂
で形成された酸化膜により、第２の絶縁膜はSi₃N₄とSi0
₂積層膜により構成され、浮遊ゲート電極層４と制御ゲ
ート電極層６は多結晶ポリシリコンが用いられる。尚、
図面には示されていないが、ソース・ドレイン領域の電
界集中を緩和するために、Ｎ−イオンを打つＬＤＤ構造
やＰ＋イオンを打つポケット構造を取る構成もある。不
揮発性メモリを搭載したウエハの製造はウエル形成工
程、ゲート形成工程、ソース・ドレイン形成工程、配線
工程、保護膜形成工程を順次処理することにより行われ
る。ゲート形成工程において半導体基板表面にトンネル
膜、浮遊ゲート電極、層間膜、制御ゲート電極を順次形
成する点がＳＲＡＭやＤＲＡＭ等の他のメモリと異な
る。ウエハ製造工程とは上記工程群を指す。図3にAND型
フラッシュメモリアレイ構成の等価回路図を示す。AND
型フラッシュでは図に示すようにメモリがアレイのビッ
ト線とソース線の間に並列接続されている。従ってアレ
イ内の低Ｖthビットが製品のＶth分布ばらつきを左右す
る構成になっている。書込み時には選択ビットのワード
線に正の高電圧が印加され，基板からの電子注入を行な
う。消去時はワード線単位で負電圧による電子放出を行
なう。実際のメモリ動作ではこのように基板からの電子
注入と浮遊ゲート電極からの電子放出の両方が行なわれ
る。層間膜QCを目的とした電気的ストレス試験では，メ
モリ閾値電圧が高い状態で更に正の高電圧を印加する
か，メモリ閾値電圧が低い状態で負の高電圧を印加する
ことで故意に層間膜での劣化加速を行なう。即ち前者で
は連続して基板注入を行なう事で層間膜が劣化し，(基
板からの注入電流)＝(層間膜リーク)なる条件に達した
時にメモリセルＶthはある飽和値に達する為，パルス印
加を継続してもメモリセルＶthは上昇しない。後者では
連続して基板への電子放出を行なう事で層間膜が劣化
し，(基板への放出電流)＝(層間膜リーク)なる条件に達
した時にメモリセルＶthはある飽和値に達してパルスを
印加してもメモリセルＶthは低下しない。ここでは先ず
例として書換え保証10万回のAND型フラッシュメモリに
対して、基板からの注入を書込み動作とする劣化現象を
考える。フラッシュメモリでは例えば基板からのトンネ
ル注入により、浮遊ゲート電極に電子を蓄積させる。こ
の時、浮遊ゲート電極に蓄積される電荷量が増えるほ
ど、メモリの閾値電圧は高くなる。一方、制御電極に正
電圧が印加されると、浮遊ゲート電極中の電荷量増大と
共に、層間膜にかかる電界が強くなる。従って、閾値電
圧の上昇と共に層間膜リーク電流が無視できなくなって
くる。そして、トンネル膜を介して浮遊ゲート電極へ注
入されるトンネル電流(図１９のＩFTO)と層間膜を介し
て制御ゲート電極側へリークしていく成分(図１９のＩO
NON)が釣り合うと、メモリの閾値はある飽和値に達す
る。これを飽和Ｖthと呼ぶ。この飽和Ｖthは層間膜リー
クの大小を反映している為、書込み(消去)条件一定の下
で飽和Ｖthの大小を比較することで層間膜リークの大小
を論ずることが可能となる。飽和Ｖthの大小と層間膜リ
ークの大小を検討する為に層間膜リーク電流と層間膜電
界の解析を行なった結果を図１８に示す。この解析で
は、飽和Ｖthに達したときはトンネル電流と層間膜電流
が等しくなる性質を利用している。この検討から、飽和
Ｖthが一定の時は制御ゲート電極に印加される電圧の絶
対値が大きい程層間膜リーク電流が多い事を意味し、印
加電圧が一定の時は飽和Ｖthが高い程層間膜リーク電流
が少ないことを意味している事が読み取れる。従って、
実際の評価では印加電圧を一定にした時のパルス印加後
メモリセルＶthの大小を比較すれば、層間膜リークの大
小をモニターしていると考えて良い。飽和Ｖthがある値
より高い場合は層間膜リーク起因の不良が発生しないと
判断できる。

【０００７】図１は本発明の層間膜QC方法を説明するメ
モリの書込み特性である。基板注入を消去動作とする場
合は，以下書込みを消去と置き換えても同様の議論が成
り立つ。実際の製品では書込み(消去)動作は数ミリ秒以
下で行なわれるが，層間膜リークがメモリセルＶthに影
響を与える様子を検討する為に，消去(書込み)動作を行
なわずにパルスを連続的に印加している。その途中経過
時のメモリセルＶthをプロットしている。パルス印加当
初は、経過時間と共にメモリセルＶthが上昇しており、
層間膜リークは無いと判断される。さらにパルス印加を
続けると、あるメモリセルのメモリセルＶthのプロット
カーブが上昇から水平状態に変化していることを図１の
書込み特性Ａが示している。この水平状態(隣合うプロ
ット点間にメモリセルＶthの上昇が見られなくなった状
態)になった時点で、(基板からの注入電流)＝(層間膜リ
ーク)なる条件に達したと判断する。この時のメモリセ
ルＶthを飽和Vthと呼ぶ。この時点で層間膜に生じてい
るリークは、層間膜が破壊された結果であり、その後回
復はしない。図１に示す書込み特性Ａは、複数のメモリ
セルに対する測定結果であるが、いずれも飽和Vthに達
して、その後測定を終了したもの、またはその後のメモ
リセルＶthのプロットが飽和Vthより下がるものなどが
見られる。それに対して、書込み特性Ｂは、１００秒間
のパルス連続印加の間、メモリセルＶthは連続して上昇
を続け、８Ｖを超えてから水平状態に近づいているが、
未だ完全には水平にはなっておらず、飽和Vthには達し
ていない例を示している。すなわち、層間膜のリークが
測定装置の検出精度の範囲に捉えられる程には発生して
おらず、層間膜が破壊されていない状態と見なせる。図
１のパルス印加時間の上限は、例えば（書込み(消去)最
遅ビットでの書込み時間）×（書換え保証回数）で決定
することができる。その場合には、最遅ビットの書込み
時間が1msであれば (1ms)×(100000)＝(100s)となる。
消去動作が入らないので、実際の製品における書き換え
時よりも、層間膜へストレスを大きく加えていると見な
される。ここで検討している例では、連続書込み100秒
以内で飽和Vthに達する場合(書込み特性Ａ)は、その時
点で層間膜リークが生じていることを意味するので製品
としては、書換え保証回数内に不良となる可能性が高い
と判断できる。それに対して、連続書込み100秒後でも
飽和Vthに達しない場合(書込み特性Ｂ)は、書換え保証
回数使用しても層間膜リークが生じない可能性が高い製
品と判断される。この所定パルス印加時間(100秒)後に
測定したメモリセルＶthを到達Vthと呼ぶ。書込み特性
Ａの到達Vth(Ａ)は飽和Vthに達している。書込み特性Ｂ
の到達Vth(Ｂ)は飽和Vthに達していない。そして、到達
Vth(Ｂ)＞到達Vth(Ａ)であることに着目される。上記の
パルス連続書込み後、到達Vthが飽和Vthに達しているか
否かを確認するために、各種のサンプルに対して連続書
込み後、到達Vthからの室温放置試験をおこなった。図
２に検討結果を示す。この試験では、層間膜リーク起因
の低Vthセルの検出を容易にする為に，製品と同一プロ
セスによってスクライブ領域に形成された並列接続の全
選択32kbメモリアレイを用いた。パルス印加電圧は、製
品の通常の書込み電圧である18Vで行なう場合と、層間
膜に負荷を与える加速試験として1V上げた19Vで行なっ
ている。一般にフラッシュメモリの書込み(消去)特性は
書込み(消去)電圧が1V異なると同一メモリセルＶthに達
するパルス印加時間は約1桁異なる。試験におけるパル
ス印加時間は、18Vの場合に100秒、19Vの場合に1０秒と
している。サンプルは、プロセス条件の異なる複数のメ
モリアレイを用いた。図２の横軸はパルス連続書込み
(消去)後の到達Vth、縦軸は１日室温放置後に再度測定
したメモリセルＶthを上記到達Vthからの変化量として
示す。図２に示す試験結果においては、到達Vthが8Vに
達しない領域にプロットされた点の縦軸の変化量はいず
れも負の値を示している。これは、層間膜に対して負荷
を掛けたパルス連続書込み(消去)後に放置した際に、浮
遊ゲート電極に蓄積された電荷が層間膜を通してリーク
したと推定される。すなわち、これらのプロット点のサ
ンプルは、上記パルス連続書込み(消去)試験中に、飽和
Vthに達していたと判断される。それに対して、図２に
プロットされた試験結果において、到達Vthが8V以上の
領域にプロットされた点は、縦軸の変化量の値がほぼ０
Vを示している。よって、これらのプロット点のサンプ
ルは、上記パルス連続書込み(消去)試験中に、飽和Vth
に達しておらず、層間膜を通してリークが発生していな
いと判断される。以上の結果、到達Vthがある境界値以
上に達していれば、層間膜に製品の保証書換え回数に相
当する以上の負荷を与えた後であっても、層間膜にリー
クが発生する可能性が低く、層間膜の品質を保証する判
定の基準になりうることが見出された。図２の試験結果
は、製品の書込み(消去)時に実用される書込み(消去)電
圧18Vを使用して、各種サンプルに対してパルス連続書
込み(消去)を行なったのと同様に、加速試験のための書
込み(消去)電圧19Vにおいても、同様の各種サンプルに
対してほぼ同様の結果が成り立っている。よって、加速
試験により同じ結果が得られると判断される。以上の試
験結果を解析して、不揮発性半導体メモリの層間膜の書
き換え動作後の品質を保証する判定基準を、以下のよう
に定めることが有効と判断される。試験対象とするメモ
リセルは、評価対象の不揮発性半導体メモリと同一プロ
セスにおいて、例えばウエハのスクライブエリアなどに
作り込まれたメモリアレイ若しくは単一メモリ、又はサ
ンプルチップを使用することが考えられる。これらの試
験対象メモリセルに対して、例えば（実際の書込み(消
去)時間）×（製品での書換え保証回数）で定まる一定
時間、ＤＣ的に、又は連続パルス状に、制御ゲート電極
に電圧を印加して、層間膜にストレスを印加する。その
時の各メモリセルの到達Vthを測定するとともに、所定
時間放置後、前記到達Vthの変化量を測定する。それら
のデータに基づき、図２に示すような分布を得て、それ
らのデータの到達Vthの変化量がほぼ０と見なせる一群
と、到達Vthの変化量が負の値を示す他の一群を区分け
する境界の到達Vthの値を、「選別基準しきい値Vth」と
定める。この選別基準しきい値Vthの意義は、ある試験
対象メモリセルに上記一定時間のＤＣ的、又は連続パル
ス状の電圧を印加して、層間膜にストレスを掛けた後、
到達Vthを測定して、その到達Vthが上記選別基準しきい
値Vthより大きければ、上記試験対象メモリセルが作り
込まれたウエハ上に、同じプロセスによって製造された
他のメモリセルより構成される不揮発性半導体メモリ
は、製品での書換え保証回数だけ書き換えた後も、層間
膜リーク起因のおちこぼれ不良が発生する確率は極めて
低いと判断できることである(層間膜QC方法)。尚、上記
「選別基準しきい値Vth」の決め方は、上記した到達Vth
の変化量がほぼ０と見なせる一群のサンプル値の下限値
とするならば、必ずしもその信頼性は高くないと考えら
れる。例えば、回路の動作マージン，プロセスばらつき
マージン等を考慮して、適当な安全率を見込み決定す
る。図２に示すような分布の例では、例えば「選別基準
しきい値Vth」を8.5Vとする。また、上記制御ゲート電
極への印加電圧及びパルス印加時間は実際のデバイス形
状、メモリ構造定数、トンネル膜質、層間膜質、製品仕
様等に依存して適宜決めるものであり，一意的なもので
はなく、又メモリアレイのみではなく，同じくスクライ
ブ領域に形成された単体メモリセルを用いた試験が可能
であり，層間膜QC法としてはむしろ単体メモリを用いて
行なう。評価時間を短くする為には，製品の動作電圧よ
り印加電圧を高く設定して行なうことが有効である。

【０００８】図４は本発明の層間膜QC方法を半導体装置
量産ラインに適用するに当たって、予め必要となる到達
すべき「選別基準しきい値Vth」を求める工程を示した
フローチャートである。デバイス・回路構成、プロセス
の決定工程後、上記プロセスに基づく半導体メモリをウ
エハ上に製造する。ウエハ製造工程で行われる工程は先
に述べた通りである。その後、複数の試験対象メモリセ
ルの各メモリセルに対して、上記のように決められた一
定時間、制御ゲート電極へＤＣ又はパルス連続書込み
(消去)を行い、層間膜に負荷を掛ける。一定時間経過
後、上記試験対象メモリセルの浮遊ゲート電極の到達Vt
hを測定する。その後、所定時間室温又は高温放置し
て、前記到達Vthの変化量を測定する。上記した連続書
込動作又は消去動作、およびその後の放置処理により、
各メモリセルのしきい値Vthの飽和特性を測定する。パ
ルスの連続印加により、基板からの電子注入(書込動作)
によりしきい値Vthは中性しきい値電圧より大きい値を
取り、基板への電子放出(消去動作)によりしきい値は中
性しきい値電圧より小さい値を取る。上記した各メモリ
セルの到達Vth及びその変化量の測定データに基づき、
上記した方法により「選別基準しきい値Vth」を決定す
る。この処理は、各メモリセルの測定データと供に、回
路の動作マージン，プロセスばらつきマージン等の安全
率を収集した計算機処理にて行なう。

【０００９】図５は「選別基準しきい値Vth」を用い
て、半導体装置製造ラインでウエハ毎に施す層間膜ＱＣ
法工程を含むフローチャートを示したものである。ウエ
ハ製造工程を経たウエハに作り込まれた試験対象メモリ
セルへ、上記のように決められた一定時間、制御ゲート
電極へＤＣ又はパルス連続書込みを行い、層間膜に負荷
を掛ける。一定時間経過後、上記試験対象メモリセルの
浮遊ゲート電極の到達Vthを測定する。この測定は、ウ
エハ上の複数点で求める方が広範囲にわたり品質を保証
できるが、例えばウエハの中心部一点でもよい。書込動
作(基板から浮遊ゲートへの電子の注入操作)により、測
定された到達Vthが基準となるしきい値「選別基準しき
い値Vth」（Ｖthmin）以下のウエハは製造ラインより抜
き出し、抜き出されていない残りのウエハについてのみ
その後の工程を施す。消去動作(浮遊ゲートから基板へ
の電子の放出操作)により、測定を行う場合には、測定
された到達Vthが基準となるしきい値「選別基準しきい
値Vth」（Ｖthmin）以上のウエハは製造ラインより抜き
出し、抜き出されていない残りのウエハについてのみそ
の後の工程を施し、選別する基準となるしきい値「選別
基準しきい値Vth」（Ｖthmin）の大小関係が異なる点に
留意する必要がある。尚、製造ラインで流されるウエハ
全部についてしきい値の測定による層間膜の品質検査を
行うことが望ましいが、選別基準しきい値を満たさず品
質不良として抜き出すウエハが少ないことが確認できれ
ば、例えば１０枚に１枚測定を行うこととして、特定の
ウエハのみについて検査をすることも考えられる。上記
各工程(ウエハ製造工程、到達Vth測定工程とそれによる
基準を満たないウエハの取り出し工程)後はプローブ検
査を行なう。通常は書換えストレスを印加せずに，基板
注入によって軽い書込み（消去）を行なった状態でウエ
ハベークを行なって電荷保持特性の初期不良試験を行
う。その結果，良品と判断されればチップに切出してパ
ッケージ封入される。組み立て後にスクリーニング(選
別試験)が行なわれて良品と判断されたもののみが出荷
される。組み立て後に抜き取った製品チップを用いた室
温での電荷保持特性の試験結果を模式的に図14に示す。
パッケージされた製品チップに対して実動作と同等の書
換えストレスを印加し，一旦浮遊ゲート電極から電子を
放出した後，ある閾値電圧になるように再度浮遊ゲート
電極に基板から電子を注入し，浮遊ゲート電極から電子
が抜けてくる現象を観察している。正常なチップであれ
ば閾値電圧分布は全体として平行移動するか，殆ど動か
ない。

【００１０】図6はＮＡＮＤ方式のフラッシュメモリの
回路構成である。複数のメモリセルのソース・ドレイン
経路は直列接続され、選択線BDS・BSSにゲートが接続さ
れた選択トランジスタを介してビット線BLに接続されて
いる。本方式のフラッシュメモリでは書き込み動作に基
板からの電子注入を、消去動作に基板への電子放出を用
いている。ＡＮＤ方式と書き換え単位は異なっていても
書き込み・消去の動作機構はトンネル電流を利用した同
じ方式を用いているため、ＡＮＤ方式と同様に本発明を
用いた層間膜のリーク不良を検出することが可能であ
る。本発明の層間膜ＱＣを基板からの電子注入または基
板への電子放出で行なった後，チップに切出されて樹脂
封止された不揮発性半導体装置メモリアレイ等価回路図
の別の例である。メモリが多数直列接続される場合はメ
モリアレイのVthは最も高いVthで決まる。注入・放出ど
ちらの動作で層間膜リークが発生しても消去動作時にメ
モリセルＶthの高いものが存在し，消去後Vth分布の上
裾ばらつきとして認定される。図7はＮＯＲ方式のフラ
ッシュメモリの回路構成である。選択トランジスタを介
さずにソース線ＳＬ、データ線ＢＬにメモリセルが接続
されている点でＡＮＤ方式と回路構成が異なる。ＮＯＲ
方式において書込み動作は浮遊ゲート電極へのホットエ
レクトロンの注入，消去動作は浮遊ゲート電極からの基
板への電子放出を用いている。ＮＯＲ方式において消去
動作はＡＮＤ・ＮＡＮＤ方式と同様、トンネル電流を利
用したものであるため、前記に述べた工程を用いて層間
膜のリーク不良を検査した上で半導体記憶装置を製造す
ることが出来る。つまり、一プロセス・デバイス構造毎
に図１に示す書込み特性を測定し、図２に示す所定時間
放置前後のメモリセルVthの変化量を測定することによ
り、良品として扱うべき製品において到達すべきVthを
決定するとともに、そのVthに到達するウエハ上のメモ
リを良品として出荷することが出来る。一方、ＮＯＲ方
式の書き込み動作はトンネル電流を利用せず、ホットエ
レクトロン注入によるため、印加される電圧も低く、層
間膜に形成される電界が弱い。従って書込動作を用いて
は前記検査工程を用いて良品を選別することが出来ない
が、消去動作をもちいて本発明の層間膜QCを行なうこと
ができる。消去動作で層間膜リークが発生すると，消去
メモリセルＶthが通常より著しく上昇する現象として捉
えることができるためである。

【００１１】図８は従来のキャパシタ耐圧と本発明の基
板からの電子注入による層間膜QC(層間膜QC1)を組み合
わせた場合のフローチャートである。基板への電子放出
による層間膜QC(層間膜QC２)を組み合わせた場合につい
ても同様の手順になる。製造工程を終了したウエハに対
して，スクライブ領域に形成されたキャパシタを用いて
電流-電圧特性によるトンネル膜，層間膜耐圧測定を行
う（step1）。簡易キャパシタはトンネル膜と層間膜を
分けて評価できるようにウエハ製造工程においてスクラ
イブ領域に予め設けておく。測定は1箇所以上であり，
すべての場所を測定しない場合は例えば隣合わない上下
左右の複数点，例えば図12A〜Eに於ける測定を行うとウ
エハ上の広範囲にわたり耐圧を保証できるため望まし
い。トンネル膜に関しては基板と浮遊ゲート電極間の電
流―電圧特性を測定し，破壊耐圧を調べる。層間膜に関
しても同様に浮遊ゲート電極と制御ゲート電極間の電流
―電圧特性を測定し，破壊耐圧を調べる。破壊耐圧はば
らつきを考慮した上で実際のメモリ動作で使用する最大
印加電圧以上で測定を行う。測定値が必要とされる耐圧
(Vgref1, Vgref2)以下であればそのウエハは不良と認定
される(step2)。キャパシタの耐圧がパスしてもスクラ
イブ領域に形成された単体メモリを使用した書込み（消
去）Vth測定で測定値が必要とされる閾値電圧(Vthmin)
以下（層間膜QC２の場合は閾値電圧以上）であった場合
はそのウエハは不良となる確率が高いと認定され、生産
ラインから取り除かれる。耐圧測定工程と既に述べた層
間膜質を検査する工程は実際の製品とは異なる領域で、
かつ、異なるTEGを用いて実施すれば、同じ測定装置内
で同時に行うことができる。一方、耐圧検査はウエハ製
造工程内でもトンネル膜、層間膜を形成する工程の後で
あれば行うことができるため、トンネル膜、層間膜形成
工程後、メタル第１層形成後、又はメタル第３層形成後
のいずれかまたはそれぞれに行い早期に不良ウエハを発
見し、生産ラインから取り除いて経費の無駄となる工程
を省略することもできる。また、チップ上のメモリセル
に電気的ストレスを印加せずにすむ。耐圧測定工程及び
層間膜質検査工程後、生産ラインより取り除かれていな
い残りのウエハはプローブ検査を経てチップに切出され
て，樹脂封止される。また、コスト低減実現の為には多
値記憶技術が現在重要となってきている。不揮発性メモ
リの電荷保持特性はそれぞれの閾値電圧がある分布内に
収まった上で，長時間放置しても分布と分布が重ならな
いことが要求される。複数の閾値電圧を設定する多値記
憶では，２値記憶（1bit/cell）に比べてウインドウを
広げざるを得ず、本発明にかかる層間膜の膜質検査は特
に重要となる。メモリ閾値電圧は浮遊ゲート電極中の電
荷量に依存する為，閾値電圧に依存してトンネル膜及び
層間膜にかかる電界強度は大きく異なる。電荷注入時に
トンネル膜にかかる電界強度は浮遊ゲート電極中に保持
される電荷量の増加と共に低減されるが，層間膜にかか
る電界は逆に増大する。多値記憶では層間膜にかかる高
電界での現象に注意が必要となる。図15にトンネル膜厚
9nm，層間膜厚14nmの場合を例にトンネル膜電界変化と
層間膜電界変化をパルス印加時間に対して示す。例え
ば，メモリの閾値電圧が6Vの時の層間膜電界は6MV/cmで
あるが，ウインドウを広げることを想定して閾値電圧を
8Vに設定すると層間膜にかかる電界は7MV/cmになる。実
際のメモリでは書換え動作により膜の劣化が進む為，劣
化性の不良現象が問題となる。多値記憶では特に中性閾
値電圧より正方向に最も高く閾値電圧を設定する際に層
間膜に高電界ストレスがかかる為，劣化性の層間膜長期
信頼性が保証された層間膜が必要となる。本発明は層間
膜の膜質に対する評価をすることができるため、２値の
ものだけでなく膜質の品質管理が厳しい多値においても
有効である。

【００１２】本発明はスクライブ領域に形成されたメモ
リアレイ若しくは単体メモリを用いて同じウエハ内の層
間膜の膜質を保証することができるため，実際製品とし
て顧客に出荷されるチップ上の製品メモリセルに電気的
なストレスを印加せずに済み、製品の書き換え耐性を下
げることなく、良品を選別することが出来る。

【００１３】以上ウエハ状態での検査について述べた
が、ウエハの一部の領域における測定結果が不良品とし
て認定され、ウエハが製造ラインからはずされたとして
も、良品として認定された製品出荷できるチップ数が顧
客の要求数に満たなければ、製造ラインからはずされた
ウエハの中で有効な領域におけるチップだけを判別して
取り出すことも必要となる。以下示すスクリーニング方
法は先に述べた飽和しきい値測定又はキャパシタ耐圧測
定で基準値を満たさなかったウエハに対してウエハ製造
工程を最終段階まで施し、チップ切出しをしたものだけ
でなく、プローブ検査において不良品として取りはずさ
れたものに適用してもよい。

【００１４】図9はチップ切出し後に行なう層間膜スク
リーニング方法１を説明するフローチャートである。チ
ップ上でアレイ状に配列されているメモリのある領域に
対して書換え保証回数分書込み(消去)電圧を印加したと
考えて，ＤＣ的に電圧印加を行なう。例えば，一回の書
込み(消去)時間が1ms，書換え保証回数が10万回であれ
ば100秒間ストレスを印加する。その後，一回消去して
浮遊ゲート電極に蓄積された電子を追出し，ある閾値電
圧に書込み(消去)を行なう。ある一定時間室温放置した
時の閾値電圧分布の最小値が製品仕様から決められた基
準値以下である場合に不良と判断する。この時，電子注
入が消去動作である場合も書込みと消去を逆の組み合わ
せにして同様の方法でチップ単位での層間膜スクリーニ
ングを行なえる。

【００１５】図１０はチップ切出し後に行なう層間膜ス
クリーニング方法２を説明するフローチャートである。
チップ上でアレイ状に配列されているメモリのある領域
に対して書換え保証回数分消去(書込み)電圧を印加した
と考えて，ＤＣ的に電圧印加を行なう。例えば，一回の
消去(書込み)時間が1ms，書換え保証回数が10万回であ
れば100秒間ストレスを印加する。その後，一回書込ん
でから消去(消去してから書込み)を行なう。この時、電
子放出が書き込み動作である場合も書込みと消去を逆の
組み合わせにして同様の方法でチップ単位での層間膜ス
クリーニングを行なえる。ある一定時間室温放置した時
の閾値電圧分布の最大値が製品仕様から決められた基準
値以上である場合に不良と判断する。

【００１６】以上、フラッシュメモリを実施例として説
明したが、本試験工程を取り入れた半導体装置の製造方
法は２層ゲート構造を有するＥＰＲＯＭ、ＥＥＰＲＯＭ
等の不揮発性半導体メモリにおいても有効である。

【００１７】

【発明の効果】以上説明したように，この発明によれ
ば，良品のメモリセルにストレスを与えることなく，製
品チップと同一プロセスでかつ，同一のプロセスダメー
ジが与えられたスクライブ領域に形成されたメモリアレ
イ若しくは単体メモリを用いて，短時間かつ簡便な測定
によるメモリセル層間膜QC方法を含んだ不揮発性半導体
装置の製造方法を提供できる。又，チップに切出した
後，チップ単位での層間膜スクリーニングが行なえる。

【図面の簡単な説明】

【図１】不揮発性半導体メモリアレイの書込み(消去)特
性。

【図２】不揮発性半導体メモリアレイの放置特性。

【図３】ＡＮＤ型フラッシュメモリアレイの等価回路
図。

【図４】本発明による層間膜QC方法を施した不揮発性半
導体製造装置の製造方法を示すフローチャート。

【図５】製造ラインにおける本発明による層間膜QC方法
を施した不揮発性半導体製造装置の製造方法を示すフロ
ーチャート。

【図６】ＮＡＮＤ型フラッシュメモリアレイの等価回路
図。

【図７】ＮＯＲ型フラッシュメモリアレイの等価回路
図。

【図８】キャパシタ耐圧と本発明による層間膜QC方法を
施した不揮発性半導体製造装置の製造方法を示すフロー
チャート。

【図９】本発明によるチップ単位での層間膜スクリーニ
ング方法1を示すフローチャート。

【図１０】本発明によるチップ単位での層間膜スクリー
ニング方法2を示すフローチャート。

【図１１】不揮発性半導体メモリ断面の模式図。

【図１２】ウエハ上のチップ及びスクライブ領域に形成
された試験用パターンの配置図。

【図１３】従来トンネル膜及び層間膜QC法を施した不揮
発性半導体製造装置の製造方法を示すフローチャート。

【図１４】不揮発性半導体装置の書込み(消去)後高温放
置試験を行った前後の閾値電圧分布を示す図。

【図１５】基板からのトンネル注入によるメモリ書込み
(消去)特性とトンネル膜電界及び層間膜電界の解析結
果。

【図１６】基板からの電子注入が行なわれた時の層間膜
電界と層間膜厚の関係に関する解析結果。

【図１７】基板への電子放出が行なわれた時の層間膜電
界と層間膜厚の関係に関する解析結果。

【図１８】層間膜リーク電流と層間膜電界の関係に関す
る解析結果。

【図１９】基板からの電子の流れの模式図。

【符号の説明】

１半導体基板，２トンネル膜，３ソース/ドレイン領域，４浮遊ゲート電極，５層間膜，６制御ゲート電極，７チップ，８検査用パターン。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 27/10 ４９１Ｇ０１Ｒ 31/28 Ｂ 27/115 Ｖ 29/788 Ｐ 29/792 Ｑ (72)発明者西本敏明東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 2G132 AA09 AB03 AC02 AC03 AD01 AG09 AH07 AK07 AL00 AL11 4M106 AA01 AA07 AB08 BA14 CA26 DJ14 5F083 EP02 EP23 EP33 EP34 EP48 EP63 EP68 EP76 EP77 EP79 ER02 ER03 ER09 ER14 ER19 ER21 ER22 ER25 ER30 GA21 JA04 ZA20 ZA28 5F101 BA01 BA29 BA36 BB05 BC01 BC11 BD07 BD10 BD22 BD34 BE02 BE05 BE07 BE08 BH26 5L106 AA10 DD25 DD31 EE04

Claims

【特許請求の範囲】

【請求項１】浮遊ゲート及び制御ゲートからなる二層ゲ
ート構造のメモリセルにより構成された不揮発性半導体
記憶装置を半導体ウエハ上に形成するプロセスによっ
て、ウエハ上に複数の試験用メモリセルを形成し、前記
各試験用メモリセルの制御ゲート電極へ第１の所定時間
の間パルス電圧印加又はＤＣ電圧印加による連続書込み
を行い、書込み後の浮遊ゲート電極の第１のメモリ閾値
電圧Vthを測定し、前記各試験用メモリセルを第２の所
定時間放置した後、再度浮遊ゲート電極の第２のメモリ
閾値電圧Vthを測定して前記測定値よりの変化量を求
め、前記メモリ閾値電圧Vthの変化量が０又は０に近似
する場合の前記第１のメモリ閾値電圧Vthが存在する電
圧領域の下限値を定め、前記試験用メモリセルの前記第
１のメモリ閾値電圧Vthが、前記電圧領域に到達した場
合に、該当ウエハ上の不揮発性半導体記憶装置を良品と
判定することを特徴とする半導体装置の製造方法。
【請求項２】浮遊ゲート及び制御ゲートからなる二層ゲ
ート構造のメモリセルにより構成された不揮発性半導体
記憶装置を半導体ウエハ上に形成するプロセスによっ
て、ウエハ上に複数の試験用メモリセルを形成し、前記
各試験用メモリセルの制御ゲート電極へ第１の所定時間
の間パルス電圧印加又はＤＣ電圧印加による連続消去を
行い、消去後の浮遊ゲート電極の第１のメモリ閾値電圧
Vthを測定し、前記各試験用メモリセルを第２の所定時
間放置した後、再度浮遊ゲート電極の第２のメモリ閾値
電圧Vthを測定して前記測定値よりの変化量を求め、前
記メモリ閾値電圧Vthの変化量が０又は０に近似する場
合の前記第１のメモリ閾値電圧Vthが存在する電圧領域
の上限値を定め、前記試験用メモリセルの前記第１のメ
モリ閾値電圧Vthが、前記電圧領域に到達した場合に、
該当ウエハ上の不揮発性半導体記憶装置を良品と判定す
ることを特徴とする半導体装置の製造方法。
【請求項３】前記第１の所定時間は、（書込み(又は消
去)最遅ビットでの書込み(又は消去)時間）×（書換え
保証回数）で決定することを特徴とする請求項１、また
は請求項２に記載する半導体装置の製造方法。
【請求項４】前記第１の所定時間は、少なくともデバイ
ス形状、メモリ構造定数、または製品仕様に基づいて決
定することを特徴とする請求項１、または請求項２に記
載する半導体装置の製造方法。
【請求項５】前記メモリ閾値電圧Vthの変化量が０又は
０に近似する場合の前記第１のメモリ閾値電圧Vthが存
在する電圧領域の下限値を定める工程が、前記各試験用メモリセルの前記メモリ閾値電圧Vthの変
化量が０又は０に近似する場合は、層間膜にリークが発
生していないと判定して、該当する試験用メモリセルの
前記第１のメモリ閾値電圧Vthが存在する電圧領域を、
前記変化量が負の値となる試験用メモリセルの前記第１
のメモリ閾値電圧Vthが存在する電圧領域と分ける境界
の値を下限値とする工程であることを特徴とする請求項
１に記載する半導体装置の製造方法。
【請求項６】半導体メモリのデバイス構造及びその製造
する工程を決定する第１工程と、上記決定に基づいて複数の半導体ウエハにそれぞれ第１
絶縁膜と、浮遊ゲート電極と、第２絶縁膜と、制御ゲー
ト電極を形成し、不純物を注入し、複数のメモリセルを
形成する第２工程と、上記半導体ウエハの基板より電子を上記複数のメモリセ
ルの浮遊ゲートに注入し、上記複数のメモリセルのうち
の少なくとも一つのメモリセルのしきい値を測定する第
３工程と、上記電子を浮遊ゲートに注入する工程より所定時間経過
後に電子が浮遊ゲートに注入された上記複数のメモリセ
ルのしきい値を測定する第４工程と、上記第３工程と上記第４工程によるしきい値の測定によ
り、選別基準しきい値を決定する第５工程と、上記複数の半導体ウエハに形成された上記複数のメモリ
セルのうち少なくとも一つのメモリセルのしきい値を測
定し、測定値が上記選別基準しきい値より小さいメモリ
セルが搭載された半導体ウエハを取り除き、その他の半
導体ウエハから半導体チップを切り出し、樹脂封止する
第６工程とを有することを特徴とする半導体装置の製造
方法。
【請求項７】上記複数のメモリセルの浮遊ゲート電極に
電子を注入する工程において制御ゲート電極とソース電
極の間に印加される電圧は製造される半導体装置内のメ
モリセルの書き込み時の電圧よりも大きい電圧であるこ
とを特徴とする請求項６に記載の半導体装置の製造方
法。
【請求項８】半導体メモリのデバイス構造及びその製造
する工程を決定する第１工程と、上記決定に基づいて複数の半導体ウエハにそれぞれ第１
絶縁膜と、浮遊ゲート電極と、第２絶縁膜と、制御ゲー
ト電極を形成し、不純物を注入し、複数のメモリセルを
形成する第２工程と、上記半導体ウエハの基板に電子を上記複数のメモリセル
の浮遊ゲートから放出し、上記複数のメモリセルのうち
の少なくとも一つのメモリセルのしきい値を測定する第
３工程と、上記電子を浮遊ゲートから放出する工程より所定時間経
過後に電子が浮遊ゲートから注出された上記複数のメモ
リセルのしきい値を測定する第４工程と、上記第３工程と上記第４工程によるしきい値の測定によ
り、選別基準しきい値を決定する第５工程と、上記複数の半導体ウエハに形成された上記複数のメモリ
セルのうち少なくとも一つのメモリセルのしきい値を測
定し、測定値が上記選別基準しきい値より大きいメモリ
セルが搭載された半導体ウエハを取り除き、その他の半
導体ウエハから半導体チップを切り出し、樹脂封止する
第６工程とを有することを特徴とする半導体装置の製造
方法。
【請求項９】上記複数のメモリセルの浮遊ゲート電極か
ら電子を放出する工程において制御ゲート電極とソース
電極の間に印加される電圧は製造される半導体装置内の
メモリセルの消去時の電圧よりも大きい電圧であること
を特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】上記選別基準しきい値は上記浮遊ゲート
電極と上記制御ゲート電極に挟まれた上記第２絶縁膜の
品質を保証するための基準値であることを特徴とする請
求項６乃至請求項９のいずれかに記載の半導体装置の製
造方法。
【請求項１１】樹脂封止された半導体チップ内の不揮発
メモリセルの制御ゲート電極に正電圧を印加し、上記メ
モリセルの浮遊ゲートから電子を基板に放出した後、第
１の所定時間基板から電子を注入し、上記メモリセルの
しきい値を測定する第１工程と、上記第１工程後上記半
導体チップを第２の所定時間放置し、上記メモリセルの
しきい値を測定する工程と、上記第１工程で測定された
しきい値と上記第２工程で測定されたしきい値との差が
製品仕様により定まる許容値より小さい半導体チップを
選別する工程とを有することを特徴とする半導体装置の
製造方法。
【請求項１２】樹脂封止された半導体チップ内の不揮発
メモリセルの制御ゲート電極に負電圧を印加し、上記メ
モリセルの浮遊ゲートに電子を基板から注入した後、第
１の所定時間浮遊ゲートから基板へ電子を放出し、上記
メモリセルのしきい値を測定する第１工程と、上記第１
工程後上記半導体チップを第２の所定時間放置し、上記
メモリセルのしきい値を測定する工程と、上記第１工程
で測定されたしきい値と上記第２工程で測定されたしき
い値との差が製品仕様により定まる許容値より小さい半
導体チップを選別する工程とを有することを特徴とする
半導体装置の製造方法。
【請求項１３】浮遊ゲート及び制御ゲートからなる二層
ゲート構造のメモリセルよりなる不揮発性半導体記憶装
置を半導体ウエハ上に形成するプロセスにおいて、前記
不揮発性半導体記憶装置のメモリアレイ形成領域とは異
なる領域に、試験用のメモリアレイ又は単体メモリを形
成し、前記試験用のメモリアレイ又は単体メモリに第１の所定
時間の電圧を印加した際の到達Ｖth、及び第２の所定時
間放置した際のＶth変化量を測定して、層間膜リークを
起こしていない到達Ｖthに対する下限又は上限(選別基
準しきい値Ｖth)を求め、前記不揮発性半導体記憶装置を形成した他の半導体ウエ
ハの製造プロセス後、前記半導体ウエハ上に形成された
前記試験用のメモリアレイ又は単体メモリに第３の所定
時間の書き込み(消去)電圧を印加した際のＶthを測定し
て、その測定値と前記選別基準しきい値Ｖthとの大小を
比較して、前記半導体ウエハ上に形成された前記不揮発
性半導体記憶装置の良否を判定する半導体装置の製造方
法。