KR100695991B1 - 반도체소자의 결함 검출방법 - Google Patents

반도체소자의 결함 검출방법 Download PDF

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Abstract

본 발명은 반도체소자의 결함 검출방법에 관한 것으로, 플레쉬 메모리 어레이 상에서 페일 포인트 ( fail point ) 를 정확히 검출하고 확인할 수 있도록 하기 위하여, 셀내의 특정 비트라인에 소오스/드레인 접합을 관통하는 누설전류 통로를 형성하여 불량 비트라인을 공유하고 있는 비트라인 전체에 누설전류를 흘림으로써 전기적 특성 차이를 검출하여 용이하게 비트라인 페일 부분을 검출하고 디-프로세스 공정으로 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체소자의 결함 검출방법{Method for detecting defects of semiconductor device}
도 1 내지 도 8 은 본 발명에 따른 반도체소자의 결함 검출방법을 도시한 관계도.
본 발명은 반도체소자의 결함 검출방법에 관한 것으로, 특히 플레쉬 메모리 어레이 상에서 비트라인 누설전류를 유발하는 소오스 ( source ) 에 대해 전기적인 방법으로 페일 포인트 ( fail point ) 를 정확히 검출하고 확인할 수 있도록 하는 방법에 관한 것이다.
메모리소자인 플레쉬 메모리 셀 불량의 대표적 유형에는 싱글 비트라인 페일 ( single bit fail ), 비트라인 페일 ( bit line fail ), 워드라인 페일 ( word line fail ) 등이 있으나 대부분의 경우 단순 디프로세스 ( de-process ) 의 과정을 통해서 비교적 용이하게 페일 포인트를 확인할 수 있다.
상기 싱글 비트라인 페일의 경우는 그 어드레스 ( address ) 를 정확히 알 수 있기 때문에 불량 분석에 큰 어려움이 없다.
그러나 Si 기판 아래에서의 불량인 경우는 육안으로 확인하기까지의 과정이 매우 어려울 뿐만 아니라 비트 페일과 같이 해당 비트라인에 대한 어드레스만 존재할 뿐 해당 비트라인에 대한 정보를 얻기 어려워 더더욱 불량 포인트를 찾아내기 힘들었다.
따라서, NVD ( Non Visual Defect ) 로 처리하는 경우가 대부분이며 의심이 가는 포인트를 찾아내더라도 추정일 뿐 페일을 유발하는 직접적인 원인이라고 단정하기에는 한계가 있다.
상기한 바와 같이 종래기술에 따른 반도체소자의 결함 검출방법은, 육안으로 확인하기 어려운 부분에 대한 결함을 검출하는데 한계가 있어 반도체소자의 특성 열화가 유발될 수 있는 문제점이 있으며, 그에 따른 반도체소자의 수율, 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 페일이 발생된 비트라인이 정상적인 비트라인에 비해 다른 전기적 특성을 가지고 있을 것이라는 점을 이용하여 반도체소자의 결함을 검출방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 비휘발성 메모리 소자의 형성방법은,
셀내의 특정 비트라인에 소오스/드레인 접합을 관통하는 누설전류 통로가 존재하는 불량 비트라인을 공유하는 비트라인 전체에 누설전류를 흘려 전기적 특성 차이를 검출하는 것과,
상기 불량 비트라인을 공유하는 모든 워드라인의 어드레스를 증가시키며 셀의 I-V 특성을 측정하는 것과,
상기 불량 비트라인을 공유하는 모든 셀 중에서 게이트 바이어스에 의존적인 셀을 찾는 것과,
상기 불량 비트라인을 공유하는 모든 셀에 드레인 스트레스를 주는 것과,
상기 불량 비트라인을 공유하는 모든 셀 중에서 드레인 스트레스에 취약한 셀을 찾는 것과,
상기 반도체소자의 결함을 검출하기 위한 드레인 스트레스 인가 공정은 ( 해당 섹터의 1펄스 폭 ) × ( 총 워드라인 수 ) × ( 최대 펄스 반복회수 )를 기준으로 인가 시간을 결정하여 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 8 은 본 발명에 따른 반도체소자의 결함 검출방법을 도시한 도면이다.
도 1 은 대표적인 비트라인 페일 맵 ( map ) 을 도시한 것이다.
일반적으로, 플레쉬 메모리 소자의 동작은 크게 세 가지로 구분된다.
첫째, 플로팅 게이트 ( floating gate ) 에 전자를 주입시키는 프로그램 ( program(or write) ) 동작을 한다.
둘째, 플로팅 게이트 ( floating gate ) 에 있는 전자를 방출하는 소거 ( erase ) 동작을 한다.
셋째, 프로그램/소거 ( program/erase ) 상태를 인식하는 검증 또는 읽는 ( verify/read ) 동작으로 나뉜다.
그러나, 반도체기판의 결함으로 인해 특정 비트라인에 누설전류 ( leakage current ) 가 흐르는 경우, 프로그램후 이를 검증하는 과정에서 소거 상태로 인식하는 오류를 범하게 되는 현상이 유발된다.
상기 도 1 은 프로그램 동작후 실시되는 프로그램 검증시 페일이 발생하였으며 싱글 비트라인 ( dot 로 표시 ) 이나 워드라인 페일이 아닌 섹터 내의 비트라인 전체에 페일이 유발됨을 도시한다.
도 2 의 (a) ∼ (d) 는 상기 도 1 의 비트라인 페일 부분에 대한 I-V 곡선을 측정한 그래프이다.
도 2 의 (a) 및 (b) 는 소거 ( erase ) 후 정상적인 비트라인의 전형적인 I-V 곡선과 비정상적인 비트라인의 전형적인 I-V 곡선을 도시한 것이고, 도 2의 (c) 및 (d) 는 프로그램 ( program ) 후 정상적인 비트라인의 전형적인 I-V 곡선과 비정상적인 비트라인의 전형적인 I-V 곡선을 도시한 그래프이다.
상기 도 2 의 (a) 및 (c) 와 같이 정상적인 경우, 프로그램 ( 문턱전압(Vt) 7 V 이상 ) 전후와 소거 ( 문턱전압(Vt) 2.5 V 이하 ) 전후 모두 전형적인 형태를 도시하고 있는 반면에 (b) 및 (d) 와 같이 비정상적인 경우는 게이트 바이어스가 0 V에서 디플리션 트랜지스터 ( depletion transistor ) 처럼 전류가 흐르고 있음을 알 수 있다.
도 3 의 (a) 내지 (d) 는 정상적인 칩과 비정상적인 칩에서 프로그램후와 소 거후 누설전류의 변화를 도시한 그래프로서, (a) 및 (b) 는 정상적인 칩에서 누설전류 변화를 도시한 것이고 (c) 및 (d) 는 비정상적인 칩에서 누설전류 변화를 도시한 것이다.
도 3을 참조하면, 플레쉬 메모리 셀의 프로그램 및 소거 ( program/erase ) 의 판별은 메인 셀 ( main cell ) 에 흐르는 전류와 기준 셀인 레퍼런스 셀 ( reference cell )에 흐르는 전류를 비교하여 판단을 하게 된다.
이때, 정상적인 셀의 경우는 Iref > Imain@Vf 의 상태가 되면 프로그램으로 인식하게 되고 반대로 Iref < Imain@Vf 의 상태가 되면 소거로 인식하게 된다.
그리고, 비정상적인 셀의 경우는 비트라인 전체에 흐르는 누설전류 때문에 프로그램을 했음에도 불구하고 Iref < Imain@Vf 상태가 되어 소거 상태로 인식하게 되어 페일 처리가 된다.
반면에, 소거의 경우 비록 누설전류가 흐르고 있지만 여전히 Iref < Imain@Vf 을 만족하는 상태가 되므로 소거 검증 통과 ( erase verify pass ) 판정을 하게 된다.
도 4 는 플레쉬 메모리 셀 어레이 ( flash memory cell array ) 를 도시한 회로도이다.
도 4를 참조하면, 비트라인인 BLn+1에 페일이 발생했다고 가정하는 경우, 실제로 설계분석장비인 MOSAID 상에서 도 1 과 같이 해당 비트라인에 대한 정보만을 얻을 수 있고 정확히 어떤 비트에서 문제를 일으키는지 찾기는 불가능하다.
하지만 앞서 언급한 바와 같이 문제점을 가지고 있는 비트라인은 정상 비트 라인에 대해 반드시 전기적 차이를 보이게 된다.
도 5 는 정상적인 비트라인과 비정상적인 비트라인의 전기적 차이를 도시한 그래프로서, 상측은 정상적인 경우를 도시한 것이고 하측은 비정상적인 경우를 도시한 것이다.
도 5를 참조하면, 비정상적인 비트라인이 보여주는 전기적인 차이는 비정상적인 비트라인을 공유하는 모든 워드라인의 어드레스를 증가시키며, 하측의 우측에 도시된 바와 같이 I-V 곡선을 측정한 결과 유일하게 하나의 비트라인, 즉 상기 도 4 의 "C" 부분 비트라인만이 다음과 같은 다른 특성 차이를 나타낸다.
첫째, 상기 "C" 부분의 비트라인은 게이트 바이어스 ( gate bias ) 에 의존성을 나타낸다. 상기 "C" 부분의 비트라인은 A, B, D, E 셀의 게이트 바이어스가 증가해도 초기의 누설전류 레벨을 그대로 유지하는 반면에, 상기 "C" 부분의 비트라인은 게이트 바이어스가 증가하면 누설전류 레벨도 따라서 증가한다.
둘째, 상기 "C" 부분의 비트라인은 드레인 스트레스 ( drain stress ) 에 취약하다. 이때, 드레인 스트레스라 함은 특정 셀을 프로그램 할 때 워드라인에 9∼12 V 의 바이어스를 인가하고 비트라인(bit line(drain))에 약 5 V 의 바이어스를 인가함으로써 동일 비트라인 상에 존재하는 주변의 셀 ( Vg=0V, Vd=5V 인 셀의 바이어스를 받게됨 ) 들이 프로그램 상태에서 소거 상태로 전이되는 현상을 이야기하며 드레인 투 게이트 ( drain to gate ) 간의 전계에 의해 플로팅 게이트에 존재하는 전자들이 터널링 ( tunneling ) 하여 드레인 사이드로 방출되면서 발생한다.
여기서, 페일된 비트라인의 정상적인 셀들은 드레인 스트레스 ( WL=0V, BL=5V, 30mSec )를 받아도 기존의 곡선을 그대로 유지하지만 문제의 비트라인인 C 셀은 급격히 소거 ( erase ) 상태로 전이됨을 확인 할 수 있다.
따라서, 상기 드레인 스트레스 인가하여 결함을 검출하기 위하여, 상기 드레인 스트레스를 인가하는 공정은 ( 해당 섹터의 1펄스 폭 ) × ( 총 워드라인 수 ) × ( 최대 펄스 반복회수 ) 값을 기준으로 인가 시간을 결정한다.
도 6 은 플레쉬 메모리 소자의 셀 어레이를 도시한 레이아웃으로서, 반도체기판 상에 결함을 형성된 것을 도시한 것이다.
상기 도 6 에 도시된 결함은 전형적인 파이프 라인 결함 ( pipe-line defect ) 의 형상을 띈다.
이는 제조공정 중에서 비소이온 ( arsenic implant ) 의 임플란트 공정시 손상되어 발생하는 것으로 문헌상에 나타나 있으며 소오스 투 드레인 ( source to drain ) 간의 누설전류 통로가 되어 수율 저하의 요소가 된다.
도 7 은 상기 도 6 의 레이아웃에 따라 형성된 반도체소자를 디-프로세스 ( de-process ) 하여 발생된 결함 부분을 도시한 사진이다.
이때, 상기 페일난 칩에 대한 디-프로세스 공정은 보호층 ( passivation layer ) 으로부터 층간절연막 ( ILD ) 까지 모두 제거하고, HF용액 ( 1:4 = HF:H2O )을 이용하여 약 3분간 식각한 다음, 1∼3 분 동안 울트라 소닉 ( ultra sonic ) 을 이용하여 남아있는 폴리실리콘층을 모두 제거하고, 다시 HF용액을 이용하여 약 1 분 동안 게이트 산화막을 완전 제거한다.
이때, 상기 HF 용액에 과도하게 담구는 경우는 반도체기판 손상을 주므로 결 함을 발견하기 어렵게 만드는데 반하여, 게이트 산화막을 약간이라도 남기는 경우는 라이트 식각 ( wright etch ) 시 장벽역할을 하게 되므로 반드시 완전 제거가 필요하다.
그 다음, HF 용액을 이용하여 반도체기판의 표면을 완전히 노출시키고 결함 검출 전용 에천트 ( etchant ) 인 라이트 에천트 ( wright etchant ) 를 이용하여 약 5∼10 초 동안 식각한다.
이때, 식각 공정은 식각 시간이 과도하거나 모자라면 반도체기판의 표면이 심하게 식각되거나 결함이 노출되지 않는 상태가 되어 결함을 분별하기 어렵게 되는 현상이 유발된다.
도 8 은 상기 도 6 의 결함 부분을 도시한 플레쉬 메모리 소자의 단면도로서, 플로팅 게이트의 채널 영역을 가로지는 파이프 라인 결함이 도시된 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 결함 검출방법은, 플레쉬 메모리 소자 뿐만 아니라 EEPROM, OPT 등과 같은 여타의 비휘발성 메모리 소자의 경우에도 적용 가능하며 정확한 페일 포인트를 찾을 수 있도록 하여 불량 분석의 효율을 극대화시키며 정확한 원인 공정 규명을 통한 신속한 피드백 ( feedback ) 결과로 반도체소자의 수율을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 셀내의 특정 비트라인에 소오스/드레인 접합을 관통하는 누설전류 통로가 존재하는 불량 비트라인을 공유하는 비트라인 전체에 누설전류를 흘려 전기적 특성 차이를 검출하되,
    상기 불량 비트라인을 공유하는 모든 워드라인의 어드레스를 증가시키며 셀의 I-V 특성을 측정하는 것을 특징으로 하는 반도체소자의 결함 검출방법.
  2. 삭제
  3. 셀내의 특정 비트라인에 소오스/드레인 접합을 관통하는 누설전류 통로가 존재하는 불량 비트라인을 공유하는 비트라인 전체에 누설전류를 흘려 전기적 특성 차이를 검출하되,
    상기 불량 비트라인을 공유하는 모든 셀 중에서 게이트 바이어스에 의존적인 셀을 찾는 것을 특징으로 하는 반도체소자의 결함 검출방법.
  4. 셀내의 특정 비트라인에 소오스/드레인 접합을 관통하는 누설전류 통로가 존재하는 불량 비트라인을 공유하는 비트라인 전체에 누설전류를 흘려 전기적 특성 차이를 검출하되,
    상기 불량 비트라인을 공유하는 모든 셀에 드레인 스트레스를 주는 것을 특징으로 하는 반도체소자의 결함 검출방법.
  5. 제 4 항에 있어서,
    상기 불량 비트라인을 공유하는 모든 셀 중에서 드레인 스트레스에 취약한 셀을 찾는 것을 특징으로 하는 반도체소자의 결함 검출방법.
  6. 제 4 항에 있어서,
    상기 반도체소자의 결함을 검출하기 위한 드레인 스트레스 인가 공정은 ( 해당 섹터의 1펄스 폭 ) × ( 총 워드라인 수 ) × ( 최대 펄스 반복회수 )를 기준으로 인가 시간을 결정하여 실시하는 것을 특징으로 하는 반도체소자의 결함 검출방법.
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