KR20010003409A - 플래쉬 메모리 소자의 누설전류 측정 방법 - Google Patents

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KR20010003409A
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Abstract

본 발명은 플래쉬 메모리 소자의 누설전류 측정 방법에 관한 것으로, 소오스 및 드레인이 형성된 반도체 기판상에 터널 산화막 및 제 1 게이트가 적층된 구조를 갖는 제 1 게이트 셀의 문턱전압을 이용하여 제 1 게이트 전압의 변위값을 추출하고, 제 1 게이트 셀의 게이트 전압와 드레인 전류와의 관계를 유도한 후, 제 1 게이트 상에 유전체막 및 제 2 게이트를 적층한 구조를 갖는 스택 게이트형의 플래쉬 메모리 셀에서, 플래쉬 메모리 셀의 드레인 단자에만 전압을 인가하고 제 1 게이트 전압의 변위값을 이용하여 플래쉬 메모리 셀의 문턱전압과 플로팅 게이트 전압과의 관계식을 유한 다음, 제 1 게이트의 전압, 제 1 게이트 셀의 드레인 전류 및 플래쉬 메모리 셀의 문턱전압과 플로팅 게이트 전압의 관계식에 의해 플래쉬 메모리 셀의 누설전류를 계산하므로써, 단일 셀 레벨에서의 누설 전류 예측이 PCM 상에서 가능하도록 하여, 셀의 누설전류 수준을 정확히 측정할 수 있는 플래쉬 메모리 소자의 누설전류 측정 방법이 개시된다.

Description

플래쉬 메모리 소자의 누설전류 측정 방법{Method of measuring a leakage current for a flash memory device}
본 발명은 플래쉬 메모리 소자의 누설전류 측정 방법에 관한 것으로, 특히 프로세스 제어 모니터(Process Control Monitor; 이하, PCM이라 함)를 이용하여 단일 셀(single cell)의 비트라인 누설전류를 예측할 수 있는 플래쉬 메모리 소자의 누설전류 측정 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 단위 셀의 면적도 감소하게 되며, 이에 따라 채널 길이가 감소하여 누설전류(leakage current)가 증가하게 된다. 따라서, 소자의 누설전류를 감소시키기 위하여 누설전류를 정확히 측정하는 것이 매우 중요한 문제가 되고 있다.
종래에는 누설전류를 테스트 하는 데에 테스트 칩이라고 하는 패턴을 사용하였다. 테스트 칩은 사용자의 편의에 따라 512K 또는 1M로 설계되며, 프로덕트 레벨이 아님에도 불구하고 상당히 유용한 정보를 제공한다. 이러한 테스트 칩은 레티클 프래임 상에서 상당한 면적을 차지하기 때문에 여러개의 패턴을 삽입할 수 없다. 스택(stack) 게이트형 플래쉬 셀에서 존재하는 비트라인 누설전류는 독출(read)시에 인가되는 드레인 바이어스와 프로그램(program)이나 리커버리(recovery)시 인가되는 드레인 바이어스에 대해 각각 존재한다. 여기에서, 독출시에 발생되는 누설전류는 테스트 순서상 소거 검증 후 리커버리를 할것인지 하지 않을 것인지를 결정하는 요소인데 이 누설 전류는 단일 셀에 흐르는 인스트릭(instric)한 전류 레벨에 비트라인에 연결된 총 셀의 수를 곱하므로써 계산되어진다. 그러나 프로그램이나 리커버리시 발생되는 누설은 측정하기가 어려운데, 그 이유는 드레인 바이어스가 인가되는는 순간 셀이 바로 프로그램 상태로 가기 때문에 실제로 원하는 값보다 적은 양으로 누설전류가 측정되기 때문이다. 이러한 문제 때문에 종래에는 단일 셀로 누설전류를 측정하는 것이 매우 어려운 문제점이 있다.
따라서, 본 발명은 단일 셀 레벨에서의 누설 전류 예측이 PCM 상에서 가능하도록 하여, 셀의 누설전류 수준을 정확히 측정할 수 있어 소자의 고집적화에 따른 문제에 적절하게 대응할 수 있는 플래쉬 메모리 소자의 누설전류 측정 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자으 누설전류 측정 방법은 소오스 및 드레인이 형성된 반도체 기판상에 터널 산화막 및 제 1 게이트가 적층된 구조를 갖는 제 1 게이트 셀의 제 1 게이트, 소오스, 드레인 및 반도체 기판에 각각의 전압을 인가하여 측정된 문턱전압을 이용하여 제 1 게이트 전압의 변위값을 추출하는 단계와, 상기 제 1 게이트 셀의 게이트 전압와 드레인 전류와의 관계를 유도하는 단계와, 상기 제 1 게이트 상에 유전체막 및 제 2 게이트를 적층한 구조를 갖는 스택 게이트형의 플래쉬 메모리 셀에서, 상기 플래쉬 메모리 셀의 드레인 단자에만 전압이 인가된 상태에서, 상기 제 1 게이트 전압의 변위값을 이용하여 상기 플래쉬 메모리 셀의 문턱전압과 플로팅 게이트 전압과의 관계식을 유도하는 단계와, 상기 제 1 게이트의 전압, 제 1 게이트 셀의 드레인 전류 및 플래쉬 메모리 셀의 문턱전압과 플로팅 게이트 전압의 관계식에 의해 플래쉬 메모리 셀의 누설전류를 계산하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 소자의 누설전류 측정 방법을 설명하기 위해 도시한 흐름도.
도 2는 플래쉬 메모리 셀의 문턱전압과 플로팅 게이트 전위와의 관계를 나타내는 그래프.
도 3은 플로팅 게이트의 DIBL 특성을 나타내는 그래프.
도 4는 플래쉬 메모리 셀의 문턱전압과 누설전류와의 관계를 나타내는 그래프.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 소자의 누설전류 측정 방법을 설명하기 위해 도시한 흐름도이고, 도 2는 플래쉬 메모리 셀의 문턱전압과 플로팅 게이트 전위와의 관계를 나타내는 그래프, 도 3은 플로팅 게이트의 DIBL 특성을 나타내는 그래프이며, 도 4는 플래쉬 메모리 셀의 문턱전압과 누설전류와의 관계를 나타내는 그래프이다.
플래쉬 메모리 셀의 비트라인 누설전류는 셀의 문턱전압(Vt), 플로팅 게이트 전압(Vfg) 및 DIBL(Drain Induced Barrier Lowering) 특성을 이용하여 측정한다.
먼저, 소오스 및 드레인이 형성된 반도체 기판 상에 터널 산화막 및 제 1 게이트(플로팅 게이트)를 형성하고 문턱전압(Vt_poly1)을 측정한 후, 주변 노드의 커플링비와 전압을 이용하여 제 1 게이트 전압의 변위값(VQ)을 계산하여 저장한다(101). 채널에 흐르는 전류를 1㎂라 가정하고, 게이트전압(Vg)이 셀의 문턱전압(Vt_cell)과 같고, 드레인 전압(Vd)이 0.8V, 소오스 및 벌크 전압(Vs, Vb)이 0V이면, 셀의 문턱전압(Vt_poly1)은 [수학식 1]과 같이 나타내어진다.
Vt_poly1 = Cg×Vg + Cd×Vd + Cs×Vs + Cb×Vb + VQ
= Cg×Vt_cell + Cd×0.8 + VQ
[수학식 1]로부터 VQ값이 유도된다(VQ=Vt_poly1-Cg×Vt_cell-Cd×0.8)된다 이후, 제 1 게이트만으로 이루어진 셀의 DIBL 특성을 측정하여 저장한다(102). DIBL 특성은 도 3에 도시한 것과 같이, 초기 제 1 게이트의 전압(Vg)이 증가함에 따라 드레인 전류(Id)는 차츰 미소하게 감소하다가 어느 순간부터 급격히 증가하는 것을 알 수 있다.
다음에, 제 1 게이트(플로팅 게이트) 상에 유전체막 및 제 2 게이트(콘트롤 게이트)를 적층하여 스택 게이트 형의 플래쉬 메모리 셀을 제조한 후, 제 1 게이트 전압의 변위값(VQ)을 이용하여 셀의 문턱전압 (Vt_cell)과 플로팅 게이트 전압(Vfg)과의 관계식을 유도한다(103). 예를 들어, 독출 동작시에 실제 셀의 게이트에 인가되는 바이어스를 4V라 가정하면, 실제 플로팅 게이트 전압은 게이트 커플링으로 인하여 커플링값만큼 작아질 것이다. 이와 같은 사실을 전제로, 프로그램 동작이나 리커버리 동작시 플로팅 게이트 노드와 다른 노드와의 커플링 정도를 다음의 [수학식 2]와 같이 나타낼 수 있다. [수학식 2]에서는 플로팅 게이트 주위에서 바라본 전위를 각 노드의 커플링과 전압으로 나타내었다.
Vfg = Cg×Vg + Cd×Vd + Cs×Vs + Cb×Vb + VQ
[수학식 2]에서 Cx는 각각 게이트(g), 드레인(d), 소오스(s) 및 벌크(b)의 커플링비를 나타내고, Vx는 각각 초기 제 1 게이트(g), 드레인(d), 소오스(s) 및 벌크(b)의 전압을 나타낸다. 또한, VQ는 플로팅 게이트 전압(Vfg)의 변위값을 나타낸다.
드레인에만 5V의 전압이 인가된 상태에서(Vd=5V, Vg=Vs=Vb=0V) 플로팅 게이트 전압은 [수학식 1]에서 유도된 VQ값을 이용하여 다음의 [수학식 3]과 같이 나타내어진다.
Vfg = Vt_poly1-Cg×Vt_cell-Cd×0.8 +Cd×5
[수학식 3]으로부터 셀의 문턱전압과 플로팅 게이트전압과의 관계를 구할 수 있으며, 이를 도 2의 그래프에 나타내었다.
도 3에 나타낸 제 1 게이트 셀의 DIBL 특성에 의해 초기 플로팅 게이트 전압(Vg)과 드레인 전류(Id)와의 관계를 구하게 되면, 플로팅 게이트 전압(Vfg)은 초기 제 1 게이트 전압(Vg)과 제 1 게이트 전압의 변위값(VQ)으로 나타내어지고, 제 1 게이트 셀의 DIBL 특성에 의해 드레인 단자에 흐르는 전류 변화를 알 수 있으므로, 이 결과를 바탕으로 드레인 누설전류와 셀 문턱전압과의 관계식을 구한다(104). 이에 따른 결과를 도 4의 그래프로 나타내었다.
상술한 바와 같이 본 발명에 의하면 PCM을 이용하여 단일 셀 레벨에서의 누설전류 예측이 가능하기 때문에 많은 양의 데이터에 대한 누설전류 예측을 빠른 시간 내에 수행할 수 있게 된다. 이에 따라 소자가 고집적화되더라도 누설전류에 대한 성능 평가가 미리 이루어져 소자의 개발기간이 단축되게 된다.

Claims (4)

  1. 소오스 및 드레인이 형성된 반도체 기판상에 터널 산화막 및 제 1 게이트가 적층된 구조를 갖는 제 1 게이트 셀의 제 1 게이트, 소오스, 드레인 및 반도체 기판에 각각의 전압을 인가하여 측정된 문턱전압을 이용하여 제 1 게이트 전압의 변위값을 추출하는 단계;
    상기 제 1 게이트 셀의 게이트 전압와 드레인 전류와의 관계를 유도하는 단계;
    상기 제 1 게이트 상에 유전체막 및 제 2 게이트를 적층한 구조를 갖는 스택 게이트형의 플래쉬 메모리 셀에서, 상기 플래쉬 메모리 셀의 드레인 단자에만 전압이 인가된 상태에서, 상기 제 1 게이트 전압의 변위값을 이용하여 상기 플래쉬 메모리 셀의 문턱전압과 플로팅 게이트 전압과의 관계식을 유도하는 단계;
    상기 제 1 게이트의 전압, 제 1 게이트 셀의 드레인 전류 및 플래쉬 메모리 셀의 문턱전압과 플로팅 게이트 전압의 관계식에 의해 플래쉬 메모리 셀의 누설전류를 계산하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 누설전류 측정 방법.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 전압의 변위값(VQ)은 채널에 흐르는 전류를 1㎂라 가정하고, 게이트전압(Vg)이 셀의 문턱전압(Vt_cell)과 같고, 드레인 전압(Vd)이 0.8V, 소오스 및 벌크 전압(Vs, Vb)은 0V일때, 다음의 수학식에 의해 구해지는 것을 특징으로 하는 플래쉬 메모리 소자의 누설전류 측정 방법.
    [수학식]
    Vt_poly1 = Cg×Vg + Cd×Vd + Cs×Vs + Cb×Vb + VQ
    = Cg×Vt_cell + Cd×0.8 + VQ
  3. 제 1 항에 있어서,
    상기 플래쉬 메모리 셀의 문턱전압과 플로팅 게이트 전압과의 관계식은 드레인 전압이 5V, 게이트, 소오스 및 벌크 전압이 0V일때 상기 플로팅 게이트 전압의 변위값을 이용하여 다음의 수학식으로 나타내어지는 것을 특징으로 하는 플래쉬 메모리 소자의 누설전류 측정 방법.
    [수학식]
    Vfg = Cg×Vg + Cd×Vd + Cs×Vs + Cb×Vb + VQ
    =Vt_poly1-Cg×Vt_cell-Cd×0.8 +Cd×5
  4. 소오스 및 드레인이 형성된 반도체 기판상에 터널 산화막 및 제 1 게이트가 적층된 구조를 갖는 제 1 게이트 셀의 제 1 게이트, 소오스, 드레인 및 반도체 기판에 각각의 전압을 인가하여 측정된 문턱전압을 이용하여 제 1 게이트 전압의 변위값을 추출하는 단계;
    상기 제 1 게이트 셀의 게이트 전압와 드레인 전류와의 관계를 유도하는 단계;
    상기 제 1 게이트 상에 유전체막 및 제 2 게이트를 적층한 구조를 갖는 스택 게이트형의 플래쉬 메모리 셀에서, 상기 플래쉬 메모리 셀의 드레인 단자에만 전압이 인가된 상태에서, 상기 제 1 게이트 전압의 변위값을 이용하여 상기 플래쉬 메모리 셀의 문턱전압과 플로팅 게이트 전압과의 관계식을 유도하는 단계;
    상기 제 1 게이트의 전압, 제 1 게이트 셀의 드레인 전류 및 플래쉬 메모리 셀의 문턱전압과 플로팅 게이트 전압의 관계식에 의해 플래쉬 메모리 셀의 누설전류를 계산하는 단계를 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
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KR100695991B1 (ko) * 2005-06-30 2007-03-15 매그나칩 반도체 유한회사 반도체소자의 결함 검출방법

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