KR100317497B1 - 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 14
- 238000010998 test method Methods 0.000 title abstract description 8
- 238000002955 isolation Methods 0.000 claims abstract description 23
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 7
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 229910052721 tungsten Inorganic materials 0.000 abstract description 16
- 239000010937 tungsten Substances 0.000 abstract description 16
- 230000003071 parasitic effect Effects 0.000 description 4
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
본 발명은 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법에 관한 것으로, 반도체 기판 상부에 소정 간격으로 가로 및 세로로 교차되도록 형성되되, 이후 비트라인을 통한 드레인 단자 사이의 전류 패스가 형성될 부분에는 형성되지 않은 소자 분리막과, 상기 소자 분리막이 형성되지 않은 활성 영역과 수직으로 교차되도록 상기 소자 분리막의 소정 부분과 중첩되도록 형성된 게이트와, 활성 영역의 상기 반도체 기판 상에 불순물 이온 주입 공정에 의해 형성된 소오스 영역 및 드레인 영역과, 상기 소오스 영역과 접속되도록 형성된 텅스텐 배선과, 상기 드레인 영역의 소정 부분과 접속되도록 형성된 비트라인으로 이루어져, 상기 소오스 영역과 텅스텐 배선의 접촉 여부를 정확히 판단할 수 있어 소자의 개발 시간을 단축할 수 있고, 소자의 특성을 안정화할 수 있으며 수율을 향상시킬 수 있는 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법이 제시된다.
Description
본 발명은 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법에 관한 것으로, 특히 텅스텐 배선과 소오스 영역과의 접촉 유무를 정확히 판단할 수 있는 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 64M 플래쉬 메모리 소자에서는 소오스 영역과 접속되는 금속 배선으로 텅스텐을 사용하고 있다. 이를 텅스텐 로컬 인터커넥션 (W Local Interconnection)이라고도 하는데, 텅스텐 배선과 소오스 영역과의 접촉 여부를 판단하기 위한 종래의 테스트 패턴은 도 1과 같다.
도 1를 참조하면, 반도체 기판상의 소정 영역에 직선 형태로 소자 분리막 (11)을 형성하여 활성 영역과 필드 영역을 확정한다. 소자 분리막(11)과 수직으로 교차되도록 게이트(12)를 형성한다. 불순물 이온 주입 공정에 의해 활성 영역의 반도체 기판상에 소오스 영역(13) 및 드레인 영역(14)을 형성한다. 전체 구조 상부에 절연막을 형성하고, 절연막의 소정 영역을 식각하여 소오스 영역(13)을 노출시키고 드레인 영역(14)의 소정 부분을 노출시키는 비트라인 콘택(15)을 형성한다. 소오스 영역(13)과 도통되도록 텅스텐 배선(16)을 형성하고, 비트라인 콘택(15)을 매립시켜 비트라인(17)을 형성한다. 그리고, 게이트(12)에 소정 전압을 인가할 수 있도록 배선을 형성하고, 그 배선을 통해 게이트 전압 (VG)을 인가한다. 또한, 텅스텐 배선 (16)을 통해 소오스 영역(13)에 소정 전압이 인가되도록 배선을 형성하고, 그 배선을 통해 소오스 전압(VS)을 인가한다. 한편, 비트라인(17)을 통해 드레인 전압(VD)을 인가한다.
상기와 같은 테스트 패턴은 제 1 드레인 단자(VD1)와 제 2 드레인 단자 (VD2) 사이에 전압차를 주어 고전위 단자에서 저전위 단자로의 전류 흐름 상태를 체크하여 텅스텐 배선과 소오스 영역과의 접속 여부를 체크한다.
그런데, 상기와 같이 소자 분리막을 직선 형태로 형성할 경우 제 1 드레인 단자에서 제 2 드레인 단자로의 전류 패스에 B 노드를 거치는 기생 전류 패스 (parastic current path)가 발생되어 텅스텐 배선과 소오스 영역과의 접속 여부를 정확히 판단할 수 없다.
제 1 드레인 단자에서 제 2 드레인 단자로의 기생 전류 패스는 특정한 셀(A)이 과도 소거되지 않고 다른 모든 셀들이 과도 소거되었을 경우에 항상 형성되어 텅스텐 배선과 소오스 영역과의 접촉 여부를 정확하게 판단할 수 없다. 또한, 제 1 드레인 단자와 B 노드 사이의 셀이 과도 소거된 상태이고, B 노드에서는 접합부를 형성하기 위한 이온 주입 공정에 의해 활성 영역이 도전층의 역할을 하며, B 노드와 제 2 드레인 단자 사이의 셀 역시 과도 소거에 의해 채널이 턴온 상태에 있다면 상기와 같은 레이아웃에서는 제 1 드레인 단자에서 제 2 드레인 단자로의 전류 패스에 B 노드를 거치는 기생 전류 패스가 형성되어 텅스텐 배선과 소오스 영역과의 접촉 여부를 판단할 수 없다.
따라서, 본 발명은 기생 전류 패스가 발생되지 않아 텅스텐 배선과 소오스 영역과의 접촉 여부를 정확하게 판단할 수 있는 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 소정 간격으로 가로 및 세로로 교차되도록 형성되되, 이후 비트라인을 통한 드레인 단자 사이의 전류 패스가 형성될 부분에는 형성되지 않은 소자 분리막과, 상기 소자 분리막이 형성되지 않은 활성 영역과 수직으로 교차되도록 상기 소자 분리막의 소정 부분과 중첩되도록 형성된 게이트와, 활성 영역의 상기 반도체 기판 상에 불순물 이온 주입 공정에 의해 형성된 소오스 영역 및 드레인 영역과, 상기 소오스 영역과 접속되도록 형성된 텅스텐 배선과, 상기 드레인 영역의 소정 부분과 접속되도록 형성된 비트라인으로 이루어진 것을 특징으로 한다.
또한, 본 발명에 따른 플래쉬 메모리 소자의 테스트 방법은 상기 테스트 패턴에서 소오스 단자 및 게이트 단자에 각각 10V를 인가하여 모든 셀들을 과도 소거한 후 상기 비트라인을 통해 제 1 드레인 단자에 5V, 제 2 드레인 단자에 0V를 각각 인가하고, 게이트 단자 및 소오스 단자는 플로팅시켜 상기 제 2 드레인 단자의 전류를 측정하는 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 소자의 테스트 패턴을 도시한 레이아웃.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 테스트 패턴을 도시한 레이아웃.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 소자 분리막 12 및 22 : 게이트
13 및 23 : 소오스 영역 14 및 24 : 드레인 영역
15 및 25 : 비트라인 콘택 16 및 26 : 텅스텐 배선
17 및 27 : 비트라인
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 테스트 패턴의 레이아웃이다.
도 2를 참조하면, 반도체 기판상의 소정 영역에 활성 영역과 필드 영역을 확정하기 위한 소자 분리막(21)을 형성한다. 소자 분리막(21)은 이후 선택적으로 형성될 비트라인을 통해 제 1 드레인 단자와 제 2 드레인 단자 사이에 형성되는 전류 패스 부분만 형성하지 않고 그 이외의 부분은 소정 간격을 두고 가로 및 세로로 교차되도록 형성한다. 소자 분리막(21)과 수직으로 교차되도록 게이트(22)를 형성하는데, 수직으로 일부분 형성된 소자 분리막(21) 상부에 중첩되도록 형성한다. 불순물 이온 주입 공정에 의해 활성 영역의 반도체 기판상에 소오스 영역(23) 및 드레인 영역(24)을 형성한다. 전체 구조 상부에 절연막을 형성하고, 절연막의 소정 영역을 식각하여 소오스 영역 (23)을 노출시키고, 드레인 영역(24)의 소정 부분을 노출시키는 비트라인 콘택(25)을 형성한다. 소오스 영역(23)과 도통되도록 텅스텐 배선(26)을 형성하고, 비트라인 콘택(25)을 매립시켜 비트라인(27)을 형성한다. 그리고, 게이트(22)에 소정 전압을 인가할 수 있도록 배선을 형성하고, 그 배선을 통해 게이트 전압(VG)을 인가한다. 또한, 텅스텐 배선(26)을 통해 소오스 영역(23)에 소정 전압이 인가되도록 배선을 형성하고, 그 배선을 통해 소오스 전압(VS)을 인가한다. 한편, 비트라인(27)을 통해 드레인 전압(VD)을 인가한다.
상기와 같은 테스트 패턴을 이용한 플래쉬 메모리 소자의 테스트 방법을 설명하면 다음과 같다.
소오스 단자 및 게이트 단자에 각각 10V를 인가하여 모든 셀에 충전된 전하를 소오스 단자로 충분히 방전시켜 모든 셀들을 과도 소거한다. 셀이 과도 소거되면 채널이 턴온 상태에 있으므로 전류 패스가 형성된다. 이러한 전류 패스를 확인하기 위해 제 1 드레인 단자에 5V, 제 2 드레인 단자에 0V를 각각 인가하고, 게이트 단자 및 소오스 단자는 플로팅시킨다. 이러한 상태에서 제 2 드레인 단자에 전류가 측정되면 모든 셀들이 과도 소거된 것을 확인할 수 있다.
그러나, 특정 셀(C)이 과도 소거되지 않았다면 제 1 드레인 단자에서 제 2 드레인 단자로의 전류 패스가 형성되지 않는다. 즉 특정 셀(C)의 소오스 접합부가 텅스텐 배선과 접촉되지 않아 특정 셀(C)이 턴온 상태가 아니기 때문에 전류 패스가 형성되지 않은 것이다. 이에 따라 텅스텐 배선의 접촉 불량을 확인할 수 있다.
상술한 바와 같이 본 발명에 의하면 텅스텐 배선과 소오스 영역과의 접촉 여부를 정확하게 판단할 수 있어 정상적인 셀 동작을 정확하게 체크할 수 있어 소자의 개발 시간을 단축할 수 있고, 소자의 특성을 안정화할 수 있으며 수율을 향상시킬 수 있다.
Claims (2)
- 반도체 기판 상부에 소정 간격으로 가로 및 세로로 교차되도록 형성되되, 이후 비트라인을 통한 드레인 단자 사이의 전류 패스가 형성될 부분에는 형성되지 않은 소자 분리막과,상기 소자 분리막이 형성되지 않은 활성 영역과 수직으로 교차되도록 상기 소자 분리막의 소정 부분과 중첩되도록 형성된 게이트와,활성 영역의 상기 반도체 기판 상에 불순물 이온 주입 공정에 의해 형성된 소오스 영역 및 드레인 영역과,상기 소오스 영역과 접속되도록 형성된 텅스텐 배선과,상기 드레인 영역의 소정 부분과 접속되도록 형성된 비트라인으로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 테스트 패턴.
- 반도체 기판 상부에 소정 간격으로 가로 및 세로로 교차되도록 형성되되, 이후 제 1 드레인 단자와 제 2 드레인 단자 사이의 전류 패스가 형성될 부분에는 형성되지 않은 소자 분리막과,상기 소자 분리막이 형성되지 않은 활성 영역과 수직으로 교차되도록 상기 소자 분리막의 소정 부분과 중첩되도록 형성된 게이트와,활성 영역의 상기 반도체 기판 상에 불순물 이온 주입 공정에 의해 형성된소오스 영역 및 드레인 영역과,상기 소오스 영역과 접속되도록 형성된 텅스텐 배선과,상기 드레인 영역의 소정 부분과 접속되도록 형성된 비트라인으로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 테스트 패턴에 있어서,소오스 단자 및 게이트 단자에 각각 10V를 인가하여 모든 셀들을 과도 소거하는 단계와,상기 비트라인을 통해 제 1 드레인 단자에 5V, 제 2 드레인 단자에 0V를 각각 인가하고, 게이트 단자 및 소오스 단자는 플로팅시켜 상기 제 2 드레인 단자의 전류를 측정하는 것을 특징으로 하는 플래쉬 메모리 소자의 테스트 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065157A KR100317497B1 (ko) | 1999-12-29 | 1999-12-29 | 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065157A KR100317497B1 (ko) | 1999-12-29 | 1999-12-29 | 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010065284A KR20010065284A (ko) | 2001-07-11 |
| KR100317497B1 true KR100317497B1 (ko) | 2001-12-24 |
Family
ID=19632361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065157A KR100317497B1 (ko) | 1999-12-29 | 1999-12-29 | 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100317497B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100906052B1 (ko) * | 2007-09-28 | 2009-07-03 | 주식회사 동부하이텍 | 플래시 메모리 소자의 테스트 패턴 형성 방법 |
| CN108666315B (zh) * | 2017-03-31 | 2021-06-11 | 上海格易电子有限公司 | 一种闪存及其制造方法 |
-
1999
- 1999-12-29 KR KR1019990065157A patent/KR100317497B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010065284A (ko) | 2001-07-11 |
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| GRNT | Written decision to grant | ||
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|
| LAPS | Lapse due to unpaid annual fee |