KR100906052B1 - 플래시 메모리 소자의 테스트 패턴 형성 방법 - Google Patents
플래시 메모리 소자의 테스트 패턴 형성 방법 Download PDFInfo
- Publication number
- KR100906052B1 KR100906052B1 KR1020070097882A KR20070097882A KR100906052B1 KR 100906052 B1 KR100906052 B1 KR 100906052B1 KR 1020070097882 A KR1020070097882 A KR 1020070097882A KR 20070097882 A KR20070097882 A KR 20070097882A KR 100906052 B1 KR100906052 B1 KR 100906052B1
- Authority
- KR
- South Korea
- Prior art keywords
- control gate
- metal
- test pattern
- gate line
- metal wire
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title description 2
- 229910052751 metal Inorganic materials 0.000 claims abstract description 62
- 239000002184 metal Substances 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 3
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 3
- 239000010703 silicon Substances 0.000 claims abstract description 3
- 238000000206 photolithography Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 230000007704 transition Effects 0.000 claims description 2
- 238000012356 Product development Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 2
- 238000010291 electrical method Methods 0.000 abstract description 2
- 238000012544 monitoring process Methods 0.000 abstract description 2
- 238000004886 process control Methods 0.000 abstract description 2
- 239000011229 interlayer Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000053 physical method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 PCM(process control monitoring) 테스트를 통해 금속 콘택과 콘트롤 게이트 라인 간의 브리지 여부를 전기적으로 확인할 수 있는 테스트 패턴의 구조에 관한 것이다. 본 발명에 따른 테스트 패턴의 구조는 실리콘 기판에 형성된 활성 영역 상에 배열되는 복수의 콘트롤 게이트 라인과 비아를 통해 연결되는 제1금속선과 상기 콘트롤 게이트 라인 사이에 위치하며 상기 활성 영역과 금속 콘택을 통해 연결되고 상기 제1금속선과는 연결되어 있지 않은 제2금속선과 상기 제1금속선과 연결되는 제1패드와 상기 제2금속선과 연결되는 제2패드를 포함하는 것을 특징으로 한다. 본 발명에 의할 시 웨이퍼를 이용하여 바로 전기적인 방법에 의해 상기 브리지의 존재를 확인할 수 있으므로 비용 절감의 효과 및 보다 빠른 제품 개발을 가능하게 하는 효과가 있다.
콘트롤 게이트 라인, 금속 콘택, 브리지, 테스트 패턴
Description
본 발명은 데이터 저장에 사용되는 플래시 메모리 소자의 콘트롤 게이트(control gate) 라인과 금속 콘택(metal contact)간의 전기적 단락을 확인하기 위한 테스트 패턴(test pattern)에 관한 것이다.
플래시 메모리는 비휘발성 메모리 소자로서 최근 정보 저장 소자로서 널리 각광 받고 있다. 플래시 메모리 소자는 데이터를 저장하는 셀(cell) 영역과 셀 영역에 저장된 데이터의 처리를 위한 회로가 포함된 주변(peripheral) 지역으로 나뉘다. 이때 일반적으로 셀 영역은 집적화를 최대화하기 위하여 SAS(self align source)구조를 채택한다. SAS 구조는 플래시 메모리 소자의 셀 소오스 지역의 필드 산화막을 모두 제거한 후 여기에 이온 주입을 통해 확산층을 형성하여 전도성을 가진 소스 라인을 형성함으로써 구현된다. 이는 일반적으로 플래시 메모리 소자에서는 모든 셀의 소오스를 모두 접지시키기 때문에 소스 각각에 전압을 인가하기 위한 콘택을 형성할 필요가 없기 때문에다.
도 1에는 SAS 구조를 채용한 셀 영역이 나타난 있다. 콘트롤 게이트 라인(101) 사이에 SAS(102) 영역이 형성되어 있으며, 상기 SAS(102)는 신호 전달을 위해 소스 콘택(103)과 연결되어 있다. 또한 콘트롤 게이트 라인(101)를 기준으로 SAS(102)와 대칭되는 지역에는 드레인과 연결되는 드레인 콘택(104)이 형성되어 있다.
이와 같이 SAS를 채용하는 구조에 있어서는 도 1의 (A) 지역과 같이 콘트롤 게이트 라인간의 거리가 갑자기 좁아지는 지역이 존재하게 된다. 이러한 (A)와 같은 지역은, 후속하는 단계에서 콘트롤 게이트 라인 간의 절연 목적으로 층간 절연물을 형성하는 경우에 있어, 상기 층간 절연물이 상기 콘트롤 게이트 라인 사이의 공간에 완전히 충진되지 못하여 상기 공간의 일부가 비어 있는 공공(void)를 형성하는 경우가 자주 발생한다.
이러한 공공은 추후 금속 콘택을 형성하기 위하여 식각(etching)공정으로 콘택홀을 형성 과정에서 상기 콘택홀과 콘트롤 게이트 라인 사이에 채널과 같은 통로를 형성하게 된다. 이러한 채널은 상기 콘택홀을 화학기상증착법을 이용하여 텅스텐 등과 같은 금속으로 매립하는 과정에서 같이 매립됨으로써 상기 금속 콘택과 상기 콘트롤 게이트 라인을 전기적으로 연결시키는 브리지(bridge)를 형성하게 된다. 이러한 브리지를 도 1의 (105)에 개념적으로 나타내었다. 이러한 브리지는 전기적 단락(electrical short)을 발생시켜 플래시 메모리 결함(fail)의 주요 원인으로 작용하게 된다.
이러한 콘트롤 게이트 라인 간의 공공에 기인한 금속 콘택과 콘트롤 게이트 라인간의 브리지는 플래시 메모리 소자의 고집적화가 진행될수록 더욱 심각해지게 된다. 따라서 일반적인 플래시 메모리 제조 공정상에서는 제품을 완성한 후 일정한 시험을 거친 다음, 물리적 분석(physical analysis)를 통해 직접 결함 지역(failure point)를 찾아내게 된다. 따라서 이러한 브리지에 의한 결함 지역을 찾아내는 일은 상당한 시간 및 비용을 요하는 일이며, 따라서 보다 빠른 제품 개발을 방해하는 요인으로 작용하게 된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출된 것으로서, PCM(process control monitoring) 테스트를 통해 금속 콘택과 콘트롤 게이트 라인 간의 브리지 여부를 전기적으로 확인 할 수 있는 테스트 패턴의 구조에 관한 것이다.
본 발명에 따른 테스트 패턴의 구조는 실리콘 기판에 형성된 활성 영역 상에 배열되는 복수의 콘트롤 게이트 라인과 비아를 통해 연결되는 제1금속선과 상기 콘트롤 게이트 라인 사이에 위치하는 금속 콘택을 통해 상기 활성 영역과 연결되어 있고, 상기 제1금속선과는 연결되어 있지 않은 제2금속선과 상기 제1금속선과 연결되는 제1패드와 상기 제2금속선과 연결되는 제2패드를 포함하는 것을 특징으로 한다.
이때 상기 금속 콘택은 상기 콘트롤 게이트 라인 사이가 상대적으로 좁아지는 부분에 형성되는 것을 특징으로 한다.
또한 상기 제1금속선과 제2금속선은 동일한 금속층을 사진식각(photo-lithography) 공정에 의해 동시에 패터닝함으로서 형성되는 것을 특징으로 한다.
본 발명에 따른 테스트 패턴을 이용한 콘트롤 게이트 라인과 금속 콘택 간의 브리지를 확인할 수 있는 방법은 다음과 같다. 즉, 제1 금속선과 연결된 제1패드와 제2금속선과 연결된 제2 패드간에 전압을 인가하게 되는 경우, 상기 콘트롤 게이트 라인과 금속 콘택간에 브리지가 형성되어 있는 경우에는 상기 브리지를 통해 전기가 도통되므로 이러한 브리지가 존재하지 않는 경우와 비교할 때 상기 제1 패드 및 제2 패드 간에 상대적으로 상당량의 전류가 흐르게 된다. 따라서 이러한 전류를 측정함으로써 위와 같은 브리지의 존재 여부를 조사할 수 있게 된다. 이때 본 발명에 따르는 테스트 패턴은 웨이퍼의 스크라이브 라인(scribe line)에 삽입되게 되며, 따라서 상기 테스트 패턴을 이용한 테스트는 제품이 완성되기 전에 상기 제1 및 제2 패드가 완성된 직후 웨이퍼 상에서 직접 수행할 수 있다.
본 발명에 의할 시 콘트롤 게이트 라인과 금속 콘택간의 브리지에 의한 전기적 단락을 검색하기 위하여 종래와 같이 제품의 완성하고 일정 시험을 거친 후에 물리적인 방법을 사용할 필요 없이, 제1 및 제2 금속선의 형성이 완료된 웨이퍼를 이용하여 바로 전기적인 방법에 의해 상기 브리지의 존재를 확인할 수 있으므로 비용 절감의 효과 및 보다 빠른 제품 개발을 가능하게 하는 효과가 있다.
이하 첨부된 도면들을 참조하여 본 발명에 따른 테스트 패턴의 구조에 대해 상세하게 설명한다.
본 발명에 따른 테스트 패턴의 레이 아웃(lay out)을 도 2에 도시하였다. 도 2에 나타낸 것과 같이, 본 발명에 따른 테스트 패턴에서는 웨이퍼 기판에 이온 주입에 의해 형성된 활성 영역(201) 위에 게이트 산화막을 두고 그 위로 상기 활성 영역(201)을 가로지르며 형성되는 기본적으로 두 개의 콘트롤 게이트 라인(202)이 배열된다. 이때 상기 두 개의 콘트롤 게이트 라인(202)은 서로 평행하게 배열되는 부분과 상기 콘트롤 게이트 라인(202) 사이의 거리가 변화되어 그 거리가 상대적으로 큰 부분에서 작은 부분으로 천이되는 부분으로 구분될 수 있다.
이러한 콘트롤 게이트 라인(202)은 폴리 실리콘이 포함된 도포층을 사진식각공정을 이용하여 형성한다. 이때 상기 콘트롤 게이트 라인(202)을 형성한 후에는 전기적 절연을 위한 층간 절연막이 형성하게 되며, 일반적으로 층간 절연막으로는 화학기상증착법(chemical vapor deposition)에 의해 증착된 실리콘 산화막 또는 실리콘 질화막 등이 이용된다.
상기 콘트롤 게이트 라인(202)간의 거리가 상대적으로 좁아지는 부분에는 활성 영역(201)과 연결되는 금속 콘택(203)이 형성된다. 상기 금속 콘택(203)은 사진식각공정을 이용하여 콘택홀을 형성한 후 텅스텐 또는 구리 등과 같은 금속으로 상기 콘택홀을 매립함으로써 형성할 수 있다.
한편 상기 콘트롤 게이트 라인은 모두 비아(204)를 통해 제1금속선(205)과 연결되며, 상기 제1금속선(205)은 전압 인가를 위해 마련된 제1패드(207)에 연결되어 있다. 또한 상기 금속 콘택(203)은 제2금속선(206)과 연결되어 있으며, 상기 제2금속선(206)은 전압 인가를 위해 마련된 제2패드(208)에 연결되어 있다.
상기 제1금속선(205)과 제2금속선은 동일한 금속층을 사진식각공정으로 패터닝 함으로써 형성하되, 제1금속선(205)과 제2금속선(206)이 상호 연결되어 있지 않아야 한다.
또한 도 2에 보는 것과 같이 콘트롤 게이트 라인(202) 간의 거리가 좁아지는 부분이 좌우 대칭 구조를 가지는 경우에는 금속 콘택(203)도 좌우 대칭 구조를 가지고 형성될 수 있다.
위와 같은 구조를 가지는 테스트 패턴을 이용하여 콘트롤 게이트 라인(202)과 금속 콘택(203) 간의 브리지를 확인 하는 방법은 다음과 같다.
만약 콘트롤 게이트 라인(202)의 절연을 위한 층간 절연물 형성 공정이 정상적으로 진행되어 콘트롤 게이트 라인이 좁아지는 취약 지역에 공공이 형성되지 않았다면, 금속 콘택(203) 형성시 콘트롤 게이트 라인(202)과 금속 콘택(203) 간에 전기적 단락을 일으키는 브리지가 형성되지 않아 상호 전기적 절연 상태를 유지하게 된다. 따라서 제1패드와 제2패드간에 전압을 인가하여도 전류가 도통되는 통로가 형성되지 않아 전류의 흐름이 관찰되지 않는다.
그러나 만일 위와 반대로 취약 지역에서의 공공에 의해 금속 콘택(203) 형성시 금속 콘택(203)과 콘트롤 게이트 라인(202)간에 전기적 단락을 일으키는 브리지가 형성되었다면 이 브리지가 제1패드 및 제2패드 사이에 전류가 도통되는 통로 로 작용하게 된다. 따라서 상기 제1패드와 제2패드간에 전압이 인가되면 일정량의 전류가 양 패드간에 형성된 회로를 따라 흐르게 된다.
따라서 이러한 전류를 측정함으로써 플래시 메모리 소자의 주요 결함 중의 하나인 콘트롤 게이트 라인(202)과 금속 콘택(203)간의 브리지에 의한 전기적 단락을 용이하게 확인할 수 있게 된다.
도 1은 종래의 플래시 메모리 소자에 있어, SAS 구조를 채용한 셀(cell) 영역의 레이 아웃(lay out)을 도시한 것이다.
도 2는 본 발명에 따르는 플래시 메모리 소자에 있어, 콘트롤 게이트 라인(202)과 금속 콘택(203)간의 전기적 단락을 확인하기 위한 테스트 패턴의 레이 아웃을 도시한 것이다.
<도면의 주요 부분에 대한 부호의 설명>
201: 활성 영역 202: 콘트롤 게이트 라인
203: 금속 콘택 204: 비아(via)
205: 제1금속선 206: 제2금속선
207: 제1패드 208 : 제2패드
Claims (4)
- 실리콘 기판에 형성된 활성 영역(201) 상에 배열되는 콘트롤 게이트 라인(202)과 비아(204)를 통해 연결되는 제1금속선(205)과상기 콘트롤 게이트 라인(202) 사이에 위치하며 상기 콘트롤 게이트 라인(202) 사이의 거리가 상대적으로 큰 부분에서 작은 부분으로 천이되는 영역에 형성되는 금속 콘택(203)을 통해 상기 활성 영역(201)과 연결되어 있고, 상기 제1금속선(205)과는 연결되어 있지 않은 제2금속선(206)과상기 제1금속선과 연결되는 제1패드(207)와상기 제2금속선과 연결되는 제2패드(208)를포함하는 것을 특징으로 하는 플래시 메모리 소자의 테스트 패턴.
- 삭제
- 제1항에 있어서,상기 제1금속선과 제2금속선은 동일한 금속층이 사진식각공정에 의해 동시 에 형성된 것임을 특징으로 하는 플래시 메모리 소자의 테스트 패턴.
- 제1항에 있어서,상기 금속 콘택의 콘택홀은 화학기상증착법에 의하여 증착되는 텅스텐에 의해 매립되는 것을 특징으로 하는 플래시 메모리 소자의 테스트 패턴.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070097882A KR100906052B1 (ko) | 2007-09-28 | 2007-09-28 | 플래시 메모리 소자의 테스트 패턴 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070097882A KR100906052B1 (ko) | 2007-09-28 | 2007-09-28 | 플래시 메모리 소자의 테스트 패턴 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090032548A KR20090032548A (ko) | 2009-04-01 |
| KR100906052B1 true KR100906052B1 (ko) | 2009-07-03 |
Family
ID=40759346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070097882A KR100906052B1 (ko) | 2007-09-28 | 2007-09-28 | 플래시 메모리 소자의 테스트 패턴 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100906052B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010065284A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법 |
| KR20020056201A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법 |
-
2007
- 2007-09-28 KR KR1020070097882A patent/KR100906052B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010065284A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법 |
| KR20020056201A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090032548A (ko) | 2009-04-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8952716B2 (en) | Method of detecting defects in a semiconductor device and semiconductor device using the same | |
| US20110074459A1 (en) | Structure and method for semiconductor testing | |
| US8323990B2 (en) | Reliability test structure for multilevel interconnect | |
| CN107452715B (zh) | 用于测试晶体管结构的栅极绝缘的半导体器件和方法 | |
| CN203631539U (zh) | 硅通孔测试结构 | |
| US8178942B2 (en) | Electrically alterable circuit for use in an integrated circuit device | |
| US20140145194A1 (en) | Semiconductor Device Components and Methods | |
| CN110335861B (zh) | 一种半导体器件及其制作方法 | |
| KR100752188B1 (ko) | 반도체 소자의 테스트 모듈 | |
| KR102086466B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100906052B1 (ko) | 플래시 메모리 소자의 테스트 패턴 형성 방법 | |
| US9881844B2 (en) | Integrated circuits with copper hillock-detecting structures and methods for detecting copper hillocks using the same | |
| CN101645434A (zh) | 一种电熔丝器件及其制造方法 | |
| KR20070081640A (ko) | 반도체 소자 및 그 제조 방법 | |
| US7148571B1 (en) | Semiconductor device and method of manufacturing the same | |
| KR20100013977A (ko) | 반도체 소자의 테스트 패턴 및 이의 제조 방법 | |
| JP2004055736A (ja) | 電子デバイスの製造方法および電子デバイス | |
| KR20090048178A (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100605599B1 (ko) | 반도체 장치 및 그 제조방법 | |
| CN113394193B (zh) | 半导体结构及其形成方法、激光熔丝的熔断方法 | |
| KR20090088158A (ko) | 반도체 소자의 테스트 패턴 및 그 형성 방법 | |
| KR20080027078A (ko) | 반도체 소자의 퓨즈 박스 및 그의 형성방법 | |
| JP2006344635A (ja) | 評価用半導体装置 | |
| KR20090068662A (ko) | 반도체 소자의 테스트 패턴 및 이의 형성 방법 | |
| KR100702765B1 (ko) | 반도체 소자의 테스트 패턴, 그 형성 방법 및 테스트 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |