KR20090068662A - 반도체 소자의 테스트 패턴 및 이의 형성 방법 - Google Patents
반도체 소자의 테스트 패턴 및 이의 형성 방법 Download PDFInfo
- Publication number
- KR20090068662A KR20090068662A KR1020070136366A KR20070136366A KR20090068662A KR 20090068662 A KR20090068662 A KR 20090068662A KR 1020070136366 A KR1020070136366 A KR 1020070136366A KR 20070136366 A KR20070136366 A KR 20070136366A KR 20090068662 A KR20090068662 A KR 20090068662A
- Authority
- KR
- South Korea
- Prior art keywords
- gate conductive
- odd
- contacts
- conductive layer
- drain contact
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 테스트 패턴 및 이의 형성 방법에 관한 것으로, 반도체 기판 상에 평행하게 형성된 게이트 도전막 패턴들과, 상기 게이트 도전막 패턴 중 이븐 게이트 도전막 패턴 상에 형성된 다수의 이븐 콘택들과, 상기 게이트 도전막 패턴 중 오드 게이트 도전막 패턴 상에 형성된 다수의 오드 콘택들과, 상기 게이트 도전막 패턴들의 일단에서부터 일정 부분의 상기 이븐 콘택들의 상부에 형성된 이븐 금속 배선, 및 상기 게이트 도전막 패턴들의 타단에서부터 상기 일정 부분은 상기 오드 콘택들의 상부에 형성된 오드 금속 배선을 포함하는 반도체 소자의 테스트 패턴 및 이의 형성 방법을 개시한다.
드레인 콘택, 테스트 패턴, 브릿지
Description
본 발명은 반도체 소자의 테스트 패턴 및 이의 형성 방법에 관한 것으로, 특히 드레인 콘택의 결함을 검출하기 위한 반도체 소자의 테스트 패턴 및 이의 형성 방법에 관한 것이다.
대부분의 고집적 메모리 소자는 0.15㎛이하의 디자인 룰을 갖는 초미세 공정을 수행하여 제조한다. 이러한 초미세 공정들의 특성을 평가하기 위하여 반도체 기판의 일부분에 테스트 패턴(Test pattern)을 형성하고 있으며, 이 테스트 패턴을 이용하여 각각의 공정 특성을 모니터링(Monitoring) 하고 있다.
도 1은 종래 기술에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 사시도이다.
도 1을 참조하면, 반도체 소자의 테스트 패턴은 반도체 기판(10) 상에 도전막 패턴(11)을 형성한 후, 소자 분리 공정을 실시하여 소자 분리막(12)을 형성한 다. 이 후, 도전막 패턴(11) 상에 다수의 드레인 콘택(13)을 형성하고, 드레인 콘택(13)을 연결하는 금속 배선(14)을 형성한다.
종래 기술에 따른 반도체 소자의 테스트 패턴을 이용하여 테스트를 실시하는 방법은 인접한 금속 배선에 전류를 인가하여 전류가 검출되는지를 측정하게 된다. 그러나 이때 드레인 콘택의 브릿지에 의해 공정 결함이 발생하여도 금속 배선간의 브릿지 현상에 의한 것인지 드레인 콘택의 브릿지에 의한 결함인지 구분할 수 없다.
본 발명이 이루고자 하는 반도체 소자의 테스트 패턴은 다수의 드레인 콘택을 연결하는 다수의 금속 배선 중 이븐 금속 배선과 오드 금속 배선이 서로 인접하지 않도록 형성함으로써, 금속 배선의 브릿지 현상을 방지하여 드레인 콘택의 결함만을 검출할 수 있는 반도체 소자의 테스트 패턴 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 테스트 패턴은 반도체 기판 상에 평행하게 형성된 게이트 도전막 패턴들과, 상기 게이트 도전막 패턴 중 이븐 게이트 도전막 패턴 상에 형성된 다수의 이븐 콘택들과, 상기 게이트 도전막 패턴 중 오드 게이트 도전막 패턴 상에 형성된 다수의 오드 콘택들과, 상기 게이트 도전막 패턴들의 일단에서부터 일정 부분의 상기 이븐 콘택들의 상부에 형성된 이븐 금속 배선, 및 상기 게이트 도전막 패턴들의 타단에서부터 상기 일정 부분은 상기 오드 콘택들의 상부에 형성된 오드 금속 배선을 포함한다.
본 발명의 일실시 예에 따른 반도체 소자의 테스트 패턴 형성 방법은 반도체 기판 상에 평행한 다수의 게이트 도전막 패턴들을 형성하는 단계와, 상기 다수의 게이트 도전막 패턴들 중 이븐 게이트 도전막 상에 다수의 이븐 콘택들을 형성하는 단계와, 상기 다수의 게이트 도전막 패턴들 중 오드 게이트 도전막 상에 다수의 오드 콘택들을 형성하는 단계와, 상기 다수의 이븐 콘택들 중 상기 게이트 도전막 패턴의 일단에서부터 중앙 부분에까지 형성된 상기 이븐 콘택 상부에 이븐 금속 배선을 형성하는 단계, 및 상기 다수의 오드 콘택들 중 상기 게이트 도전막 패턴의 타단에서부터 상기 중앙 부분에까지 형성된 상기 오드 콘택 상부에 오드 금속 배선을 형성하는 단계를 포함한다.
본 발명의 일실시 예에 따르면, 다수의 드레인 콘택을 연결하는 다수의 금속 배선 중 이븐 금속 배선과 오드 금속 배선이 서로 인접하지 않도록 형성함으로써, 금속 배선의 브릿지 현상을 방지하여 드레인 콘택의 결함만을 검출할 수 있는 반도체 소자의 테스트 패턴 및 이의 제조 방법을 제공하는 데 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2는 본 발명의 일실시 예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 사시도이다.
도 2를 참조하면, 반도체 기판(100) 상에 게이트 절연막(101), 및 게이트용 도전막(102)을 형성한다. 게이트 절연막(101), 및 게이트용 도전막(102)은 플래시 메모리 소자의 경우 터널 절연막, 및 플로팅 게이트용 도전막에 대응된다.
이 후, 식각 공정을 실시하여 게이트용 도전막(102) 및 게이트 절연막(101)을 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 이 후, 노출되는 반도체 기판(100)을 식각하여 소자 분리용 트렌치를 형성하고 이를 절연막으로 채워 소자 분리막(103)을 형성한다.
이 후, 도면으로 도시되진 않았지만 소자 분리막(103)을 포함한 전체 구조 상에 절연막을 형성한다. 이후, 절연막을 식각하여 게이트용 도전막(102)의 상부가 노출되는 드레인 콘택홀을 형성하고 이를 도전 물질로 채워 드레인 콘택(104, 105))들을 형성한다. 이때 설명의 편의를 위해 다수의 트레인 콘택들을 이븐 드레인 콘택(104) 및 오드 드레인 콘택(105)으로 구분한다. 즉, 동일한 게이트용 도전막(102)의 상부에 형성된 콘택 그룹을 이븐 드레인 콘택(104)으로 정의하고, 인접한 게이트용 도전막(102)의 상부에 형성된 콘택 그룹을 오드 드레인 콘택(105)으로 정의한다.
이 후, 이븐 드레인 콘택(104)들 중 일부와 연결되는 이븐 금속 배선(106), 및 오드 드레인 콘택(105)들 중 일부와 연결되는 오드 금속 배선(107)을 형성한다.
이를 좀더 상세하게 설명하면, 이븐 금속 배선(106)은 이븐 드레인 콘 택(104)들 중 게이트용 도전막(102)의 일단에서부터 일정 영역에 형성된 이븐 드레인 콘택(104)들 상부에 형성된다. 오드 금속 배선(107)은 오드 드레인 콘택(105) 중 게이트용 도전막(102)의 타단에서부터 일정 영역에 형성된 오드 드레인 콘택(105)들 상부에 형성된다. 상기 일정 영역은 게이트용 도전막(102)의 중간 부분인 것이 바람직하나 이를 한정하지는 아니한다. 이로 인하여 이븐 금속 배선(106), 및 오드 드레인 콘택(105)은 서로 인접하지 않게 형성된다. 즉, 이븐 금속 배선(106)이 형성된 영역의 인접한 오드 드레인 콘택(105)들 상부에는 오드 금속 배선(107)이 형성되지 않고, 오드 금속 배선(107)이 형성된 영역의 인접한 이븐 드레인 콘택(104)들 상부에는 이븐 금속 배선(106)이 형성되지 않는다. 이로 인하여 이븐 금속 배선(106), 및 오드 드레인 콘택(105) 사이의 브릿지 현상이 발생하지 않는다.
따라서 테스트 패턴을 이용한 테스트 공정시 이븐 금속 배선(106), 및 오드 금속 배선(107)의 브릿지 현상을 제외한 이븐 드레인 콘택들(104)과 오드 드레인 콘택들(105) 간의 결함만 검출할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 소자의 사시도이다.
도 2는 본 발명의 일실시 예에 따른 반도체 소자의 테스트 패턴을 설명하기 위한 사시도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 게이트 절연막
102 : 게이트 도전막 103 : 소자 분리막
104 : 이븐 드레인 콘택 105 : 오드 드레인 콘택
106 : 이븐 금속 배선 107 : 오드 금속 배선
Claims (5)
- 반도체 기판 상에 평행하게 형성된 게이트 도전막 패턴들;상기 게이트 도전막 패턴 중 이븐 게이트 도전막 패턴 상에 형성된 다수의 이븐 콘택들;상기 게이트 도전막 패턴 중 오드 게이트 도전막 패턴 상에 형성된 다수의 오드 콘택들;상기 게이트 도전막 패턴들의 일단에서부터 일영역의 상기 이븐 콘택들의 상부에 형성된 이븐 금속 배선; 및상기 게이트 도전막 패턴들의 타단에서부터 상기 일영역의 상기 오드 콘택들의 상부에 형성된 오드 금속 배선을 포함하는 반도체 소자의 테스트 패턴.
- 제 1 항에 있어서,상기 일영역은 상기 게이트 도전막 패턴의 중앙 부분인 반도체 소자의 테스트 패턴.
- 제 1 항에 있어서,상기 이븐 금속 배선과 상기 오드 금속 배선은 서로 평행하게 형성되데, 서 로 인접하지 않는 반도체 소자의 테스트 패턴.
- 반도체 기판 상에 평행한 다수의 게이트 도전막 패턴들을 형성하는 단계;상기 다수의 게이트 도전막 패턴들 상에 다수의 콘택을 형성하는 단계; 및상기 다수의 콘택 상에 상기 다수의 콘택 중 이븐 콘택의 일부를 연결하는 이븐 금속 배선 및 상기 다수의 콘택 중 오드 콘택의 일부를 연결하는 오드 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 테스트 패턴 형성 방법.
- 반도체 기판 상에 평행한 다수의 게이트 도전막 패턴들을 형성하는 단계;상기 다수의 게이트 도전막 패턴들 중 이븐 게이트 도전막 상에 다수의 이븐 콘택들을 형성하는 단계;상기 다수의 게이트 도전막 패턴들 중 오드 게이트 도전막 상에 다수의 오드 콘택들을 형성하는 단계;상기 다수의 이븐 콘택들 중 상기 게이트 도전막 패턴의 일단에서부터 중앙 부분에까지 형성된 상기 이븐 콘택 상부에 이븐 금속 배선을 형성하는 단계; 및상기 다수의 오드 콘택들 중 상기 게이트 도전막 패턴의 타단에서부터 상기 중앙 부분에까지 형성된 상기 오드 콘택 상부에 오드 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 테스트 패턴 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070136366A KR20090068662A (ko) | 2007-12-24 | 2007-12-24 | 반도체 소자의 테스트 패턴 및 이의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070136366A KR20090068662A (ko) | 2007-12-24 | 2007-12-24 | 반도체 소자의 테스트 패턴 및 이의 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090068662A true KR20090068662A (ko) | 2009-06-29 |
Family
ID=40996029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070136366A KR20090068662A (ko) | 2007-12-24 | 2007-12-24 | 반도체 소자의 테스트 패턴 및 이의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090068662A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113327912A (zh) * | 2021-05-28 | 2021-08-31 | 上海华力微电子有限公司 | 半导体器件 |
-
2007
- 2007-12-24 KR KR1020070136366A patent/KR20090068662A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113327912A (zh) * | 2021-05-28 | 2021-08-31 | 上海华力微电子有限公司 | 半导体器件 |
| CN113327912B (zh) * | 2021-05-28 | 2023-09-29 | 上海华力微电子有限公司 | 半导体器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20090068662A (ko) | 반도체 소자의 테스트 패턴 및 이의 형성 방법 | |
| US20120298992A1 (en) | Test layout structure | |
| KR100787745B1 (ko) | 반도체 제조용 ｐｃｍ 테스트 패턴 | |
| KR101164956B1 (ko) | 반도체 소자 | |
| KR20100013977A (ko) | 반도체 소자의 테스트 패턴 및 이의 제조 방법 | |
| KR100871756B1 (ko) | 반도체 소자의 모니터링용 패턴 및 형성방법 | |
| US7514278B2 (en) | Test-key for checking interconnect and corresponding checking method | |
| KR20090088158A (ko) | 반도체 소자의 테스트 패턴 및 그 형성 방법 | |
| US20160351456A1 (en) | Test pattern structure for monitoring semiconductor fabrication process | |
| KR100906052B1 (ko) | 플래시 메모리 소자의 테스트 패턴 형성 방법 | |
| JP2009076808A (ja) | 半導体装置 | |
| JP2007024719A (ja) | 半導体装置の評価方法 | |
| US7306958B2 (en) | Composite pattern for monitoring various defects of semiconductor device | |
| CN114420709A (zh) | 阵列基板的栅极断线修复方法、阵列基板和显示装置 | |
| JP2008060213A (ja) | 半導体装置の製造方法 | |
| KR20130022197A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20110115317A (ko) | 반도체 소자 및 그의 형성 방법 | |
| JP2006269898A (ja) | 配線不良検出素子及び配線不良検出方法 | |
| JP2007116041A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR20080040280A (ko) | 테그용 패턴 구조물 및 이를 형성하기 위한 방법 | |
| JP2004342717A (ja) | 半導体装置およびその検査方法 | |
| JP2005051058A (ja) | 半導体装置 | |
| KR20090087224A (ko) | 반도체 소자의 테스트 패턴 | |
| KR20050115679A (ko) | 반도체소자의 테스트 패턴 | |
| JP2008153333A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |