KR20090087224A - 반도체 소자의 테스트 패턴 - Google Patents

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Abstract

본 발명은 반도체 소자의 테스트 패턴에 관한 것이다.
본 발명의 실시예에 따른 반도체 소자의 테스트 패턴은 일정간격 이격되어 배열된 워드라인과, 상기 워드라인과 교차하고 서로 이격되어 배열되는 활성영역과, 상기 활성영역 사이에 형성되는 소자분리막과, 상기 워드라인으로부터 일정간격 이격되어 복수의 워드라인마다 교번적으로 배열되어 물고기뼈 구조를 이루는 배선과, 상기 활성영역과 상기 배선을 접속시키는 배선 컨택과, 상기 배선과 교번적으로 접속되는 제 1 및 제 2 검출단자를 포함하는 것을 특징으로 한다.
상기와 같이, 본 발명은 워드라인과 동일방향으로 형성된 비트라인에 교번적으로 검출단자를 연결하고, 활성영역에 비트라인 컨택을 형성시켜 활성영역 사이의 소자분리막의 보이드를 검출하도록 함으로써, 보이드 검출 효율을 높여 반도체 소자의 수율을 향상시킨다.
ISO, 보이드, 테스트, 브릿지, 활성영역

Description

반도체 소자의 테스트 패턴{TEST PATTERN OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 테스트 패턴(Test pattern)에 관한 것으로, 더욱 상세하게는 활성영역(active) 사이의 소자분리막 증착 공정 시 발생되는 보이드(Void)에 의한 브리지(Bridge) 발생 여부를 검출하여 반도체 소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로 반도체 소자는 활성영역 및 소자 분리막을 형성하고 그 상부에 워드라인 기능을 하는 게이트영역을 형성하게 되는데, 반도체 소자의 집적도가 높아지면서, 활성영역간의 간격이 좁아지게 되어 활성영역 사이에 형성되는 소자분리막 증착 공정시 보이드(void)가 발생되는 경우가 빈번하다.
이러한 보이드는 공기층으로서, 추후 게이트영역 형성을 위한 게이트 폴리물질 증착시 게이트 폴리물질이 보이드에 채워져 활성영역간에 브릿지(bridge)역할을 하게 된다. 이와같이, 활성영역간에 브릿지가 발생되면 절연되어야 하는 활성영역간에 전기적 연결이 가능해져 오류가 발생하게 된다.
이에, 종래에는 보이드 검출을 위해 도 1과 같은 테스트 패턴을 이용해왔다.
도 1을 참조하면, 종래의 테스트 패턴은 반도체 기판(도시하지 않음)에 세로 축 방향으로 일정간격 이격되어 배열된 워드라인(10)들, 가로축 방향으로 일정 간격 이격되면서 T 타입으로 배열되되, 이웃하는 라인과 교차 배열된 다수개의 활성영역(20), 활성영역(20)들 사이에 형성되는 소자분리막(30), 및 워드라인(10)들과 교번적으로 각각 접속되는 제 1 및 제 2 검출 단자(40, 50)로 구성된다. 여기서, 활성영역(20)은 두 개의 워드 라인(10)과 교차된다.
상기와 같은 구성을 갖는 종래의 테스트 패턴은, 제 1 및 제 2 검출단자(40, 50)가 워드라인(10)들과 교번적으로 전기적 연결관계를 가지게 되며 교번적으로 위치한 워드라인(10)끼리는 전기적 연결관계를 가지지 않는다.
이에, 정상상태에서는 제 1 검출단자(40)에 전류를 흘려보냈을때 제 2 검출단자(50)에 전류가 검출되지 않게 되는데, 소자분리막(30)에 보이드가 형성된 경우 보이드에 의해 제 2 검출단자(50)에서 전류가 검출되게 된다.
그런데, 이러한 테스트 패턴 방식은, 제 1 및 제 2 검출단자(40, 50)를 워드라인(10)에 연결하여 워드라인단에서 테스트를 하게 되므로, 워드라인간의 브릿지가 발생하는 경우에도 제 1 검출단자(40)와 제 2 검출단자(50) 사이에 전류가 흐르게 되어, 정작 활성영역 사이의 소자분리막의 보이드 검출이 어려운 문제점이 있었다.
즉, 종래의 테스트 패턴 방식은 활성영역간의 브릿지 뿐만 아니라 워드라인간의 브릿지가 발생하더라도 제 1 검출단자(40)와 제 2 검출단자(50) 사이에 전류가 흐르게 되어, 보이드 형성으로 인한 오류인지 워드라인 브릿지로 인한 오류인지 알 수가 없게 된다.
이와같이, 종래의 테스트 패턴은 워드라인단에서의 테스트 시 소자분리막(30)내의 아주 작은 보이드(나노 보이드)는 검출하기 어려워, 반도체 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 워드라인과 동일방향으로 형성된 비트라인에 검출단자를 연결하고, 비트라인 컨택을 통해 활성영역 사이의 소자분리막의 보이드를 검출하도록 함으로써, 보이드 검출 효율을 높여 반도체 소자의 수율을 향상시키는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 테스트 패턴은 일정간격 이격되어 배열된 워드라인과, 상기 워드라인과 교차하고 서로 이격되어 배열되는 활성영역과, 상기 활성영역 사이에 형성되는 소자분리막과, 상기 워드라인으로부터 일정간격 이격되어 복수의 워드라인마다 교번적으로 배열되어 물고기뼈 구조를 이루는 배선과, 상기 활성영역과 상기 배선을 접속시키는 배선 컨택과, 상기 배선과 교번적으로 접속되는 제 1 및 제 2 검출단자를 포함하는 것을 특징으로 한다.
또한, 상기 배선 컨택은 이웃하는 배선 컨택과 서로 다른 활성영역 상에 형성되는 것을 특징으로 한다.
또한, 상기 활성영역은 두개의 워드라인에 교차되어 배열되는 것을 특징으로 한다.
또한, 상기 배선은 두 개의 워드라인마다 교번적으로 배열되는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴은 일정간격 이격되어 배열된 워드라인과, 상기 워드라인과 교차하고 서로 이격되어 배열되는 활성영역과, 상기 활성영역 사이에 형성되는 소자분리막과, 상기 워드라인과 동일방향으로 이격되어 배열되되 요철모양으로 서로 마주보도록 배열하는 배선과, 상기 활성영역과 상기 배선을 접속시키는 배선 컨택과, 상기 배선과 교번적으로 각각 접속되는 제 1 및 제 2 검출 단자를 포함하여 구성함을 특징으로 한다.
또한, 상기 배선 컨택은 상기 배선의 요철모양의 돌출된 끝단에 형성되도록 하는 것을 특징으로 한다.
상기와 같이 본 발명은 워드라인과 동일방향으로 형성된 비트라인에 교번적으로 검출단자를 연결하고, 활성영역에 비트라인 컨택을 형성시켜 활성영역 사이의 소자분리막의 보이드를 검출하도록 함으로써, 보이드 검출 효율을 높여 반도체 소자의 수율을 향상시키는 효과가 있다.
이하, 본 발명에 따른 반도체 소자의 테스트 패턴을 첨부된 도 2 내지 도 4를 참조하여 상세히 설명한다.
먼저, 도 2는 본 발명의 실시예에 따른 반도체 소자의 테스트 패턴의 레이아 웃도이다.
본 발명에 따른 테스트 패턴은 반도체 기판(도시하지 않음)에 세로축 방향으로 일정간격 이격되어 배열된 워드라인(102)들, 가로축 방향으로 일정 간격 이격되면서 T 타입으로 배열되되 이웃하는 라인과 교차 배열된 다수개의 활성영역(104), 활성영역(104)들 사이에 형성되는 소자분리막(106), 워드라인(102)과 동일방향으로 일정간격 이격되어 배열되되 두 개의 워드라인과 교번적으로 배열되고 물고기뼈와 같은 구조를 이루는 비트라인(108)들, 소자분리막(106)과 인접한 활성영역(104) 상부의 비트라인(108)과 접속되어 형성되는 비트라인 컨택(110), 및 비트라인(108)들과 교번적으로 각각 접속되는 제 1 및 제 2 검출 단자(112, 114)로 구성된다.
여기서, 활성영역(104)은 두 개의 워드 라인(102)에 교차되고, 워드라인(102)과 비트라인(108)은 방향은 동일하나 그 층이 다르며, 비트라인 컨택(110)은 소자분리막(106)마다 교번적으로 형성된다. 이때, 인접한 워드라인(102) 간에는 전기적 연결관계를 가지지 않는다.
도 3을 참조하면, 도 2의 A 부분을 확대한 것으로, 비트라인(108)을 중심축으로 하여 좌우측에 워드라인(102)이 배치되고, 비트라인(108)은 중심축에 수직하여 활성영역(104) 상에 일정 길이 연장되고 연장된 끝단에 비트라인 컨택(110)이 형성되며 비트라인 컨택(110)은 오버랩(overlap)되지 않도록 교번적으로 배치되게 된다.
이에, 비트라인 컨택(110) 사이의 소자분리막(106)에 보이드가 형성되면 활성영역(104) 사이 즉 비트라인(108) 사이에 브릿지가 형성되어 전류가 흐르게 된 다.
이와같은 구조를 갖는 본 발명의 테스트 패턴 방식은 제 1 및 제 2 검출단자(112, 114)에 전압을 인가한 후, 비트라인(108)을 통해 흐르는 전류의 양을 측정하여 소자분리막(106)의 보이드 형성 유무를 판단한다. 즉, 비트라인 컨택(110)을 통해 전류가 흐르는지를 판단하여 보이드 형성 유무를 판단하는 것이다.
이러한 테스트 패턴 방식을 더욱 구체적으로 설명하면, 제 1 검출단자(112)에 전압을 인가하고 제 2 검출단자(114)는 그라운드(ground)전압으로 설정한 후, 제 1 검출단자(112)를 통해 일정한 전류레벨(10nA)에서의 브레이크다운 전압(breakdown voltage) 레벨을 체크한다.
이에, 활성영역(104) 사이의 소자분리막(106)에 보이드가 발생하지 않은 경우 게이트 옥사이드의 브레이크 다운 전압에 해당하는 6V가 일정하게 감지되나, 보이드가 발생한 경우에는 6V보다 낮은 전압레벨이 감지된다.
이와같이, 본 발명의 실시예는 활성영역 양단에 비트라인컨택을 형성하고 비트라인을 물고기뼈 형상으로 형성하여 워드라인단이 아니라 비트라인단에서 활성영역 사이의 브릿지를 검출하도록 하여 워드라인간의 브릿지 형성여부와 상관없이 활성영역 사이의 보이드 검출이 용이하게 된다.
한편, 도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴 레이아웃도이다.
도 4의 본 발명의 다른 실시예에 따른 테스트 패턴은, 반도체 기판(도시하지 않음)에 세로축 방향으로 일정간격 이격되어 배열된 워드라인(202)들, 가로축 방향 으로 일정 간격 이격되면서 T 타입으로 배열되되 이웃하는 라인과 교차 배열된 다수개의 활성영역(204), 활성영역(204)들 사이에 형성되는 소자분리막(206), 워드라인(202)과 동일방향으로 일정간격 이격되어 배열되되 요철(凹凸)모양으로 서로 마주보도록 배열하는 비트라인(208)들, 소자분리막(206)과 인접한 활성영역(204) 상부의 비트라인(208) 끝단에 형성된 비트라인 컨택(210), 및 비트라인(208)들과 교번적으로 각각 접속되는 제 1 및 제 2 검출 단자(212, 214)로 구성된다.
여기서, 활성영역(204)은 하나의 워드 라인(202)에 교차되고, 워드라인(202)과 비트라인(208)의 방향은 동일하나 그 층이 다르며, 비트라인(208)이 요철모양으로 배열되어 비트라인 컨택(210)끼리 마주보게 된다. 또한, 인접한 워드라인(202) 간에는 전기적 연결을 가지지 않는다.
이때, 두개의 비트라인(208) 사이에 두개의 워드라인(202)이 동일방향으로 배치된 구조가 반복되어 배치되고, 비트라인(208)은 워드라인 방향으로 활성영역(204) 상에 연장되며, 연장 끝단에 비트라인 컨택(210)이 형성된다. 여기서, 비트라인 컨택(210)은 서로 마주보되 오버랩되지 않도록 배치된다.
이와 같은 구조를 갖는 테스트 패턴 방식도 도 2의 실시예와 같이, 비트라인(208)에 교번적으로 접속된 제 1 및 제 2 검출단자(212, 214)에 전압을 인가하여 측정된 전류값에 따라 보이드 형성 유무를 체크한다.
즉, 활성영역(204) 사이의 소자분리막(206)에 보이드가 형성되면 제 1 및 제 2 검출단자(212, 214)에 각각 연결된 비트라인에 전류가 흐르게 되어 보이드가 형성 되었음을 알 수 있게 된다.
본 발명에서는 비트라인층을 이용하는 경우를 예로 들고 있으나, 비트라인층 대신에 금속배선 등을 이용하여 보이드를 검출할 수도 있다.
도 1은 종래 반도체 소자의 테스트 패턴을 도시한 레이아웃도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 테스트 패턴을 도시한 레이아웃도.
도 3은 도 2의 A부분을 확대한 도면.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴을 도시한 레이아웃도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 102, 104 : 층간절연막 30, 106, 120 : 포토 레지스트
107 : 메탈퓨즈 하부홀
22, 25, 110, 118 : 티타늄 나이트라이드(TiN)
21, 24, 108, 116 : 티타늄(Ti) 23, 114 : 알루미늄(Al)
20, 200 : 메탈퓨즈 40, 122: 옥사이드
50 : 퓨즈블로잉영역 60 : 잔재물(residue)

Claims (6)

  1. 일정간격 이격되어 배열된 워드라인;
    상기 워드라인과 교차하고 서로 이격되어 배열되는 활성영역;
    상기 활성영역 사이에 형성되는 소자분리막;
    상기 워드라인으로부터 일정간격 이격되어 복수의 워드라인마다 교번적으로 배열되어 물고기뼈 구조를 이루는 배선;
    상기 활성영역과 상기 배선을 접속시키는 배선 컨택; 및
    상기 배선과 교번적으로 접속되는 제 1 및 제 2 검출단자
    를 포함하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  2. 제 1항에 있어서,
    상기 배선 컨택은 이웃하는 배선 컨택과 서로 다른 활성영역 상에 형성되는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  3. 제 1항에 있어서,
    상기 활성영역은 두개의 워드라인에 교차되어 배열되는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  4. 제 1항에 있어서,
    상기 배선은 두 개의 워드라인마다 교번적으로 배열되는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
  5. 일정간격 이격되어 배열된 워드라인;
    상기 워드라인과 교차하고 서로 이격되어 배열되는 활성영역;
    상기 활성영역 사이에 형성되는 소자분리막;
    상기 워드라인과 동일방향으로 이격되어 배열되되 요철모양으로 서로 마주보도록 배열하는 배선;
    상기 활성영역과 상기 배선을 접속시키는 배선 컨택; 및
    상기 배선과 교번적으로 각각 접속되는 제 1 및 제 2 검출 단자
    를 포함하여 구성함을 특징으로 하는 반도체 소자의 테스트 패턴.
  6. 제 5항에 있어서,
    상기 배선 컨택은 상기 배선의 요철모양의 돌출된 끝단에 형성되도록 하는 것을 특징으로 하는 반도체 소자의 테스트 패턴.
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