JP2006269898A - 配線不良検出素子及び配線不良検出方法 - Google Patents

Abstract

【課題】 インライン中及び最終工程後の両方においてオープン／ショートの電気的評価を行うことのできる配線不良検出素子を提供する。
【解決手段】 配線不良検出素子１０は、基板と、前記基板上に形成され、電気的にフローティング状態である複数の第１の導体層１２１−１２４と、前記複数の第１の導体層の各々と近接して順次取り囲むように設けられた第２の導体層１３と、前記第２の導体層の一端部に接続された金属パッド１４とから構成される。
【選択図】 図１

Description

本発明は半導体集積回路の電気的評価に用いる配線不良検出素子及び配線不良検出方法に関し、特に、半導体集積回路のインライン中及び最終工程後での電気的評価に用いる配線不良検出素子及び配線不良検出方法に関するものである。

ＬＳＩの次世代開発は年々前倒しされ、開発のスピードが常に求められる時代になっている。しかしながら、製造プロセスは世代が進むにつれて複雑さが増し、逆にターンアラウンドタイムＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）は長くなっており、インライン中、即ち、製造プロセスの途中での電気的評価が強く求められている。

現在、インライン中において電気的評価ができる方法として、二次電子像（ＳＥＭ）を用いた電位コントラスト法が注目されている。この方法は、試料内部の電位差によって画像のコントラストが変化するという特性を用いているため、デバイス構造内部の欠陥、高アスペクト比構造底部の欠陥の発見に非常に有用である。

実際、コンタクト導通不良のインラインモニタとしてはすでに実用化されている。しかしながら、コンタクトについては基本的に全てＳｉ基板に接続されているため、正常に形成されているか否かの判断は、コントラストの差で一目瞭然であるが、配線部においてはＳｉ基板に接続されているものもあれば、接続されていないものもあり、電位に差ができてしまう。このため正常に形成されていたとしても、コントラストに差ができてしまい、電位コントラスト法で評価することは困難である。

前記した電位コントラスト法及び関連した技術として、特許文献１及び２において既に当業者において知られている。
特開平１１−３３０１８１ 特開２００３−１７９１１１

それ故、本発明の目的は、インライン中及び最終工程後の両方においてオープン／ショートの電気的評価を行うことのできる配線不良検出素子及び配線不良検出方法を提供することにある。

本発明の第１の態様によると、配線不良検出素子は、基板と、前記基板上に形成され、電気的にフローティング状態である複数の第１の導体層と、前記複数の第１の導体層の各々と近接して順次取り囲むように設けられた第２の導体層と、前記第２の導体層の一端部に接続された金属パッドとから構成される。

本発明の第２の態様によると、配線不良検出素子は、基板上に形成され、電気的にフローティング状態である複数の第１の導体層と、前記複数の第１の導体層の各々と近接して順次取り囲むように設けられた第２の導体層と、前記第２の導体層の一端部に接続された金属パッドとから成る第１のテストパターンと、前記第１のテストパターンを覆う絶縁膜と、前記絶縁膜上に形成され、一端部において各々が前記複数の第１の導体層と接続された第３の導体層と、前記複数の第３の導体層の各々と近接して順次取り囲むように設けられた第４の導体層と、前記第３の導体層における一方の開放端に接続された第２の金属パッドと、前記第３の導体層における他方の開放端に接続された第３の金属パッドと、前記第２の導体層の他端部に接続されると共に、前記第４の導体層の一端部に接続された第４の金属パッドとからなる第２のテストパターンとから構成される。

本発明の第３の態様によると、配線不良検出方法は、半導体基板に形成されたメモリセルに接続された配線層の両側に近接してダミー配線を形成し、前記ダミー配線を横切るように電子線を走査して前記配線層のオープン／ショートを検出している。

インライン中及び最終工程後の両方においてオープン／ショートの電気的評価を行うことのできる配線不良検出素子及び配線不良検出方法が得られる。

［実施例］
図１は、第１の実施例による配線不良検出素子１０の平面図を示し、基板、例えば、半導体基板１１上に絶縁膜（図示しない）を介して互いに所定の間隔でショートモニターパターンとなる複数本のフローティング状態の第１の導体層１２１−１２４が形成されると共に、これら第１の導体層１２１−１２４の各々と近接して順次取り囲むようにオープンモニターパターンとなる第２の導体層１３が設けられている。前記基板上には第１の大規模金属パッド１４が形成され、当該パッド１４には前記第２の導体層１３の一端部が接続されている。

半導体装置における配線層の不良を検出する際には、半導体ウエハに前記配線不良検出素子１０をチップの形で形成し、製造プロセス中に前記ウエハを流した後、矢印Ａで示すように、第１及び第２の導体層１２１−１２４、１３を横切るように電子線を走査する。

観察時には、前記第２の導体層１３は前記第１の金属パッド１４（又は基板）に接続されているので、電荷が前記第１の金属パッド１４に放出され前記第２の導体層１３は白く見える。一方、各第１の導体層１２１−１２４は孤立しているので、電荷が蓄えられ黒く見える。

図２及び図３は、このようなモニターパターンがオープン及びショートした場合の様子を示す。

即ち、図２に示すように、前記第２の導体層１３が部分１５でオープンすると、前記第１の金属パッド１４に接続されていない導体層１３１は孤立した状態になり、前記導体層１３１には電荷が蓄えられて暗く見える。

一方、図３に示すように、第１の導体層１２３と第２の導体層１３が部分１６でショートした場合には、孤立した第１の導体層１２３に蓄えられた電荷は前記第１の金属パッド１４に放出されて前記第１の導体層１２３は白く見える。

このように、オープン／ショート時の電位差によるコントラストをモニターすることができるので、インライン中のオープン／ショートの電気的評価を一連のパターンで同時に測定することができる。

図４は、図１のモニターパターンを有する基板上に２層目の絶縁膜を形成し、この絶縁膜上に２層目の導体パターンと金属パッドを設け、最終工程後にテスターなどで電気的評価を行うことのできる配線不良検出素子２０を示す。

即ち、前記絶縁膜（図示しない）上には、所定の間隔でモニターパターンとなる複数本の第３の導体層２１１−２１４が形成されると共に、これら第３の導体層２１１−２１４の各々と近接して順次取り囲むようにモニターパターンとなる第４の導体層２２が設けられている。さらに、前記絶縁膜上には第２−４の大規模金属パッド２３−２５が形成されている。

前記第２のパッド２３には前記第３の導体層２１１及び２１３の一端部、即ち、その端部が前記第４の導体層２２により囲まれておらず開放されている部分が接続され、前記第３のパッド２４には前記第３の導体層２１２及び２１４の一端部が接続されている。さらに、前記第４のパッド２５には第４の導体層２２の一端部が接続されている。

また、前記第３の導体層２１１及び２１３の一端部は前記２層目の絶縁膜に形成されたコンタクトプラグ（図示しない）を介して１層目の前記第１の導体層１２１及び１２３に接続され、同様に、前記第３の導体層２１２及び２１４の一端部はコンタクトプラグを介して前記第１の導体層１２２及び１２４に接続されている。また、前記第４の導体層２２の一端部は、同様に、コンタクトプラグを介して前記第２の導体層１３の他端部に接続されている。

最終工程後において、例えば、第４の導体層２２にオープン個所があると、前記第１のパッド１４と前記第４のパッド２５間は不導通となり、また、前記第３の導体層２１１と前記第４の導体層２２とがショートしている際には、前記第２のパッド２３と前記第４のパッド２５間は導通し、これらパッド間の導通及び不導通がテスターなどを用いて簡単に検出され、最終工程後の半導体ウエハの良否が判別される。

図５は、第２の実施例による配線不良検出方法を模式的に示す斜視図であり、図１におけるテストパターンをメモリに適用したものである。半導体基板３１に形成されたビットセル（メモリセル）３２から絶縁膜（図示しない）中に設けられたコンタクトプラグ３３を介してビット線又はワード線３４が設けられている。

前記ビット線３４の配線不良を検出ため、前記ビット線３４に近接してその両側にフローティング状態の導体層３５及び３６を配置してダミー配線を形成する。この場合も図１と同様であるので、オープン／ショート時の電位差によるコントラストをモニターすることができ、メモリ製造中におけるビット線３４のオープン／ショートの電気的評価をダミー配線により測定することができる。

図６に示すように、前記ビット線３４を２層目の絶縁膜（図示しない）中に形成されたバイア３７を介して２層目の導体層３８で接続すると共に、前記導体層３５及び３６からなるダミー配線もバイア３７を介して２層目の導体層３９で接続する。これにより、図４と同様に、導通及び不導通がテスターなどを用いて簡単に検出され、最終工程後のビット線又はワード線の良否が判別することができる。

前記第１の実施例においてはモニターパターンを半導体ウエハにチップの形で形成しているが、絶縁体上にこれらモニターパターンを形成し、半導体ウエハとは別個に製造プロセス中に流すこともできる。

本発明の第１の実施例による配線不良検出素子を模式的に示す平面図である。 本発明の第１の実施例による配線不良検出素子を模式的に示す平面図である。 本発明の第１の実施例による配線不良検出素子を模式的に示す平面図である。 本発明の第１の実施例による配線不良検出素子を模式的に示す平面図である。 本発明の第２の実施例による配線不良検出方法を模式的に示す斜視図である。 本発明の第２の実施例による配線不良検出方法を模式的に示す斜視図である。

符号の説明

１０…配線不良検出素子、１１…半導体基板、１２１−１２４…第１の導体層、１３…第２の導体層、１４…金属パッド、１５…部分、１３１…導体層、１６…部分、２０…配線不良検出素子、２１１−２１４…第３の導体層、２２…第４の導体層、２３−２５…金属パッド、３１…半導体基板、３２…ビットセル、３３…コンタクトプラグ、３４…ビット線又はワード線、３５、３６…導体層、３７…バイア、３８、３９…導体層

Claims (5)

1. 基板と、
   前記基板上に形成され、電気的にフローティング状態である複数の第１の導体層と、
   前記複数の第１の導体層の各々と近接して順次取り囲むように設けられた第２の導体層と、
   前記第２の導体層の一端部に接続された金属パッドと、
   からなることを特徴とする配線不良検出素子。
2. 基板上に形成され、電気的にフローティング状態である複数の第１の導体層と、前記複数の第１の導体層の各々と近接して順次取り囲むように設けられた第２の導体層と、前記第２の導体層の一端部に接続された金属パッドとから成る第１のテストパターンと、
   前記第１のテストパターンを覆う絶縁膜と、
   前記絶縁膜上に形成され、一端部において各々が前記複数の第１の導体層と接続された第３の導体層と、前記複数の第３の導体層の各々と近接して順次取り囲むように設けられた第４の導体層と、前記第３の導体層における一方の開放端に接続された第２の金属パッドと、前記第３の導体層における他方の開放端に接続された第３の金属パッドと、前記第２の導体層の他端部に接続されると共に、前記第４の導体層の一端部に接続された第４の金属パッドとからなる第２のテストパターンと、
   からなることを特徴とする配線不良検出素子。
3. 前記基板が半導体又は絶縁体からなることを特徴とする請求項１又は２記載の配線不良検出素子。
4. 半導体基板に形成されたメモリセルに接続された配線層の両側に近接してダミー配線を形成し、
   前記ダミー配線を横切るように電子線を走査して前記配線層のオープン／ショートを検出する配線不良検出方法。
5. 前記配線層及び前記ダミー配線をコンタクトプラグを介して２層目の導体層で接続して前記配線層の良否を検出することを特徴とする請求項４記載の配線不良検出方法。

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