JP2008166691A - テグパターン及びそのパターンを利用した半導体素子の検査方法 - Google Patents

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Abstract

【課題】９０ｎｍ級以下の半導体素子の製造において、Ｍ１Ｃのアクティブ領域に対するミスアラインされたランディングによって発生する漏洩電流水準をＭ１Ｃに対するアクティブエクステンションデザインルールの観点でシリコン基板データを通じて確認可能にすることができるテグパターン及びそのパターンを利用した半導体素子検査方法を提供する。
【解決手段】テグパターンは、所定の間隔を置いて複数で形成される素子分離膜パターン１２３と、該素子分離膜パターン１２３の間に形成されたアクティブ領域パターン１２５と、及びアクティブ領域パターン１２５内に形成されたメタル１コンタクトパターン１２７とを含む。
【選択図】図６

Description

本発明は、テグパターン(ＴＥＧ pattern: Test Element Group pattern)及びそのパターンを利用した半導体素子検査方法に関する。
半導体製造工程で各工程を進行した結果が、望ましいものであるかを確認するために各工程結果物の厚さ、抵抗、濃度、汚染の程度、臨界寸法及び素子の電気的な特性などを測定しなければならない。
そのような測定過程で半導体素子のウェハーに損傷を被らせてしまう虞があるという理由のために工程特性上実際のウェハーを対象でモニタリングができない場合がある。
このような場合には半導体素子ウェハーの特定部分や、別途のブランク(blank)ウェハーにＴＥＧ(Test Element Group)というパターンを形成して実際の素子ウェハーで行う工程と同一な条件で遂行した後、ＴＥＧパターンを測定して該当工程を評価する。このようなウェハーを通常モニターウェハー、またはテストウェハーと称する。
一方、半導体素子を開発することにおいては、各種の重要なＴＥＧパターンらがあるが、そのうちで最も重要なことはディフェクトセルアレイ(Defect Cell Array)と呼ばれる実際のメモリーセルと同一な条件で作られたＴＥＧパターンである。このようなＴＥＧパターンは実際の素子ウェハーのメモリーセルと構造がほとんど同一であり、それぞれの導電層を外部に連結して内部で発生する短絡(Short)、開放(open)欠陥を確認するためのものであり、デザインルール(Design Rule)が変更されるか、またはメモリーセルを構成する材質が新しく変更される場合にはＴＥＧパターンの抵抗やキャパシタンス(Capacitance)などを測定して工程の信頼性、安全性及び工程マージンなどを評価する。
ところが、９０ｎｍテックノード(tech node)以下ではコンタクト(contact)がアクティブ(active)領域であるソース/ドレーン領域(source/drain area)にランディング(landing)される場合、オーバレイミスアラインメント(overlay misalignment)の側面で既存のテックノード(tech node)での場合と比べた時、非常に繊細な(tight)コントロール(control)が要求される。
しかし、従来技術によると９０ｎｍテックノード(tech node)以下でのオーバレイミスアラインメント(overlay misalignment)に対するマージン(margin)が充分にコントロール(control)されることができなくて、漏洩電流(leakage current)の増加を不可欠で誘発する問題があった。
また、前記観点の以外にソース/ドレーン(source/drain)領域とウェル(well)領域との間に形成されるＰＮ接合ダイオード(diode)領域でのイオン注入(implant)工程によるダイオードリーケージ(diode leakage)も半導体素子の特性を大きく左右する要素であるので、特に９０ｎｍ以下の工程で非常に注意深く考慮しなければならない部分である。
しかし、従来技術によると９０ｎｍテックノード(tech node)以下の半導体素子の製造において、このようなアクティブ領域(active area)にランディング(landing)するメタル１コンタクト(Ｍ１Ｃ)のオーバレイミスアラインメント(overlay misalignment)程度を効果的にモニタリングできるエレクトリックテスト(electrical test)モジュールとＰＮ接合ダイオード領域のリーケージ(leakage)特性を正確にモニタリング(monitoring)できるテストモジュール(test module)がまだ体系的に開発されていない実情である。
特に、メタル１コンタクト(Ｍ１Ｃ)に対するアクティブエクステンション(active extension)は、このような観点で注意深く設定されなければならないデザインルール(design rule)であり、実際シリコーン基板(Si)上で好適なＴＥＧからのデータ(data)をフィードバック(feedback)されて、その具体的な数値が決まらなければならない。
本発明は、９０ｎｍ級以下の半導体素子の製造において、メタル１コンタクト(Ｍ１Ｃ)のアクティブ(active)領域に対するミスアライン(misalign)されたランディング(landing)によって発生する漏洩電流(leakage current)水準を Ｍ１Ｃに対するアクティブエクステンション(active extension)デザインルール(design rule)の観点でシリコン基板(Si)データ(data)を通じて確認可能にすることができるテグパターン及びそのパターンを利用した半導体素子検査方法を提供しようとする。
また、本発明は、イオン注入(implant)工程の条件と密接な関係があるＰＮ接合ダイオード(diode)領域でのカレントリーケージ(current leakage)特性を電気的に微細な水準までモニタリング(monitoring)できるテグパターン及びそのパターンを利用した半導体素子検査方法を提供しようとする。
また、本発明は、新しく考案された２-ターミナル(terminal)ＴＥＧを通じて半導体素子の収率向上と開発業務の効率化をはかることができるテグパターン及びそのパターンを利用した半導体素子検査方法を提供しようとする。
本発明によるテグパターンは、所定の間隔を置いて複数で形成される素子分離膜パターンと、該素子分離膜パターンの間に形成されたアクティブ領域パターンと、及び前記アクティブ領域パターン内に形成されたメタル１コンタクトパターンと、を含むことを特徴とする。
また、本発明によるテグパターンは、複数のアイランドタイプ(island type)ダイオードテグ(diode ＴＥＧ)を含むウェルピックアップ(well pick-up)領域と、複数のアイランドタイプダイオードテグを含むメタルストラップ(metal strap)領域と、前記メタルストラップ領域にポテンシャルを印加してくれる下部メタルパッドと、及び前記下部メタルパッドによって印加されるポテンシャルによって前記ウェルピックアップ領域から漏洩電流を検出する上部メタルパッドと、を含むことを特徴とする。
また、本発明による半導体素子の検査方法は、所定の間隔を置いて複数で形成される素子分離膜パターンと、該素子分離膜パターンとの間に形成されたアクティブ領域パターン及び前記アクティブ領域パターン内に形成されたメタル１コンタクトパターンを含むテグパターンを利用するが、前記アクティブ領域パターンとその内に形成されたメタル１コンタクトパターンの距離による漏洩電流(leakage current)をモニタリングすることを特徴とする。
また、本発明による半導体素子の検査方法は、複数のアイランドタイプダイオードテグを含むメタルストラップ(metal strap)領域に下部メタルパッドからポテンシャルを印加してくれる段階と、及び前記下部メタルパッドによって印加されるポテンシャルによってウェルピックアップ領域から上部メタルパッドで検出される漏洩電流を検出する段階と、を含むことを特徴とする。
本発明によるテグパターン及びそのパターンを利用した半導体素子検査方法によると、９０ｎｍ級以下の半導体素子の製造において、メタル１コンタクトＭ１Ｃのアクティブ(active)領域に対するミスアライン(misalign)されたランディング(landing)によって発生する漏洩電流(leakage current)水準を Ｍ１Ｃに対するアクティブエクステンション(active extension)デザインルール(design rule)の観点でシリコン基板(Si)データ(data)を通じて確認可能な効果がある。
また、本発明によるとイオン注入(implant)工程条件と密接な関係があるＰＮ接合ダイオード(diode)領域でのカレントリーケージ(current leakage)特性を電気的に微細な水準までモニタリング(monitoring)できる効果的なアイランドタイプダイオード(islannd type diode)テグモジュールデザイン(ＴＥＧmodule design)を提供することができる効果がある。
また、本発明によると新しく考案された２-ターミナル(terminal)ＴＥＧを通じて半導体素子製造時において、漏洩電流(leakage current)発生による半導体素子の品質低下を事前に正確にモニタリングすることができるし、また Ｍ１Ｃに対するアクティブエクステンション(active extension)デザインルール(design rule)を ＴＥＧから得られるシリコーンデータ(Si data)から正確に決めることができるので、半導体素子生産において、収率の向上をはかることができるし、延いては、窮極的に半導体素子の全般的な製造費用も節減することができる効果がある。
以下、本発明の実施例によるテグパターン(ＴＥＧ pattern: Test Element Group pattern)及びそのパターンを利用した半導体素子検査方法を添付された図面を参照して説明する。
(第１実施例)
図１は実施例によるテグパターンのレイアウトである。図２は前記テグパターンレイアウトの拡大レイアウトである。
そして、図３及び図４はそれぞれ図２のウェルピックアップ(well pick-up)領域１２０及びメタルストラップ(metal strap)領域１１０の拡大レイアウトである。
図５は図３のウェルピックアップ(well pick-up)領域１２０のテグパターンＣに対する拡大レイアウトであり、図６は前記図５のレイアウトのＰＱ線に対する断面図である。
図１及び図２のように、実施例によるテグパターン１００は複数のアイランドタイプ(island type)ダイオードテグ(diode ＴＥＧ)を含むウェルピックアップ(well pick-up)領域１２０と、複数のアイランドタイプダイオードテグを含むメタルストラップ(metal strap)領域１１０と、前記メタルストラップ領域１１０にポテンシャルを印加してくれる下部メタルパッド１０と、及び前記下部メタルパッド１０によって印加されるポテンシャルによって前記ウェルピックアップ領域１２０から漏洩電流を検出する上部メタルパッド２０と、を含むことができる。
特に、実施例によるテグパターンによると半導体素子の製造において、メタル１コンタクト(Ｍ１Ｃ)のアクティブ(active)領域に対するミスアライン(misalign)されたランディング(landing)によって発生する漏洩電流(leakage current)水準を Ｍ１Ｃに対するアクティブエクステンション(active extension)デザインルール(design rule)の観点でシリコン基板(Si)データ(data)を通じて確認可能にすることができる効果がある。
このために、図５及び図６のように前記アイランドタイプ(island type)ダイオードテグ(diode ＴＥＧ)Ｃは所定の間隔を置いて複数で形成される素子分離膜パターン１２３、該素子分離膜パターン１２３の間に形成されたアクティブ領域パターン１２５及び前記アクティブ領域パターン１２５内に形成されたメタル１コンタクトパターン１２７と、を含むことができる。
前記アイランドタイプ(island type)ダイオードテグ(diode ＴＥＧ)とは、ダイオードテグ(diode ＴＥＧ)が島(island)のように相互間に複数で分離されて形成されることを意味する。
この時、図６のように前記テグパターンは、ウェルパターン１２１上に形成されることができるし、前記メタル１コンタクトパターン１２７は層間絶縁層パターン１２６に形成されることができる。また、アクティブ領域パターン１２５とメタル１コンタクトパターン１２７との間には、シリサイドパターン１２４がさらに形成されることができる。
この時、図５のように前記素子分離膜パターン１２３と前記メタル１コンタクトパターン１２７は該当技術で最小デザインルール(minimum design rule)の数値以上であることを特徴とする。
例えば、前記素子分離膜パターン１２３と前記メタル１コンタクトパターン１２７は、該当技術で最小デザインルール(minimum design rule)の数値である場合にパターンすることができる。
すなわち、前記素子分離膜パターン１２３の大きさｂを最小デザインルール(minimum design rule)の数値以上で、前記メタル１コンタクトパターン１２７の大きさａを最小デザインルール(minimum design rule)の数値以上に設定することで、該当技術でパターニングすることに問題が発生しないようにする。
特に、前記素子分離膜パターン１２３の大きさｂと前記メタル１コンタクトパターン１２７の大きさａを最小デザインルール(minimum design rule)の数値に設定する場合には、最も精緻な漏洩電流のモニタリングができる。
すなわち、実施例によるテグパターン１００は、前記アクティブ領域パターン１２５とその内に形成されたメタル１コンタクトパターン１２７の距離ｃによる漏洩電流(leakage current)をモニタリングすることができることを特徴とする。
この時、前記アクティブ領域パターン１２５とその内に形成されたメタル１コンタクトパターン１２７の距離ｃを２００ｎｍ以下で設定することができる。
例えば、前記アクティブ領域パターン１２５とその内に形成されたメタル１コンタクトパターン１２７の距離ｃを２００ｎｍ以下として１０nmずつ間隔の距離差を有するようにスプリット(split)することで、漏洩電流をモニタリングして、そのモニタリングデータをフィードバックされて最適のデザインルールを得ることができる効果がある。
すなわち、前記アクティブ領域パターン１２５とその内に形成されたメタル１コンタクトパターン１２７の距離ｃが０nmである場合、１０nmである場合、２０nmである場合、３０nmである場合などで２００ｎｍまでスプリット(split)して、それぞれのアクティブ領域パターン１２５とその内に形成されたメタル１コンタクトパターン１２７の距離ｃによる漏洩電流をモニタリングして、そのモニタリングデータをフィードバックされて、最適のデザインルールを得ることができる。
この時、 実施例で前記アクティブ領域パターン１２５とその内に形成されたメタル１コンタクトパターン１２７の距離ｃを２００ｎｍ以下として１０nmずつ間隔の距離差を有するようにスプリット(split)することで、漏洩電流をモニタリングしたが、それに限定されるものではなくて、最大距離をアクティブ領域パターン１２５の大きさにして、多様な距離差によってスプリットを設定することができる。
また、前記テグパターン１００に含まれて前記アクティブ領域パターン１２５とその内に形成されたメタル１コンタクトパターン１２７の距離ｃが一定なアイランドタイプ(island type)ダイオードテグ(diode ＴＥＧ)は、約１００個以上であることがある。
この時、 実施例では１００個のアイランドタイプ(island type)ダイオードを設定しているが、そのアイランドタイプ(island type)ダイオードの個数に限定されるものではなくて、それ以上またはそれ未満の数もできる。一方、アイランドタイプ(island type)ダイオードの個数を増加させるほど、さらに微細な漏洩電流(leakage current)水準を検出(detect)できる。
上述した実施例によると、イオン注入(implant)工程条件と密接な関係があるＰＮ接合ダイオード(diode)領域でのカレントリーケージ(current leakage)特性を電気的に微細な水準までモニタリング(monitoring)できる効果的なアイランドタイプダイオード(islannd type diode)テグモジュールデザイン(ＴＥＧmodule design)を提供することができる効果がある。
以下、実施例によるテグパターンを利用した半導体素子の検査方法を説明する。
まず、複数のアイランドタイプダイオードテグを含むメタルストラップ(metal strap)領域１１０に下部メタルパッド１０からポテンシャルを印加する。
以後、前記下部メタルパッド１０によって印加されるポテンシャルによってウェルピックアップ領域１２０から上部メタルパッド２０に検出される漏洩電流を検出する。
この時、前記アイランドタイプ(island type)ダイオードテグ(diode ＴＥＧ)１００は、所定の間隔を置いて複数で形成される素子分離膜パターン１２３、該素子分離膜パターン１２３の間に形成されたアクティブ領域パターン１２５及び前記アクティブ領域パターン１２５内に形成されたメタル１コンタクトパターン１２７を含むことができる。
実施例による半導体素子の検査方法は、前記アクティブ領域パターン１２５とその内に形成されたメタル１コンタクトパターン１２７の距離ｃによる漏洩電流(leakage current)をモニタリングすることを特徴とする。
この時、前記素子分離膜パターン１２３と前記メタル１コンタクトパターン１２７は該当技術で最小デザインルール(minimum design rule)の数値以上であることを特徴とする。
実施例による半導体素子の検査方法は、図１及び図２のようにメタルストラップ領域１１０に含まれるアイランドタイプ(island type)ダイオードの数を一定に維持させた状態で、メタル１コンタクトパターン(Ｍ１Ｃ)１２７からアクティブ領域パターン１２５までのエクステンション(extension)距離をスプリット(split)してくれることで、漏洩電流(leakage current)の水準を非常に敏感に検出(detect)することができる。
例えば、実施例では１００個のアイランドタイプ(island type)ダイオードを設定しているが、そのアイランドタイプ(island type)ダイオードの個数を増加させるほど、さらに微細な漏洩電流(leakage current)水準を検出(detect)できる。
そして、例えば実施例では前記アクティブ領域パターン１２５とその内に形成されたメタル１コンタクトパターン１２７の距離ｃを２００ｎｍ以下として１０nmずつ間隔の距離差を有するようにスプリット(split)することで、漏洩電流をモニタリングしたが、それに限定されるものではなくて、最大距離をアクティブ領域パターン１２５の大きさにして、多様な距離差によってスプリットを設定することができる。
また、実施例によるとテグパターン１００から得られるシリコーンデータ(Si data)から正確なメタル１コンタクトパターン１２７に対するアクティブエクステンション(active extension)デザインルール(design rule)を決めることができるようにしてくれる。
以上では本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
実施例によるテグパターンのレイアウトである。 実施例によるテグパターンの拡大レイアウトである。 同じく、実施例によるテグパターンの拡大レイアウトである。 同じく、実施例によるテグパターンの拡大レイアウトである。 図３のウェルピックアップ(well pick-up)領域のテグパターンＣに対する拡大レイアウトである。 実施例によるテグパターンの断面図である。
符号の説明
１０ 下部メタルパッド、 ２０ 上部メタルパッド、１００ テグパターン、 １１０ メタルストラップ領域、 １２０ ウェルピックアップ領域、 Ｍ１Ｃ メタル１コンタクト。

Claims (25)

  1. 所定の間隔を置いて複数で形成される素子分離膜パターンと、
    前記素子分離膜パターンの間に形成されたアクティブ領域パターンと、
    前記アクティブ領域パターン内に形成されたメタル１コンタクトパターンと、
    を含むことを特徴とするテグパターン。
  2. 前記素子分離膜パターンと前記メタル１コンタクトパターンは、該当技術で最小デザインルールの数値以上であることを特徴とする請求項１に記載のテグパターン。
  3. 前記素子分離膜パターンと前記メタル１コンタクトパターンは、該当技術で最小デザインルールの数値であることを特徴とする請求項２に記載のテグパターン。
  4. 前記テグパターンは、前記アクティブ領域パターンとその内に形成されたメタル１コンタクトパターンの距離による漏洩電流をモニタリングすることができることを特徴とする請求項２に記載のテグパターン。
  5. 前記アクティブ領域パターンとその内に形成されたメタル１コンタクトパターンの距離は２００ｎｍ以下であることを特徴とする請求項４に記載のテグパターン。
  6. 前記アクティブ領域パターンとその内に形成されたメタル１コンタクトパターンの距離は２００ｎｍ以下として１０ｎｍずつ間隔の距離差を有することを特徴とする請求項４に記載のテグパターン。
  7. 複数のアイランドタイプダイオードテグを含むウェルピックアップ領域と、
    複数のアイランドタイプダイオードテグを含むメタルストラップ領域と、
    前記メタルストラップ領域にポテンシャルを印加してくれる下部メタルパッドと、
    前記下部メタルパッドによって印加されるポテンシャルによって前記ウェルピックアップ領域から漏洩電流を検出する上部メタルパッドと、
    を含むテグパターン。
  8. 前記アイランドタイプダイオードテグは、
    所定の間隔を置いて複数で形成される素子分離膜パターンと、
    前記素子分離膜パターンの間に形成されたアクティブ領域パターンと、
    前記アクティブ領域パターン内に形成されたメタル１コンタクトパターンと、
    を含むことを特徴とする請求項７に記載のテグパターン。
  9. 前記素子分離膜パターンと前記メタル１コンタクトパターンは、該当技術で最小デザインルールの数値以上であることを特徴とする請求項８に記載のテグパターン。
  10. 前記素子分離膜パターンと前記メタル１コンタクトパターンは、該当技術で最小デザインルールの数値であることを特徴とする請求項９に記載のテグパターン。
  11. 前記テグパターンは、前記アクティブ領域パターンとその内に形成されたメタル１コンタクトパターンの距離による漏洩電流をモニタリングすることができることを特徴とする請求項９に記載のテグパターン。
  12. 前記アクティブ領域パターンとその内に形成されたメタル１コンタクトパターンの距離は２００ｎｍ以下であることを特徴とする請求項１１に記載のテグパターン。
  13. 前記アクティブ領域パターンとその内に形成されたメタル１コンタクトパターンの距離は２００ｎｍ以下として１０ｎｍずつ間隔の距離差を有することを特徴とする請求項１１に記載のテグパターン。
  14. 前記テグパターンに含まれる前記アイランドタイプダイオードテグは、１００個以上であることを特徴とする請求項７に記載のテグパターン。
  15. 所定の間隔を置いて複数で形成される素子分離膜パターン、該素子分離膜パターンの間に形成されたアクティブ領域パターン及びアクティブ領域パターン内に形成されたメタル１コンタクトパターンを含むテグパターンを利用し、
    前記アクティブ領域パターンとその内に形成されたメタル１コンタクトパターンの距離による漏洩電流をモニタリングすることを特徴とする半導体素子の検査方法。
  16. 前記素子分離膜パターンと前記メタル１コンタクトパターンは、該当技術で最小デザインルールの数値以上であることを特徴とする請求項１５に記載の半導体素子の検査方法。
  17. 前記素子分離膜パターンと前記メタル１コンタクトパターンは、該当技術で最小デザインルールの数値であることを特徴とする請求項１６に記載の半導体素子の検査方法。
  18. 前記アクティブ領域パターンとその内に形成されたメタル１コンタクトパターンの距離は２００ｎｍ以下として１０ｎｍずつ間隔の距離差を置いてスプリットすることを特徴とする請求項１５に記載の半導体素子の検査方法。
  19. 複数のアイランドタイプダイオードテグを含むメタルストラップ領域に下部メタルパッドからポテンシャルを印加してくれる段階と、
    前記下部メタルパッドによって印加されるポテンシャルによってウェルピックアップ領域から上部メタルパッドに検出される漏洩電流を検出する段階と、
    を含むことを特徴とする半導体素子の検査方法。
  20. 前記アイランドタイプダイオードテグは、
    所定の間隔を置いて複数で形成される素子分離膜パターンと、
    前記素子分離膜パターンの間に形成されたアクティブ領域パターンと、
    前記アクティブ領域パターン内に形成されたメタル１コンタクトパターンと、
    を含むことを特徴とする請求項１９に記載の半導体素子の検査方法。
  21. 前記半導体素子の検査方法は、前記アクティブ領域パターンとその内に形成されたメタル１コンタクトパターンの距離による漏洩電流をモニタリングすることを特徴とする請求項２０に記載の半導体素子の検査方法。
  22. 前記素子分離膜パターンと前記メタル１コンタクトパターンは、該当技術で最小デザインルールの数値以上であることを特徴とする請求項２１に記載の半導体素子の検査方法。
  23. 前記素子分離膜パターンと前記メタル１コンタクトパターンは、該当技術で最小デザインルールの数値であることを特徴とする請求項２２に記載の半導体素子の検査方法。
  24. 前記アクティブ領域パターンとその内に形成されたメタル１コンタクトパターンの距離は２００ｎｍ以下として１０ｎｍずつ間隔の距離差を置いてスプリットすることを特徴とする請求項２１に記載の半導体素子の検査方法。
  25. 前記テグパターンに含まれる前記アイランドタイプダイオードテグは１００個以上であることを特徴とする請求項１９に記載のテグパターン。
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