KR102169629B1 - 반도체 소자의 테스트 패턴 - Google Patents

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Abstract

반도체 소자의 테스트 패턴이 제공된다. 반도체 소자의 테스트 패턴은, 기판으로부터 돌출된 형상을 갖고 서로 이격되어 배치되는 제1 핀 및 제2 핀, 상기 제1 핀 및 제2 핀 각각을 교차하도록 형성된 제1 게이트 구조체 및 제2 게이트 구조체, 상기 제1 게이트 구조체의 일 측 및 타 측의 상기 제1 핀에 배치된 제1 소오스 영역 및 제1 드레인 영역, 상기 제2 게이트 구조체의 일 측 및 타 측의 상기 제2 핀에 배치된 제2 소오스 영역 및 제2 드레인 영역, 상기 제1 및 제2 드레인 영역과 연결되어 제1 전압을 인가하는 제1 도전 패턴, 및 상기 제1 소오스 영역과 상기 제2 게이트 구조체를 연결하는 제2 도전 패턴을 포함한다.

Description

반도체 소자의 테스트 패턴{TEST PATTERN OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 테스트 패턴에 관한 것이다.
반도체 소자가 정상적으로 동작하기 위하여는 이를 구성하는 각 구성요소간의 정렬(alignment), 격리(isolation) 또는 전기적 연결(electrical conne ction)이 각각의 요구조건을 충족시켜야 한다. 더욱이, 반도체 소자의 고집적화를 위하여 디자인룰의 감소 및 다층배선구조가 필요하게 됨에 따라 상술한 바와 같은 각 구성요소간의 정렬, 격리 또는 전기적 연결은 반도체 소자의 수율에 직접적인 영향을 미치는 중요한 문제로 되고 있다. 그러므로, 반도체 소자의 제조공정 중의 여러 단계들에 있어서 또는 각 단계의 공정을 수행하기 전에 미리 각각의 구성요소가 설계된 대로 형성되고 작동되는지를 검사하기 위한 다양한 테스트가 수행된다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 3차원 채널을 이용하는 멀티 게이트 트랜지스터의 전기적 불량을 명확하게 확인할 수 있는 테스트 패턴을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴은, 기판으로부터 돌출된 형상을 갖고 서로 이격되어 배치되는 제1 핀 및 제2 핀, 상기 제1 핀 및 제2 핀 각각을 교차하도록 형성된 제1 게이트 구조체 및 제2 게이트 구조체, 상기 제1 게이트 구조체의 일 측 및 타 측의 상기 제1 핀에 배치된 제1 소오스 영역 및 제1 드레인 영역, 상기 제2 게이트 구조체의 일 측 및 타 측의 상기 제2 핀에 배치된 제2 소오스 영역 및 제2 드레인 영역, 상기 제1 및 제2 드레인 영역과 연결되고, 상기 제1 및 제2 드레인 영역에 제1 전압을 인가하는 제1 도전 패턴, 및 상기 제1 소오스 영역과 상기 제2 게이트 구조체를 연결하는 제2 도전 패턴을 포함한다.
상기 제1 게이트 전극에는 상기 제1 전압과는 다른 제2 전압이 인가될 수 있다.
상기 제2 소오스 영역에는 상기 제1 전압과는 다른 제3 전압이 인가될 수 있다. 상기 제3 전압은 접지 전압을 포함할 수 있다.
상기 제1 및 제2 핀 사이에 배치되는 더미 게이트 구조체를 더 포함할 수 있다.
상기 더미 게이트 구조체는, 상기 제1 및 제2 핀 사이를 채우는 필드 절연막 상에 형성될 수 있다.
상기 더미 게이트 구조체의 하면은 상기 게이트 구조체의 하면과 같거나 높을 수 있다.
상기 필드 절연막의 상면은 노출되지 않을 수 있다.
상기 더미 게이트 구조체에는 제3 전압이 인가될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴은, 각각이 기판 상에 돌출된 형상을 갖는 핀과, 상기 핀과 교차하도록 형성된 게이트 전극을 포함하는 복수 개의 핀형 트랜지스터, 상기 복수 개의 핀형 트랜지스터 각각의 드레인 영역에 제1 전압을 인가하는 제1 도전 패턴, 및 하나의 트랜지스터 게이트 전극과 다른 트랜지스터 소오스 영역을 전기적으로 연결하는 제2 도전 패턴을 포함한다.
상기 복수 개의 핀형 트랜지스터 각각의 상기 드레인 영역에 흐르는 전류를 측정하여 상기 복수 개의 핀형 트랜지스터의 불량 여부를 판단할 수 있다.
상기 복수 개의 핀형 트랜지스터 중 최초 트랜지스터와 연결되고, 상기 최초 트랜지스터에 제1 전압을 인가하는 제3 도전 패턴을 더 포함할 수 있다.
상기 복수 개의 핀형 트랜지스터 중 최후 트랜지스터와 연결되고, 상기 최후 트랜지스터에 접지 전압을 인가하는 제4 도전 패턴을 더 포함할 수 있다.
상기 복수 개의 핀형 트랜지스터 사이에 배치되는 더미 게이트 전극을 더 포함할 수 있다.
상기 더미 게이트 전극과 연결되고, 상기 더미 게이트 전극에 접지 전압을 인가하는 제5 도전 패턴을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴에 대한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴에 대한 레이아웃도이다.
도 3 내지 도 6은 도 2의 A 부분에 대한 일 실시예의 도면들이다.
도 7 및 도 8은 도 2의 A 부분에 대한 다른 실시예의 도면들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴의 효과를 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴에 대한 레이아웃도이다.
도 11 내지 도 14는 도 10의 D 부분에 대한 일 실시예의 도면들이다.
도 15 및 도 16은 도 10의 D 부분에 대한 다른 실시예의 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴에 대한 회로도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴에 대한 레이아웃도이다.
도 1 및 도 2를 참조하면, 복수 개의 핀형 트랜지스터(T1, T2, …, Tn)가 배치된다. 복수 개의 핀형 트랜지스터(T1, T2, …, Tn)는 서로 이격되어 형성된다. 복수 개의 핀형 트랜지스터(T1, T2, …, Tn)는 NMOS일 수도 있고, PMOS일 수도 있다. 복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 각각은 활성 영역(110), 게이트 구조체(120)를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴은 예를 들어, 활성 영역(110)이 기판 상에 돌출된 핀 형상을 가질 수 있는데 이는 추후 서술하기로 한다.
활성 영역(110)은 드레인 영역(113)과 소오스 영역(115)을 포함할 수 있다. 드레인 영역(113)과 소오스(115) 영역은 활성 영역(110)을 교차하도록 형성된 게이트 구조체(120)에 의하여 분리될 수 있다. 구체적으로, 게이트 구조체(120)의 일 측에는 드레인 영역(113)이, 타 측에는 소오스 영역(115)이 형성될 수 있다.
복수 개의 핀형 트랜지스터(T1, T2, …, Tn)의 드레인 영역(113)에는 제1 전압(Vdd)이 인가될 수 있다. 제1 전압(Vdd)를 인가하기 위해 복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 각각이 포함하는 드레인 영역(113)은 제1 도전 패턴(ML1)과 전기적으로 연결될 수 있다. 제1 컨택(131)은 드레인 영역(113) 상에 형성되며, 제1 도전 패턴(ML1)과 드레인 영역(113)을 연결할 수 있다.
제2 도전 패턴(ML2)은 게이트 구조체(120)와 소오스 영역(115)을 전기적으로 연결할 수 있다. 다시 말해서, 복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 중 하나의 핀형 트랜지스터가 포함하는 게이트 구조체(120)는 다른 핀형 트랜지스터가 포함하는 소오스 영역(115)과 전기적으로 연결될 수 있다. 구체적으로, 제1 핀형 트랜지스터(T1)의 소오스 영역(115)은 제2 도전 패턴(ML2)에 의해 제2 핀형 트랜지스터(T2)의 게이트 구조체(120)와 연결될 수 있다. 또한, 제2 핀형 트랜지스터(T2)의 소오스 영역(115)은 제2 도전 패턴(ML2)에 의해 제3 핀형 트랜지스터(T3)의 게이트 구조체(120)와 연결될 수 있다. 이와 같은 방법으로 제1 핀형 트랜지스터(T1)부터 제n(n은 자연수) 핀형 트랜지스터(Tn)까지 제2 도전 패턴(ML2)에 의해 게이트 구조체(120)와 소오스 영역(115)은 서로 연결될 수 있다.
제2 컨택(133)은 소오스 영역(115) 상에 형성되며, 소오스 영역(115)과 제2 도전 패턴(ML2)을 연결할 수 있다. 제3 컨택(135)은 게이트 구조체(120) 상에 형성되며, 게이트 구조체(120)와 제2 도전 패턴(ML2)을 연결할 수 있다.
복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 중 최초 핀형 트랜지스터(T1)에는 제2 전압(Vgate)이 인가될 수 있다. 그리고, 순차적으로 연결된 복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 중 최후 핀형 트랜지스터(Tn)는 제3 전압, 예를 들어, 접지 전압이 인가될 수 있다.
복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 각각의 드레인 영역(113)에 제1 전압(Vdd)을 인가하고, 최초 핀형 트랜지스터(T1)에 제2 전압(Vgate)을 인가하면, 제1 핀형 트랜지스터(T1)의 드레인 영역(113)과 소오스 영역(115) 사이에 전류가 흐를 수 있다. 결국, 소오스 영역(115)에도 전압이 인가되고, 상기 전압은 제2 핀형 트랜지스터(T2)의 게이트 구조체(120)에 인가되어 제2 핀형 트랜지스터(T2)의 드레인 영역(113)과 소오스 영역(115) 사이에 전류가 흐를 수 있다. 상기와 같은 방식으로 복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 각각의 드레인 영역(113)과 소오스 영역(115) 사이에 전류가 흐를 수 있다. 이 때, 복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 각각의 드레인 영역(113)에 흐르는 전류를 측정하면 복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 각각의 불량 여부를 알 수 있다. 예를 들어, 드레인 영역(113)에 전류가 흐르면 드레인 영역(113)을 포함하는 핀형 트랜지스터는 턴온(turn on)된 것으로 정상적으로 동작한다는 것을 알 수 있고, 드레인 영역(113)에 전류가 흐르지 않으면 드레인 영역(113)을 포함하는 핀형 트랜지스터는 턴오프(turn off)된 것으로 불량이라는 것을 알 수 있다. 또한, 드레인 영역(113)에 흐르는 전류의 양을 측정하여 핀형 트랜지스터가 다른 핀형 트랜지스터에 의해 간섭을 받는지, 핀형 트랜지스터가 제대로 형성되었는지 확인할 수 있다.
도 3 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴의 형상에 대하여 설명하기로 한다.
도 3 내지 도 6은 도 2의 A 부분에 대한 일 실시예의 도면들이다. 구체적으로, 도 3 및 도 6은 도 2의 A 부분에 대한 사시도이고, 도 4는 도 3의 B―B를 따라 절단한 단면도이고, 도 5는 도 3의 C―C를 따라 절단한 단면도이다. 도 3에서는 설명의 편의를 위하여 층간 절연막(153)과 도전 패턴들(ML1, ML2, ML3)을 도시하지 않았다.
도 3 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴은 기판(101), 제1 및 제2 핀(F1, F2), 게이트 구조체(120), 소오스 영역(113), 드레인 영역(115), 제1 내지 제3 컨택(131, 133, 135) 등을 포함할 수 있다.
기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
제1 및 제2 핀(F1, F2)은 기판(101) 상에 형성되고, 기판(101)으로부터 돌출된 형상, 즉, 제3 방향(Z1)으로 돌출된 형상을 가질 수 있다. 제1 및 제2 핀(F1, F2)은 기판(101) 상에서 서로 이격되어 배치될 수 있다.
도 3 내지 도 6에서는 제1 핀(F1)과 제2 핀(F2)이 제1 방향(X1)으로 길게 정렬되어 연장되는 것으로 도시되어 있으나, 본 발명은 이에 제한되는 것은 아니며, 제1 및 제2 핀(F1, F2)은 제2 방향(Y1)으로 길게 정렬되어 연장될 수 있다.
도면에서는, 예시적으로 제1 및 제2 핀(F1, F2)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제1 및 제2 핀(F1, F2)은 모따기된 형상일 수 있다. 또는, 모서리 부분이 둥글게 된 형상일 수도 있다. 제1 및 제2 핀(F1, F2)은 제1 방향(X1)을 따라서 길게 형성되어 있기 때문에, 제1 방향(X1)을 따라 형성된 장변과, 제2 방향(Y1)을 따라 형성된 단변을 포함할 수 있다. 제1 및 제2 핀(F1, F2)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
도면에서, 제1 및 제2 핀(F1, F2)은 제1 방향(X1)으로 서로 이격되어 형성되는 것으로 도시되어 있지만, 이에 한정되지 않는다. 예를 들어, 제1 및 제2 핀(F1, F2)이 제2 방향(Y1)을 따라 길게 형성되면, 제1 및 제2 핀(F1, F2)은 제2 방향(Y1)으로 서로 이격되어 형성될 수 있다.
제1 및 제2 핀(F1, F2)은 기판(101)과 일체로 형성될 수 있으며, 기판(101)과 동일한 물질을 포함할 수 있다.
절연막(151)은 제1 및 제2 핀(F1, F2)의 측벽을 덮도록 형성될 수 있다.
게이트 구조체(120)는 제1 구조체(121)와 제2 구조체(122)를 포함할 수 있다. 제1 핀(F1) 상에는 제1 게이트 구조체(121)가, 제2 핀(F2) 상에는 제2 게이트 구조체(122)가 형성될 수 있다. 구체적으로, 제1 게이트 구조체(121)는 제2 방향(Y1)으로 제1 핀(F1)을 교차하도록 형성될 수 있고, 제2 게이트 구조체(122)는 제2 핀(F2) 제2 방향(Y1)으로 제2 핀(F2)을 교차하도록 형성될 수 있다. 도 5와 같이, 제1 게이트 구조체(121)는 제1 핀(F1)의 측벽, 상면을 덮을 수 있고, 제2 게이트 구조체(122)는 제2 핀(F2)의 측벽, 상면을 덮을 수 있다.
제1 및 제2 게이트 구조체(121, 122)는 각각 제1 및 제2 게이트 절연막(123, 124), 제1 및 제2 게이트 전극(125, 126)을 포함할 수 있다.
제1 및 제2 게이트 전극(125, 126)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 및 제2 게이트 전극(125, 126)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 및 제2 게이트 전극(125, 126)은 금속이 아닌, Si, SiGe, 폴리실리콘 등으로 이루어질 수도 있다. 이러한 제1 및 제2 금속층(MG1, MG2)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 게이트 절연막(123, 124)은 각각 제1 핀(F1)과 제1 게이트 전극(125) 사이, 제2 핀(F2)과 제2 게이트 전극(126) 사이에 배치될 수 있다. 도 4 및 도 5에 도시된 것과 같이, 제1 게이트 절연막(123)은 제1 핀(F1)의 상면과 측면의 상부를 따라 형성될 수 있고, 제2 게이트 절연막(124)은 제2 핀(F2)의 상면과 측면의 상부를 따라 형성될 수 있다. 이러한 제1 및 제2 게이트 절연막(123, 124)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(123, 124)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
제1 게이트 구조체(121) 측벽에는 제1 스페이서(140)가 배치되고 제2 게이트 구조체(122) 측벽에는 제2 스페이서(142)가 배치될 수 있다.
제1 및 제2 게이트 구조체(121, 122) 각각의 일측에는 드레인 영역(113)이, 타측에는 소오스 영역(115)이 배치된다. 드레인 영역(113)과 소오스 영역(115)은 게이트 구조체(120)에 의해 이격될 수 있다. 드레인 영역(113)과 소오스 영역(115)은 에를 들어, 에피택셜 성장(epitaxial growth)을 통해서 형성할 수 있다. 드레인 영역(113)과 소오스 영역(115)은 제1 및 제2 핀(F1, F2)보다 돌출되도록 형성된 상승된(elevated) 형태일 수 있다.
소오스 영역(113)과 드레인 영역(115)은 다양한 형상일 수 있다. 예를 들어, 소오스 영역(113)과 드레인 영역(115)은 다이아몬드 형상, 원 형상, 오각형 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도면에는 예시적으로 육각형 형상을 도시하였다.
드레인 영역(113)과 소오스 영역(115)이 PMOS 트랜지스터의 소오스 영역과 드레인 영역인 경우, 드레인 영역(113)과 소오스 영역(115)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 및 제2 핀(F1, F2)에 압축 스트레스를 가하여 채널 영역의 캐리어(정공)의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 드레인 영역(113)과 소오스 영역(115)이 NMOS 트랜지스터의 소오스영역과 드레인 영역인 경우, 드레인 영역(113)과 소오스 영역(115)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(101)이 Si를 포함할 때, 드레인 영역(113)과 소오스 영역(115)은 Si를 포함하거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다. 인장 스트레스 물질은 제1 및 제2 핀(F1, F2)에 인장 스트레스를 가하여 채널 영역의 캐리어(전자)의 이동도(mobility)를 향상시킬 수 있다.드레인 영역(113) 상에는 제1 컨택(131)이 배치되고, 소오스 영역(115) 상에는 제2 컨택(133)이 형성된다. 게이트 구조체(120) 상에는 제1 및 제2 게이트 전극(125, 126)과 접하도록 제3 컨택(135)이 형성된다.
드레인 영역(113)과 제1 컨택(131) 사이, 소오스 영역(115)과 제2 컨택(133) 사이에는 각각 제1 실리사이드막(114)이 형성될 수 있다. 제1 실리사이드막(114)은 드레인 영역(113) 상면을 덮을 수 있고, 소오스 영역(115) 상면을 덮을 수 있다. 또한, 제1 실리사이드막(114)은 제1 및 제2 컨택(131, 133) 하면에 형성될 수 있다. 제1 실리사이드막(114)은 드레인 영역(113)과 소오스 영역(115)의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있다.
제1 실리사이드막(114)은 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다.
기판(101) 상에는 층간 절연막(153)이 형성된다. 층간 절연막(153)은 제1 내지 제3 컨택(131, 133, 135)의 상면을 제외하고 게이트 구조체(120), 드레인 영역(113), 소오스 영역(115) 및 제1 내지 제3 컨택(131, 133, 135)의 측벽을 덮을 수 있다.
도 6을 참조하면, 층간 절연막(153) 상에는 제1 내지 제3 도전 패턴(ML1, ML2, ML3)이 배치될 수 있다.
제1 도전 패턴(ML1)은 제1 컨택(133)과 연결될 수 있다. 구체적으로, 제1 도전 패턴(ML1)은 제1 핀(F1)에 배치된 드레인 영역(113)인 제1 드레인 영역, 그리고 제2 핀(F2)에 배치된 드레인 영역(113)인 제2 드레인 영역과 제1 컨택(131)을 통해 전기적으로 연결될 수 있다. 제1 도전 패턴(ML1)은 드레인 영역(113)에 제1 전압(Vdd)을 인가할 수 있다.
제2 도전 패턴(ML2)은 제2 및 제3 컨택(133, 135)과 연결될 수 있다. 구체적으로, 제2 도전 패턴(ML2)은 제1 핀(F1)에 배치된 소오스 영역(115)인 제1 소오스 영역과 제2 게이트 구조체(122)를 제2 및 제3 컨택(133, 135)을 통해 전기적으로 연결할 수 있다.
제3 도전 패턴(ML3)은 제1 게이트 구조체(121)와 접하는 제3 컨택(135)과 연결될 수 있다. 제3 도전 패턴(ML3)에 의해 제1 게이트 구조체(121)에 제2 전압(Vgate)를 인가할 수 있다. 제2 전압(Vgate)은 제1 전압(Vdd)과 다를 수 있다.
도 7 및 도 8을 참조하여 도 2의 A 부분에 대한 다른 실시예를 설명하기로 한다. 도 7 및 도 8은 도 2의 A 부분에 대한 다른 실시예의 도면들이다. 도 7에서는 설명의 편의를 위하여 층간 절연막(153)과 도전 패턴들(ML1, ML2, ML3)을 도시하지 않았다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 7 및 도 8을 참조하면, 실리사이드막의 형상에 차이가 있을 수 있다. 구체적으로, 드레인 영역(113)과 제1 컨택(131) 사이, 소오스 영역(115)과 제2 컨택(133) 사이에는 각각 제2 실리사이드막(116)이 형성될 수 있다. 제2 실리사이드막(116)은 드레인 영역(113) 표면을 덮을 수 있고, 소오스 영역(115) 표면을 덮을 수 있다. 도 3 내지 도 6에서, 제1 실리사이드막(114)은 드레인 영역(113)과 소오스 영역(115) 상면만을 덮지만, 도 7 및 도 8에서는 드레인 영역(113)과 소오스 영역(115)을 둘러싸도록 형성될 수 있다. 제2 실리사이드막(116)은 제1 실리사이드막(114)과 마찬가지로, 드레인 영역(113)과 소오스 영역(115)의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있다.
제2 실리사이드막(116)은 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다.
도 9를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴의 효과를 설명하기로 한다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴의 효과를 설명하기 위한 회로도이다.
도 9를 참조하면, 종래에는 복수 개의 핀형 트랜지스터(T1, T2, …, Tn)의 소자 불량을 측정하기 위해 복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 각각의 게이트(G)에 제2 전압(Vgate)를 인가하고, 복수 개의 핀형 트랜지스터(T1, T2, …, Tn)를 직렬로 연결하였다. 구체적으로, 제1 핀형 트랜지스터(T1)의 소오스(S)를 제2 핀형 트랜지스터(T2)의 드레인(D)과 연결하고, 제2 핀형 트랜지스터(T2)의 소오스(S)를 제3 트랜지스터(T3)의 드레인(D)과 연결하였다. 제1 핀형 트랜지스터(T1)의 드레인(D)에는 제1 전압(Vdd)을 인가하고 제n 트랜지스터(Tn)에는 제3 전압, 즉 접지 전압을 인가하였다.
종래와 같이 회로도를 구성하여 소자의 불량을 측정하면, 복수 개의 핀형 트랜지스터(T1, T2, …, Tn)는 직렬로 연결되기 때문에, 복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 각각이 갖는 기생 저항이 더해진다. 따라서, 연결되는 트랜지스터의 개수가 많아질수록, 즉 n이 커질수록 더해지는 기생 저항도 많아지기 때문에, 제1 핀형 트랜지스터(T1)에서 제n 핀형 트랜지스터(Tn)로 갈수록 각각의 핀형 트랜지스터에 흐르는 전류의 크기가 감소하여 각각의 핀형 트랜지스터의 불량 여부를 명확하게 측정할 수 없었다.
그러나, 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴에서는, 복수 개의 핀형 트랜지스터(T1, T2, …, Tn)가 직렬로 연결되지 않기 때문에 기생 저항이 더해지지 않아 제1 내지 제n 핀형 트랜지스터(T1, T2, …, Tn) 모두의 불량 여부를 명확하게 확인할 수 있다.
도 1 및 도 10을 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴에 대해 설명하기로 한다.
도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴에 대한 레이아웃도이다.
본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴은 본 발명의 일 실시예에 따른 반도체 소자의 테스트 패턴과 동일한 회로도를 갖는다. 따라서, 복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 각각의 드레인(D)은 제1 전압(Vdd)을 인가받기 위하여 제1 도전 패턴(ML1)과 연결될 수 있다. 그리고 복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 중 하나의 핀형 트랜지스터의 게이트(G)는 제2 도전 패턴(ML2)에 의해 다른 핀형 트래지스터의 소오스(S)와 연결될 수 있다. 구체적으로, 제1 핀형 트랜지스터(T1)의 소오스 영역(215)은 제2 핀형 트랜지스터(T2)의 게이트 구조체(220)와 전기적으로 연결될 수 있다. 이어서, 제2 핀형 트랜지스터(T2)의 소오스 영역(215)은 제3 핀형 트랜지스터(T3)의 게이트 구조체(220)와 전기적으로 연결될 수 있으며, 같은 방식으로 제2 도전 패턴(ML2)에 의해 제1 핀형 트랜지스터(T1)부터 제n 핀형 트랜지스터(Tn)까지 연결될 수 있다. 드레인 영역(213)과 소오스 영역(215)은 활성 영역(210)을 이룰 수 있고, 활성 영역(210)은 핀 형상을 가질 수 있는데 이는 추후 서술하기로 한다.
순차적으로 연결된 복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 중 최초 트랜지스터인 제1 핀형 트랜지스터(T1)는 제2 전압(Vgate)을 인가받을 수 있고, 최후 트랜지스터인 제n 핀형 트랜지스터(Tn)는 제3 전압, 예를 들어 접지 전압을 인가받을 수 있다. 드레인 영역(213) 상에는 제1 컨택(231)이 배치되고 제1 컨택(231)은 제1 도전 패턴(ML1)과 접할 수 있다. 소오스 영역(215) 상에는 제2 컨택(233)이, 게이트 구조체(220) 상에는 제3 컨택(235)이 배치되고, 제2 및 제3 컨택(233, 235)은 제2 도전 패턴(ML2)과 접할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴은, 더미 게이트 구조체(300)를 포함할 수 있다. 더미(dummy) 게이트 구조체(300)는 실제 게이트 구조체(220)의 역할을 하지 않는다.
더미 게이트 구조체(300)는 복수 개의 핀형 트랜지스터(T1, T2, …, Tn) 사이에 배치될 수 있다. 구체적으로, 도 8과 같이 제1 트랜지스터(T1)와 제n 트랜지스터(Tn) 사이, 제2 트랜지스터(T2)와 제n-1 트랜지스터(Tn-1) 사이에 배치되어 제2 방향(Y1)으로 길게 연장될 수 있다. 더미 게이트 구조체(300)는 제1 및 제2 도전 패턴(ML1, ML2)과 연결되지 않으며, 더미 게이트 구조체(300) 상에 배치된 제4 컨택(237)에 의해 접지 전압을 인가받을 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴은, 복수 개의 핀형 트랜지스터(T1, T2, …, Tn)의 드레인 영역(213)에 제1 전압(Vdd)을 인가하고, 더미 게이트 구조체(300)에 접지 전압을 인가하고, 제1 트랜지스터(T1)의 게이트 구조체(220)에 제2 전압(Vgate)을 인가한 후에, 복수 개의 핀형 트랜지스터(T1, T2, …, Tn)의 드레인 영역(213)에 흐르는 전류를 측정하여 복수 개의 핀형 트랜지스터(T1, T2, …, Tn)의 불량 여부를 판단할 수 있다. 또한, 드레인 영역(213)에 흐르는 전류의 양을 측정하여, 복수 개의 핀형 트랜지스터(T1, T2, …, Tn)가 동작하는데 더미 게이트 구조체(300)의 간섭을 받는지 확인할 수 있다.
도 11 내지 도 14를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴의 형상에 대하여 설명하기로 한다.
도 11 내지 도 14는 도 10의 D 부분에 대한 도면들이다. 구체적으로, 도 11 및 도 14는 도 10의 D 부분에 대한 사시도이고, 도 12는 도 11의 E―E를 따라 절단한 단면도이고, 도 13은 도 11의 F―F를 따라 절단한 단면도이다. 도 11에서는 설명의 편의를 위하여 층간 절연막(253)과 도전 패턴들(ML1, ML2, ML3, ML4, ML5)을 도시하지 않았다.
도 11 내지 도 14를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자의 테스트 패턴은 기판(201), 제3 및 제4 핀(F3, F4), 게이트 구조체(220), 더미 게이트 구조체(300), 소오스 영역(213), 드레인 영역(215), 제1 내지 제4 컨택(231, 233, 235, 237), 제1 내지 제5 도전 패턴(ML1, ML2, ML3, ML4, ML5) 등을 포함할 수 있다.
기판(201)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
제3 및 제4 핀(F3, F4)은 기판(201) 상에 형성되고, 기판(201)으로부터 돌출된 형상, 즉, 제3 방향(Z1)으로 돌출된 형상을 가질 수 있다. 제3 및 제4 핀(F3, F4)은 기판(201) 상에서 서로 이격되어 배치될 수 있다.
도 11 내지 도 14에서는 제3 핀(F3)과 제4 핀(F4)이 제1 방향(X1)으로 길게 정렬되어 연장되는 것으로 도시되어 있으나, 본 발명은 이에 제한되는 것은 아니며, 제3 및 제4 핀(F3, F4)은 제2 방향(Y1)으로 길게 정렬되어 연장될 수 있다.
도면에서는, 예시적으로 제3 및 제4 핀(F3, F4)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 제3 및 제4 핀(F3, F4)은 모따기된 형상일 수 있다. 또는, 모서리 부분이 둥글게 된 형상일 수도 있다. 제3 및 제4 핀(F3, F4)은 제1 방향(X1)을 따라서 길게 형성되어 있기 때문에, 제1 방향(X1)을 따라 형성된 장변과, 제2 방향(Y1)을 따라 형성된 단변을 포함할 수 있다. 제3 및 제4 핀(F3, F4)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
도면에서, 제3 및 제4 핀(F3, F4)은 제1 방향(X1)으로 서로 이격되어 형성되는 것으로 도시되어 있지만, 이에 한정되지 않는다. 예를 들어, 제3 및 제4 핀(F3, F4)이 제2 방향(Y1)을 따라 길게 형성되면, 제3 및 제4 핀(F3, F4)은 제2 방향(Y1)으로 서로 이격되어 형성될 수 있다.
제3 및 제4 핀(F3, F4)은 기판(201)과 일체로 형성될 수 있으며, 기판(201)과 동일한 물질을 포함할 수 있다.
절연막(251)은 제3 및 제4 핀(F3, F4)의 측벽을 덮도록 형성될 수 있다.
게이트 구조체(220)는 제3 구조체(221)와 제4 구조체(222)를 포함할 수 있다. 제3 핀(F3) 상에는 제3 게이트 구조체(221)가, 제4 핀(F4) 상에는 제4 게이트 구조체(222)가 형성될 수 있다. 구체적으로, 제3 게이트 구조체(221)는 제2 방향(Y1)으로 제3 핀(F3)을 교차하도록 형성될 수 있고, 제4 게이트 구조체(222)는 제4 핀(F4) 제2 방향(Y1)으로 제4 핀(F4)을 교차하도록 형성될 수 있다. 제3 게이트 구조체(221)는 제3 핀(F3)의 측벽, 상면을 덮을 수 있고, 제4 게이트 구조체(222)는 제4 핀(F4)의 측벽, 상면을 덮을 수 있다.
제3 및 제4 게이트 구조체(221, 222)는 각각 제3 및 제4 게이트 절연막(223, 224), 제3 및 제4 게이트 전극(225, 226)을 포함할 수 있다.
제3 및 제4 게이트 전극(225, 226)은 금속층(MG1, MG2)을 포함할 수 있다. 제3 및 제4 게이트 전극(225, 226)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제2 및 제3 게이트 전극(225, 226)은 금속이 아닌, Si, SiGe, 폴리실리콘 등으로 이루어질 수도 있다. 이러한 제1 및 제2 금속층(MG1, MG2)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제3 및 제4 게이트 절연막(223, 224)은 각각 제3 핀(F3)과 제3 게이트 전극(225) 사이, 제4 핀(F4)과 제4 게이트 전극(226) 사이에 배치될 수 있다. 제3 게이트 절연막(223)은 제3 핀(F3)의 상면과 측면의 상부를 따라 형성될 수 있고, 제4 게이트 절연막(224)은 제4 핀(F4)의 상면과 측면의 상부를 따라 형성될 수 있다. 이러한 제3 및 제4 게이트 절연막(223, 224)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제3 및 제4 게이트 절연막(223, 224)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
제3 게이트 구조체(221) 측벽에는 제3 스페이서(240)가 배치되고 제4 게이트 구조체(222) 측벽에는 제4 스페이서(242)가 배치될 수 있다.
제3 및 제4 게이트 구조체(221, 222) 각각의 일측에는 드레인 영역(213)이, 타측에는 소오스 영역(215)이 배치된다. 드레인 영역(213)과 소오스 영역(215)은 게이트 구조체(220)에 의해 이격될 수 있다. 드레인 영역(213)과 소오스 영역(215)은 에를 들어, 에피택셜 성장(epitaxial growth)을 통해서 형성될 수 있다. 드레인 영역(213)과 소오스 영역(215)은 제3 및 제4 핀(F3, F4)보다 돌출되도록 형성된 상승된(elevated) 형태일 수 있다.
소오스 영역(213)과 드레인 영역(215)은 다양한 형상일 수 있다. 예를 들어, 소오스 영역(213)과 드레인 영역(215)은 다이아몬드 형상, 원 형상, 오각형 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도면에는 예시적으로 육각형 형상을 도시하였다.
드레인 영역(213)과 소오스 영역(215)이 PMOS 트랜지스터의 소오스 영역과 드레인 영역인 경우, 드레인 영역(213)과 소오스 영역(215)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제3 및 제4 핀(F3, F4)에 압축 스트레스를 가하여 채널 영역의 캐리어(정공)의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 드레인 영역(213)과 소오스 영역(215)이 NMOS 트랜지스터의 소오스영역과 드레인 영역인 경우, 드레인 영역(213)과 소오스 영역(215)은 기판(201)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(201)이 Si를 포함할 때, 드레인 영역(113)과 소오스 영역(115)은 Si를 포함거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다. 인장 스트레스 물질은 제3 및 제4 핀(F3, F4)에 인장 스트레스를 가하여 채널 영역의 캐리어(전자)의 이동도(mobility)를 향상시킬 수 있다.
제3 핀(F3)과 제4 핀(F4) 사이에는 더미 게이트 구조체(300)가 배치된다. 더미 게이트 구조체(300)는 게이트 구조체(220)와 같이 제2 방향(Y1)으로 연장될 수 있다.
더미 게이트 구조체(300)는 제3 핀(F3)과 제4 핀(F4) 사이를 채우는 필드 절연막(203) 상에 형성된다. 따라서, 더미 게이트 구조체(300)는 핀과 교차하지 않는다. 더미 게이트 구조체(300)는 필드 절연막(203) 상에 형성되므로 게이트 구조체(220)보다 낮게 형성되지 않는다. 구체적으로, 더미 게이트 구조체(300)의 하면은 제3 및 제4 게이트 구조체(221, 222)의 하면과 같거나 높을 수 있다. 도 9 및 도 10에서는 더미 게이트 구조체(300)의 하면이 제3 및 제4 게이트 구조체(221, 222)의 하면과 동일한 높이를 갖는 것으로 도시되어 있으나, 더미 게이트 구조체(300)의 하면은 제3 및 제4 게이트 구조체(221, 222)의 하면보다 높게 형성될 수 있다.
필드 절연막(203)은 절연막(251)과 동일한 물질을 포함할 수 있다. 예를 들어, 필드 절연막(203)은 산화막일 수 있다.
더미 게이트 구조체(300)는 더미 게이트 절연막(301)과 더미 게이트 전극(303)을 포함할 수 있다. 도 11과 같이, 더미 게이트 절연막(301)과 더미 게이트 전극(303)은 필드 절연막(203) 상에 순차적으로 적층될 수 있다.
더미 게이트 전극(303)은 제3 금속층(MG3)과 제4 금속층(MG4)을 포함할 수 있다. 더미 게이트 전극(303)은 도시된 것과 같이, 2층 이상의 금속층(MG3, MG4)이 적층될 수 있다. 제3 금속층(MG3)은 제1 금속층(MG1)과 같은 물질을 포함할 수 있고, 제4 금속층(MG4)은 제2 금속층(MG2)과 같은 물질을 포함할 수 있다. 또는, 더미 게이트 전극(303)은 금속이 아닌, Si, SiGe, 폴리실리콘 등으로 이루어질 수도 있다. 이러한 제3 및 제4 금속층(MG3, MG4)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
더미 게이트 절연막(301)은 필드 절연막(203)과 더미 게이트 전극(303) 사이에 배치될 수 있다. 더미 게이트 절연막(301)은 제3 및 제4 게이트 절연막(223, 224)과 동일한 물질을 포함할 수 있다.
더미 게이트 구조체(300) 측벽에는 더미 스페이서(244)가 형성된다. 더미 스페이서(244)와 더미 게이트 구조체(300)가 필드 절연막(203)을 덮기 때문에 필드 절연막(203)의 상면은 노출되지 않는다.
드레인 영역(213) 상에는 접하도록 제1 컨택(231)이 배치되고, 소오스 영역(215) 상에는 제2 컨택(233)이 형성된다. 게이트 구조체(220) 상에는 제3 및 제4 게이트 전극(225, 226)과 접하도록 제3 컨택(235)이 형성된다. 더미 게이트 구조체(300) 상에는 더미 게이트 전극(303)과 접하도록 제4 컨택(237)이 형성된다.
드레인 영역(213)과 제1 컨택(231) 사이, 소오스 영역(215)과 제2 컨택(233) 사이에는 각각 제1 실리사이드막(214)이 형성될 수 있다. 제1 실리사이드막(214)은 드레인 영역(213) 상면을 덮을 수 있고, 소오스 영역(215) 상면을 덮을 수 있다. 또한, 제1 실리사이드막(214)은 제1 및 제2 컨택(231, 233) 하면에 형성될 수 있다. 제1 실리사이드막(214)은 드레인 영역(113)과 소오스 영역(115)의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있다.
제1 실리사이드막(214)은 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다.
기판(201) 상에는 층간 절연막(253)이 형성된다. 층간 절연막(253)은 제1 내지 제4 컨택(231, 233, 235, 237)의 상면을 제외하고 게이트 구조체(220), 더미 게이트 구조체(300), 드레인 영역(213), 소오스 영역(215) 및 제1 내지 제4 컨택(231, 233, 235, 237)의 측벽을 덮을 수 있다.
도 12를 참조하면, 층간 절연막(253) 상에는 제1 내지 제5 도전 패턴(ML1, ML2, ML3, ML5)이 배치될 수 있다.
제1 도전 패턴(ML1)은 제1 컨택(233)과 연결될 수 있다. 구체적으로, 제1 도전 패턴(ML1)은 제3 핀(F3)에 배치된 드레인 영역(213)인 제3 드레인 영역, 그리고 제4 핀(F4)에 배치된 드레인 영역(213)인 제4 드레인 영역과 제1 컨택(231)을 통해 전기적으로 연결될 수 있다. 제1 도전 패턴(ML1)은 드레인 영역(213)에 제1 전압(Vdd)을 인가할 수 있다.
제2 도전 패턴(ML2)은 제2 및 제3 컨택(233, 235)과 연결될 수 있다. 구체적으로, 제2 도전 패턴(ML2)은 제3 핀(F3)에 배치된 소오스 영역(215)인 제3 소오스 영역과 제4 게이트 구조체(222)를 제2 및 제3 컨택(233, 235)을 통해 전기적으로 연결할 수 있다.
제3 도전 패턴(ML3)은 제3 게이트 구조체(221)와 접하는 제3 컨택(235)과 연결될 수 있다. 제3 도전 패턴(ML3)에 의해 제3 게이트 구조체(221)에 제2 전압(Vgate)를 인가할 수 있다. 제2 전압(Vgate)은 제1 전압(Vdd)과 다를 수 있다.
제4 도전 패턴(ML4)은 더미 게이트 구조체(300)와 접하는 제4 컨택(237)과 연결될 수 있다. 제4 도전 패턴(ML4)에 의해 더미 게이트 구조체(300)에 제3 전압, 예를 들어, 접지 전압을 인가할 수 있다.
제5 도전 패턴(ML5)은 제4 핀(F4)에 배치된 소오스 영역(215)인 제4 소오스 영역과 제2 컨택(233)에 의해 연결될 수 있다. 제5 도전 패턴(ML4)에 의해 제4 소오스 영역은 제3 전압, 예를 들어 접지 전압을 인가받을 수 있다.
한편, 도 12에는 제1 내지 제5 도전 패턴(ML1, ML2, ML3, ML4, ML5)이 제2 방향(Y1)으로 연장되는 것으로 도시되어 있으나, 본 발명은 이에 제한되는 것은 아니며, 핀, 트랜지스터의 배치 형태에 따라 다른 방향으로 연장될 수 있다.
도 15 및 도 16을 참조하여 도 10의 D 부분에 대한 다른 실시예를 설명하기로 한다. 도 15 및 도 16은 도 10의 D 부분에 대한 다른 실시예의 도면들이다. 도 15에서는 설명의 편의를 위하여 층간 절연막(253)과 도전 패턴들(ML1, ML2, ML3, ML4, ML5)을 도시하지 않았다. 상술한 바와 중복되는 내용은 설명을 생략하고 차이점을 위주로 설명하기로 한다.
도 15 및 도 16을 참조하면, 실리사이드막의 형상에 차이가 있을 수 있다. 구체적으로, 드레인 영역(213)과 제1 컨택(231) 사이, 소오스 영역(215)과 제2 컨택(233) 사이에는 각각 제2 실리사이드막(216)이 형성될 수 있다. 제2 실리사이드막(216)은 드레인 영역(213) 표면을 덮을 수 있고, 소오스 영역(215) 표면을 덮을 수 있다. 도 11 내지 도 14에서, 제1 실리사이드막(214)은 드레인 영역(213)과 소오스 영역(215) 상면만을 덮지만, 도 15 및 도 16에서는 드레인 영역(213)과 소오스 영역(215)을 둘러싸도록 형성될 수 있다. 제2 실리사이드막(216)은 제1 실리사이드막(214)과 마찬가지로, 드레인 영역(213)과 소오스 영역(215)의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있다.
제2 실리사이드막(216)은 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101, 201: 기판 110: 활성 영역
113, 213: 드레인 영역 114, 214: 제1 실리사이드막
115, 215: 소오스 영역 116, 216: 제2 실리사이드막
120, 121, 122, 220, 221, 222: 게이트 구조체
131, 133, 135, 231, 233, 237: 컨택
151, 251: 절연막 153, 253: 층간 절연막
203: 필드 절연막
300: 더미 게이트 구조체
F1, F2, F3, F4: 핀
ML1, ML2, ML3, ML4, ML5: 도전 패턴
T1, T2, …, Tn: 핀형 트랜지스터

Claims (10)

  1. 기판으로부터 돌출된 형상을 갖고 서로 이격되어 배치되는 제1 핀 및 제2 핀;
    상기 제1 핀 및 제2 핀 각각을 교차하도록 형성된 제1 게이트 구조체 및 제2 게이트 구조체;
    상기 제1 게이트 구조체의 일 측 및 타 측의 상기 제1 핀에 배치된 제1 소오스 영역 및 제1 드레인 영역;
    상기 제2 게이트 구조체의 일 측 및 타 측의 상기 제2 핀에 배치된 제2 소오스 영역 및 제2 드레인 영역;
    상기 제1 및 제2 드레인 영역과 연결되고, 상기 제1 및 제2 드레인 영역에 제1 전압을 인가하는 제1 도전 패턴;및
    상기 제1 소오스 영역과 상기 제2 게이트 구조체를 연결하는 제2 도전 패턴을 포함하고,
    상기 제2 소오스 영역에는 상기 제1 전압과는 다른 제3 전압이 인가되는 반도체 소자의 테스트 패턴.
  2. 제 1항에 있어서,
    상기 제1 게이트 구조체에는 상기 제1 전압과는 다른 제2 전압이 인가되는 반도체 소자의 테스트 패턴.
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1 및 제2 핀 사이에 배치되는 더미 게이트 구조체를 더 포함하는 반도체 소자의 테스트 패턴.
  5. 제 4항에 있어서,
    상기 더미 게이트 구조체는, 상기 제1 및 제2 핀 사이를 채우는 필드 절연막 상에 형성되는 반도체 소자의 테스트 패턴.
  6. 제 4항에 있어서,
    상기 더미 게이트 구조체에는 제3 전압이 인가되는 반도체 소자의 테스트 패턴.
  7. 각각이 기판 상에 돌출된 형상을 갖는 핀과, 상기 핀과 교차하도록 형성된 게이트 전극을 포함하는 복수 개의 핀형 트랜지스터;
    상기 복수 개의 핀형 트랜지스터 각각의 드레인 영역에 제1 전압을 인가하는 제1 도전 패턴;
    하나의 트랜지스터 게이트 전극과 다른 트랜지스터 소오스 영역을 전기적으로 연결하는 제2 도전 패턴;
    상기 복수 개의 핀형 트랜지스터 중 최초 트랜지스터와 연결되고, 상기 최초 트랜지스터에 제1 전압을 인가하는 제3 도전 패턴; 및
    상기 복수 개의 핀형 트랜지스터 중 최후 트랜지스터와 연결되고, 상기 최후 트랜지스터에 접지 전압을 인가하는 제4 도전 패턴을 포함하는 반도체 소자의 테스트 패턴.
  8. 삭제
  9. 삭제
  10. 제 7항에 있어서,
    상기 복수 개의 핀형 트랜지스터 사이에 배치되는 더미 게이트 전극을 더 포함하는 반도체 소자의 테스트 패턴.
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