KR100702008B1 - 3차원 에스램 셀 트랜지스터들을 갖는 테스트 소자 그룹구조체들 - Google Patents
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Abstract
3차원 에스램 셀 트랜지스터들을 갖는 테스트 소자 그룹 구조체들이 제공된다. 상기 테스트 소자 그룹 구조체들은 반도체기판에 형성된 벌크 모스 트랜지스터 및 상기 벌크 모스 트랜지스터를 덮는 제1 층간절연막을 구비한다. 상기 제1 층간절연막 상에 하부 박막 트랜지스터가 제공되고, 상기 하부 박막 트랜지스터는 제2 층간절연막으로 덮여진다. 상기 제2 층간절연막 상에 상부 박막 트랜지스터가 제공되고, 상기 상부 박막 트랜지스터는 제3 층간절연막으로 덮여진다. 상기 제1 내지 제3 층간절연막들을 관통하도록 금속 노드 플러그가 제공되고, 상기 금속 노드 플러그는 상기 벌크 모스 트랜지스터의 제1 불순물 영역, 상기 하부 박막 트랜지스터의 제1 불순물 영역 및 상기 상부 박막 트랜지스터의 제1 불순물 영역을 서로 전기적으로 접속시킨다. 상기 금속 노드 플러그 및 상기 제3 층간절연막은 상부 층간절연막으로 덮여지고, 상기 상부 층간절연막 상에 복수개의 패드들이 배치된다. 상기 패드들은 각각 상기 층간절연막들 내에 제공된 복수개의 배선들을 통하여 상기 트랜지스터들의 단자들에 전기적으로 접속된다.
Description
도 1은 본 발명의 실시예들에 따른 테스트 소자 그룹 구조체를 구비하는 반도체 칩의 개략적인(schematic) 평면도이다.
도 2는 도 1에 보여진 테스트 소자 그룹 구조체의 등가회로도를 구비하는 블록 다이아그램이다.
도 3은 본 발명의 실시예들에 따른 테스트 소자 그룹 구조체를 도시한 평면도이다.
도 4a는 도 3의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 4b는 도 3의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
본 발명은 반도체 집적회로 소자들에 관한 것으로, 특히 3차원 에스램 셀 트랜지스터들을 갖는 테스트 소자 그룹 구조체들에 관한 것이다.
반도체 집적회로 소자들은 반도체 기판 상에 사진공정, 식각공정, 박막증착 공정, 이온주입 공정 및 확산 공정과 같은 단위 공정들(unit processes)을 사용하 여 형성된다. 상기 반도체 집적회로 소자들의 대부분은 트랜지스터들, 커패시터들 및 저항체들과 같은 개별소자들(discrete devices)로 구성된 내부회로를 포함하고, 상기 내부회로는 복수개의 셀들 및 주변회로를 포함할 수 있다. 따라서, 상기 반도체 집적회로 소자들의 전기적인 특성들은 상기 개별소자들의 특성들과 밀접한 관계가 있다.
상기 내부회로를 구성하는 상기 개별소자들의 특성을 직접적으로 측정하는 데에는 여러 가지의 어려움이 따른다. 이는, 상기 개별소자들의 각 단자들(terminals)이 미세한 배선들에 연결되고 상기 미세한 배선들은 절연막 및 패시베이션막으로 덮여지기 때문이다. 즉, 상기 개별소자들의 전기적인 특성을 측정하기 위해서는 상기 개별소자들의 입/출력 단자들에 연결된 상기 미세한 배선들에 탐침 핀들(probe pins)을 접촉시키고 상기 탐침 핀들을 통하여 입력 신호들 및 출력 신호들이 각각 인가되고 측정되어야 한다. 이 경우에, 상기 미세한 배선들중 선택된 배선들에 상기 탐침 핀들을 접촉시키는 작업이 어려울 수 있다. 또한, 상기 탐침된 배선들(probed interconnections)은 물리적으로 손상되어 상기 반도체 집적회로 소자들의 신뢰성을 저하시킬 수 있다. 따라서, 상기 개별소자들의 전기적인 특성을 간접적으로 측정하기 위하여 메인 칩들 사이의 스크라이브 레인(scribe lane) 상에 또는 상기 메인 칩 내의 상기 내부회로에 인접한 반도체 기판 상에 상기 개별소자들에 상응하는 여러 가지의 테스트 소자 그룹들(test element groups)을 형성한다.
상기 테스트 소자 그룹들은 미국특허 번호 제5,949,090호에 "모스 테스트 소자 그룹 구조체(MOS TEG STRUCTURE)"라는 제목으로 이와사 등(Iwasa et al.)에 의 해 개시된 바 있다. 이와사 등은 반도체 칩의 주 표면에 형성된 집적회로 소자들의 활성영역을 공유하고 상기 집적회로 소자들에 인접하도록 형성된 테스트 소자 그룹을 제공한다. 이 경우에, 상기 테스트 소자 그룹이 높은 패턴 밀도(high pattern density)를 갖는 상기 집적회로 소자들에 인접하도록 형성되므로, 상기 테스트 소자 그룹 내에 형성되는 모스 트랜지스터들은 상기 집적회로 소자들의 모스 트랜지스터들과 근접한 크기를 갖도록 제공될 수 있다.
최근에, 에스램 셀의 전기적 특성 및 집적도를 향상시키기 위하여 3차원 씨모스 에스램 셀(3-dimensional CMOS SRAM cell)이 제안된 바 있다. 상기 3차원 씨모스 에스램 셀은 반도체 기판에 형성된 한 쌍의 벌크 모스 트랜지스터들, 상기 벌크 모스 트랜지스터들 상에 제공되는 한 쌍의 제1 박막 트랜지스터들, 및 상기 제1 박막 트랜지스터들 상에 제공되는 한 쌍의 제2 박막 트랜지스터들을 구비한다. 따라서, 상기 3차원 씨모스 에스램 셀은 상기 한 쌍의 벌크 모스 트랜지스터들이 차지하는 면적만을 요구한다. 그 결과, 상기 3차원 씨모스 에스램 셀을 채택하는 에스램 소자의 집적도를 현저히 개선시킬 수 있다.
이에 더하여, 상기 3차원 씨모스 에스램 셀의 상기 제1 및 제2 박막 트랜지스터들은 모두 선택적 에피택시얼 성장 기술을 사용하여 형성된 단결정 반도체 바디에 제공될 수 있다. 따라서, 상기 3차원 씨모스 에스램 셀은 단결정 반도체 기판에 형성된 6개의 벌크 모스 트랜지스터들로 구성되는 완전 씨모스 에스램 셀에 상응하는 우수한 특성을 보일 수 있다. 이에 따라, 상기 3차원 씨모스 에스램 셀의 특성을 평가하기 위한 테스트 소자 그룹 구조체가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 3차원 에스램 셀을 채택하는 에스램 소자에 적합한 테스트 소자 그룹 구조체들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 3차원 에스램 셀 트랜지스터들을 갖는 테스트 소자 그룹 구조체들이 제공된다. 상기 테스트 소자 그룹 구조체들은 반도체기판에 형성된 벌크 모스 트랜지스터 및 상기 벌크 모스 트랜지스터를 덮는 제1 층간절연막을 포함한다. 상기 제1 층간절연막 상에 하부 박막 트랜지스터가 제공되고, 상기 하부 박막 트랜지스터는 제2 층간절연막으로 덮여진다. 상기 제2 층간절연막 상에 상부 박막 트랜지스터가 제공되고, 상기 상부 박막 트랜지스터는 제3 층간절연막으로 덮여진다. 상기 벌크 모스 트랜지스터의 제1 불순물 영역, 상기 하부 박막 트랜지스터의 제1 불순물 영역 및 상기 상부 박막 트랜지스터의 제1 불순물 영역은 상기 제1 내지 제3 층간절연막을 관통하는 금속 노드 플러그에 의해 전기적으로 접속된다.
본 발명의 몇몇 실시예들에서, 상기 하부 박막 트랜지스터는 상기 벌크 모스 트랜지스터와 중첩하도록 배치될 수 있고, 상기 상부 박막 트랜지스터는 상기 하부 박막 트랜지스터와 중첩하도록 배치될 수 있다.
다른 실시예들에서, 상기 하부 박막 트랜지스터 및 상기 상부 박막 트랜지스터는 단결정 박막 트랜지스터들일 수 있다.
또 다른 실시예들에서, 상기 벌크 모스 트랜지스터 및 상기 상부 박막 트랜 지스터는 엔모스 트랜지스터들일 수 있고, 상기 하부 박막 트랜지스터는 피모스 트랜지스터일 수 있다.
또 다른 실시예들에서, 상기 벌크 모스 트랜지스터 및 상기 하부 박막 트랜지스터는 엔모스 트랜지스트들일 수 있고, 상기 상부 박막 트랜지스터는 피모스 트랜지스터일 수 있다.
또 다른 실시예들에서, 상기 제1 층간절연막 내에 하부 반도체 노드 플러그가 제공될 수 있고, 상기 하부 반도체 노드 플러그는 상기 벌크 모스 트랜지스터의 상기 제1 불순물 영역 및 상기 하부 박막 트랜지스터의 상기 제1 불순물 영역에 접촉할 수 있다. 또한, 상기 제2 층간절연막 내에 상부 반도체 노드 플러그가 제공될 수 있고, 상기 상부 반도체 노드 플러그는 상기 하부 박막 트랜지스터의 상기 제1 불순물 및 상기 상부 박막 트랜지스터의 상기 제1 불순물 영역에 접촉할 수 있다. 이 경우에, 상기 금속 노드 플러그는 상기 제1 불순물 영역들에 더하여 상기 하부 반도체 노드 플러그 및 상기 상부 반도체 노드 플러그에 전기적으로 접속된다.
또 다른 실시예들에서, 상기 하부 반도체 노드 플러그 및 상기 상부 반도체 노드 플러그는 단결정 반도체 플러그들일 수 있고, 상기 금속 노드 플러그는 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 가질 수 있다. 상기 금속 노드 플러그는 텅스텐 플러그일 수 있다.
또 다른 실시예들에서, 상기 하부 반도체 노드 플러그는 상기 벌크 모스 트랜지스터의 상기 제1 불순물 영역과 동일한 도전형을 가질 수 있다.
또 다른 실시예들에서, 상기 하부 반도체 노드 플러그는 상기 벌크 모스 트 랜지스터의 상기 제1 불순물 영역과 다른 도전형을 가질 수 있다.
또 다른 실시예들에서, 상기 금속 노드 플러그 및 상기 제3 층간절연막은 상부 층간절연막으로 덮여질 수 있고, 상기 상부 층간절연막 상에 복수개의 패드들이 배치될 수 있다. 상기 복수개의 패드들은 각각 상기 층간절연막들 내에 제공된 복수개의 배선들을 통하여 상기 트랜지스터들의 단자들에 전기적으로 연결될 수 있다. 상기 배선들의 각각은 도전성 퓨즈를 포함할 수 있다.
본 발명의 다른 양태에 따르면, 상기 테스트 소자 그룹 구조체들은 반도체기판 및 상기 반도체기판에 형성된 벌크 모스 트랜지스터를 포함한다. 상기 벌크 모스 트랜지스터는 상기 반도체기판 내에 형성된 제1 소오스 영역 및 제1 드레인 영역과 아울러서 상기 제1 소오스/드레인 영역들 사이의 채널영역의 상부를 가로지르는 제1 게이트 전극을 구비한다. 상기 벌크 모스 트랜지스터를 갖는 기판 상에 제1 층간절연막이 제공된다. 상기 제1 층간절연막 상에 하부 반도체 바디가 배치되고, 상기 하부 반도체 바디에 하부 박막 트랜지스터가 제공된다. 상기 하부 박막 트랜지스터는 상기 하부 반도체 바디 내에 형성된 제2 소오스 영역 및 제2 드레인 영역과 아울러서 상기 제2 소오스/드레인 영역들 사이의 채널영역의 상부를 가로지르는 제2 게이트 전극을 구비한다. 상기 하부 박막 트랜지스터를 갖는 기판 상에 제2 층간절연막이 제공된다. 상기 제2 층간절연막 상에 상부 반도체 바디가 배치되고, 상기 상부 반도체 바디에 상부 박막 트랜지스터가 제공된다. 상기 상부 박막 트랜지스터는 상기 상부 반도체 바디 내에 형성된 제3 소오스 영역 및 제3 드레인 영역과 아울러서 상기 제3 소오스/드레인 영역들 사이의 채널영역의 상부를 가로지르는 제 3 게이트 전극을 구비한다. 상기 상부 박막 트랜지스터를 갖는 기판 상에 제3 층간절연막이 제공된다. 상기 제1 내지 제3 드레인 영역들은 상기 제1 내지 제3 층간절연막들을 관통하는 금속 노드 플러그와 접촉한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 테스트 소자 그룹 구조체를 구비하는 반도체 칩을 도시한 개략도이다.
도 1을 참조하면, 상기 반도체 칩(1)은 직사각형의 반도체 기판(11)의 가장자리 상에 배치된 복수개의 패드들(81) 및 상기 반도체 기판(11)의 중심 영역에 형성된 메인 회로(5m), 즉 내부회로를 구비한다. 또한, 상기 메인 회로(5m)에 인접한 반도체 기판(11), 예를 들면 상기 패드들(81) 사이의 상기 반도체 기판(11)에 테스트 소자 그룹 구조체(5t)가 제공된다. 상기 패드들(81)은 상기 반도체 칩(1)의 중심 부분에 배치될 수도 있다.
한편, 상기 테스트 소자 그룹 구조체(5t)는 상기 반도체 칩들(1), 즉 메인 칩들 사이의 스크라이브 레인 상에 제공될 수도 있다.
도 2는 도 1의 테스트 소자 그룹 구조체의 등가회로도와 아울러서 상기 테스트 소자 그룹 구조체에 접속된 패드들 및 내부 회로를 도시한 개략적인 블록 다이아그램이다.
도 2를 참조하면, 상기 테스트 소자 그룹 구조체(5t)는 벌크 모스 트랜지스터(Tb), 제1 박막 트랜지스터(Tf') 및 제2 박막 트랜지스터(Tf")를 구비한다. 상기 제2 박막 트랜지스터(Tf"), 제1 박막 트랜지스터(Tf') 및 벌크 모스 트랜지스터(Tb)의 드레인 영역들은 모두 제1 퓨즈(F1)를 통하여 노드 패드(81a)에 전기적으로 접속될 수 있고, 상기 제2 박막 트랜지스터(Tf"), 제1 박막 트랜지스터(Tf') 및 벌크 모스 트랜지스터(Tb)의 소오스 영역들은 각각 제2 내지 제4 퓨즈들(F2, F3, F4)을 통하여 제1 내지 제3 소오스 패드들(81b, 81c, 81d)에 전기적으로 접속될 수 있다. 또한, 상기 제2 박막 트랜지스터(Tf"), 제1 박막 트랜지스터(Tf') 및 벌크 모스 트랜지스터(Tb)의 게이트 전극들은 각각 제5 내지 제7 퓨즈들(F5, F6, F7)을 통하여 제1 내지 제3 게이트 패드들(81e, 81f, 81g)에 전기적으로 접속될 수 있다. 이에 더하여, 상기 패드들(81a, 81b, 81c, 81d, 81e, 81f, 81g)은 도 1에 보여진 내부회로(5m)와 전기적으로 연결될 수 있다.
도 3은 도 2의 테스트 소자 그룹 구조체(5t)의 평면도이다. 또한, 도 4a는 도 3의 Ⅰ-Ⅰ'에 따라 취해진 단면도이고, 도 4b는 도 3의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다. 도 3, 도 4a 및 도 4b에 보여진 테스트 소자 그룹 구조체는 3차원 에스램 셀에 채택되는 트랜지스터들을 구비하여 상기 3차원 에스램 셀의 전기적인 특성을 평가하는 데 적합한 구조를 갖는다. 그러나, 본 발명은 상기 3차원 에스램 셀 의 테스트 소자 그룹 구조체에 한정되지 않는다. 예를 들면, 본 발명에 따른 테스트 소자 그룹 구조체는 반도체 기판에 형성되는 벌크 모스 트랜지스터들과 아울러서 상기 벌크 모스 트랜지스터들 상에 차례로 적층되는 제1 박막 트랜지스터들 및 제2 박막 트랜지스터들을 채택하는 반도체 집적회로 소자들의 테스트 소자 그룹 구조체로 사용될 수도 있다.
도 3, 도 4a 및 도 4b를 참조하면, 반도체기판(11)의 소정영역에 소자분리막(13)이 제공되어 활성영역(13a)을 한정한다. 상기 활성영역 내에 서로 이격된 한 쌍의 제1 불순물 영역들, 즉 제1 드레인 영역(21a) 및 제1 소오스 영역(21b)이 제공된다. 상기 제1 드레인 영역(21a) 및 제1 소오스 영역(21b) 사이의 채널 영역의 상부를 가로지르도록 제1 게이트 전극(17)이 배치된다. 상기 제1 게이트 전극(17)은 상기 채널 영역으로부터 게이트 절연막(15)에 의해 절연된다. 상기 제1 게이트 전극(17)의 측벽은 제1 스페이서(19)로 덮여질 수 있다. 상기 제1 게이트 전극(17), 제1 드레인 영역(21a) 및 제1 소오스 영역(21b)은 벌크 모스 트랜지스터(도 2의 Tb)를 구성한다. 상기 벌크 모스 트랜지스터는 엔모스 트랜지스터일 수 있다.
상기 벌크 모스 트랜지스터를 갖는 기판 상에 제1 층간절연막(23)이 제공된다. 상기 제1 층간절연막(23) 상에 하부 반도체 바디(27)가 배치된다. 상기 하부 반도체 바디(27) 내에 서로 이격된 한 쌍의 제2 불순물 영역들, 즉 제2 드레인 영역(35a) 및 제2 소오스 영역(35b)이 제공된다. 상기 제2 드레인 영역(35a) 및 제2 소오스 영역(35b) 사이의 채널 영역의 상부를 가로지르도록 제2 게이트 전극(31)이 배치된다. 상기 제2 게이트 전극(31)은 상기 채널 영역으로부터 게이트 절연막(29) 에 의해 절연된다. 상기 제2 게이트 전극(31)의 측벽은 제2 스페이서(33)로 덮여질 수 있다. 상기 제2 게이트 전극(31), 제2 드레인 영역(35a) 및 제2 소오스 영역(35b)은 제1 박막 트랜지스터(도 2의 Tf'), 즉 하부 박막 트랜지스터를 구성한다. 상기 하부 박막 트랜지스터는 엔모스 트랜지스터 또는 피모스 트랜지스터일 수 있다. 또한, 상기 하부 박막 트랜지스터는 도 3의 평면도에 도시된 바와 같이 상기 벌크 모스 트랜지스터와 중첩하도록 배치될 수 있다. 즉, 상기 하부 반도체 바디(27)는 상기 활성영역(13a)과 중첩할 수 있고, 상기 제2 게이트 전극(31)은 상기 제1 게이트 전극(17)과 중첩할 수 있다.
이에 더하여, 상기 제1 드레인 영역(21a)은 상기 제1 층간절연막(23)을 관통하는 하부 노드 콘택홀(23h)에 의해 노출될 수 있고, 상기 하부 노드 콘택홀(23h)은 하부 반도체 노드 플러그(25)로 채워질 수 있다. 상기 하부 반도체 노드 플러그(25)는 상기 하부 반도체 바디(27)의 하부면에 접촉할 수 있다. 예를 들면, 상기 하부 반도체 노드 플러그(25)는 상기 제2 드레인 영역(35a)에 접촉할 수 있다. 상기 하부 반도체 노드 플러그(25)는 상기 제1 드레인 영역(21a)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성된 반도체 플러그일 수 있다. 따라서, 상기 반도체 기판(11)이 단결정 반도체 기판인 경우에, 상기 하부 반도체 노드 플러그(25) 역시 단결정 구조를 갖는 반도체 플러그일 수 있다.
또한, 상기 하부 반도체 바디(27)는 상기 하부 반도체 노드 플러그(25)를 씨드층으로 사용하여 성장된 에피택시얼 반도체일 수 있다. 따라서, 상기 하부 반도체 노드 플러그(25)가 단결정 반도체 플러그인 경우에, 상기 하부 반도체 바디(27) 역시 단결정 구조를 가질 수 있다. 상기 하부 반도체 노드 플러그(27)는 상기 제1 드레인 영역(21a)과 동일한 도전형을 가질 수 있다. 이와는 달리, 상기 하부 반도체 노드 플러그(27)는 상기 제1 드레인 영역(21a)과 다른 도전형을 가질 수 있다. 예를 들면, 상기 제1 드레인 영역(21a)이 N형인 경우에, 상기 하부 반도체 노드 플러그(25)는 N형 또는 P형일 수 있다. 다른 실시예에서, 상기 하부 반도체 노드 플러그(25)는 진성 반도체 플러그(intrinsic semiconductor plug)일 수 있다.
상기 하부 박막 트랜지스터를 갖는 기판 상에 제2 층간절연막(37)이 제공된다. 상기 제2 층간절연막(37) 상에 상부 반도체 바디(41)가 배치된다. 상기 상부 반도체 바디(41) 내에 서로 이격된 한 쌍의 제3 불순물 영역들, 즉 제3 드레인 영역(49a) 및 제3 소오스 영역(49b)이 제공된다. 상기 제3 드레인 영역(49a) 및 제3 소오스 영역(49b) 사이의 채널 영역의 상부를 가로지르도록 제3 게이트 전극(45)이 배치된다. 상기 제3 게이트 전극(45)은 상기 채널 영역으로부터 게이트 절연막(43)에 의해 절연된다. 상기 제3 게이트 전극(45)의 측벽은 제3 스페이서(47)로 덮여질 수 있다. 상기 제3 게이트 전극(45), 제3 드레인 영역(49a) 및 제3 소오스 영역(49b)은 제2 박막 트랜지스터(도 2의 Tf"), 즉 상부 박막 트랜지스터를 구성한다.
상기 하부 박막 트랜지스터가 피모스 트랜지스터인 경우에, 상기 상부 박막 트랜지스터는 엔모스 트랜지스터일 수 있다. 이와는 달리, 상기 하부 박막 트랜지스터가 엔모스 트랜지스터인 경우에, 상기 상부 박막 트랜지스터는 피모스 트랜지스터일 수 있다. 또한, 상기 상부 박막 트랜지스터는 도 3의 평면도에 도시된 바와 같이 상기 하부 박막 트랜지스터와 중첩하도록 배치될 수 있다. 즉, 상기 상부 반 도체 바디(41)는 상기 하부 반도체 바디(27)와 중첩할 수 있고, 상기 제3 게이트 전극(45)은 상기 제2 게이트 전극(31)과 중첩할 수 있다.
이에 더하여, 상기 제2 드레인 영역(35a)은 상기 제2 층간절연막(23)을 관통하는 상부 노드 콘택홀(37h)에 의해 노출될 수 있고, 상기 상부 노드 콘택홀(37h)은 상부 반도체 노드 플러그(39)로 채워질 수 있다. 상기 상부 반도체 노드 플러그(39)는 상기 상부 반도체 바디(41)의 하부면에 접촉할 수 있다. 예를 들면, 상기 상부 반도체 노드 플러그(39)는 상기 제3 드레인 영역(49a)에 접촉할 수 있다. 상기 상부 반도체 노드 플러그(39)는 상기 제2 드레인 영역(35a)을 씨드층으로 채택하는 선택적 에피택시얼 성장 기술을 사용하여 형성된 반도체 플러그일 수 있다. 따라서, 상기 하부 반도체 바디(27)가 단결정 반도체 바디인 경우에, 상기 상부 반도체 노드 플러그(39) 역시 단결정 구조를 갖는 반도체 플러그일 수 있다.
또한, 상기 상부 반도체 바디(41)는 상기 상부 반도체 노드 플러그(39)를 씨드층으로 사용하여 성장된 에피택시얼 반도체일 수 있다. 따라서, 상기 상부 반도체 노드 플러그(39)가 단결정 반도체 플러그인 경우에, 상기 상부 반도체 바디(41) 역시 단결정 구조를 가질 수 있다. 상기 상부 반도체 노드 플러그(39)는 상기 제2 드레인 영역(35a)과 동일한 도전형을 가질 수 있다. 이와는 달리, 상기 상부 반도체 노드 플러그(39)는 상기 제2 드레인 영역(35a)과 다른 도전형을 가질 수 있다. 또 다른 실시예에서, 상기 상부 반도체 노드 플러그(39)는 진성 반도체 플러그(intrinsic semiconductor plug)일 수 있다.
상기 상부 박막 트랜지스터를 갖는 기판 상에 제3 층간절연막(51)이 제공된 다. 상기 하부 반도체 노드 플러그(25)가 상기 제1 드레인 영역(21a)과 동일한 도전형을 갖는 경우에, 적어도 상기 제2 및 제3 드레인 영역들(35a, 49a)은 상기 제1 내지 제3 층간절연막들(23, 37, 51)을 관통하는 금속 노드 콘택홀(51h)에 의해 노출될 수 있고, 상기 금속 노드 콘택홀(51h)은 금속 노드 플러그(53)로 채워질 수 있다. 그 결과, 상기 금속 노드 플러그(53)는 적어도 상기 제2 및 제3 드레인 영역들(35a, 49a)과 접촉한다. 한편, 상기 하부 반도체 노드 플러그(25)가 상기 제1 드레인 영역(21a)과 다른 도전형을 갖는 경우에, 상기 금속 노드 플러그(53)는 연장되어 상기 제1 드레인 영역(21a)에 접촉할 수 있다. 더 나아가서, 상기 금속 노드 플러그(53)는 상기 드레인 영역들(21a, 35a, 49a)에 더하여 상기 반도체 노드 플러그들(25, 39)과도 접촉할 수 있다. 상기 금속 노드 플러그(53)는 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 갖는 금속막인 것이 바람직하다. 예를 들면, 상기 금속 노드 플러그(53)는 텅스텐 플러그일 수 있다.
상기 제3 층간절연막 및 상기 금속 노드 플러그(53)을 갖는 기판 상에 제4 층간절연막(55)이 제공된다. 상기 금속 노드 플러그(53)는 상기 제4 층간절연막(55)을 관통하는 제1 하부배선 콘택홀(55a)에 의해 노출될 수 있고, 상기 제2 소오스 영역(35b)은 상기 제2 내지 제4 층간절연막들(37, 51, 55)을 관통하는 제2 하부배선 콘택홀(55b)에 의해 노출될 수 있다. 또한, 상기 제1 소오스 영역(21b)은 상기 제1 내지 제4 층간절연막들(23, 37, 51, 55)을 관통하는 제3 하부배선 콘택홀(55c)에 의해 노출될 수 있고, 상기 제2 게이트 전극(31)은 상기 제2 내지 제4 층간절연막들(37, 51, 55)을 관통하는 제4 하부배선 콘택홀(55d)에 의해 노출될 수 있다. 이에 더하여, 상기 제1 게이트 전극(17)은 상기 제1 내지 제4 층간절연막들(23, 37, 51, 55)을 관통하는 제5 하부배선 콘택홀(55e)에 의해 노출될 수 있다. 상기 제1 내지 제5 하부배선 콘택홀들(55a, 55b, 55c, 55d, 55e)은 각각 제1 내지 제5 하부배선 콘택 플러그들(57a, 57b, 57c, 57d, 57e)로 채워질 수 있다.
상기 제4 층간절연막(55) 및 상기 하부배선 콘택 플러그들(57a, 57b, 57c, 57d, 57e) 상에 제5 층간절연막(59)이 제공될 수 있다. 상기 제5 층간절연막(59) 내에 제1 내지 제5 하부 배선들(61a, 61b, 61c, 61d, 61e)이 배치될 수 있고, 상기 제1 내지 제5 하부배선들(61a, 61b, 61c, 61d, 61e)은 각각 상기 제1 내지 제5 하부배선 콘택 플러그들(57a, 57b, 57c, 57d, 57e)에 전기적으로 접속된다.
상기 제5 층간절연막(59) 및 상기 하부배선들(61a, 61b, 61c, 61d, 61e) 상에 제6 층간절연막(63)이 제공될 수 있다. 상기 제1 하부배선(61a)은 상기 제6 층간절연막(63)을 관통하는 제1 상부배선 콘택홀(63a)에 의해 노출될 수 있고, 상기 제3 소오스 영역(49b)은 상기 제3 내지 제6 층간절연막들(51, 55, 59, 63)을 관통하는 제2 상부배선 콘택홀(63b)에 의해 노출될 수 있다. 또한, 상기 제2 하부배선(61b)은 상기 제6 층간절연막(63)을 관통하는 제3 상부배선 콘택홀(63c)에 의해 노출될 수 있고, 상기 제3 하부배선(61c)은 상기 제6 층간절연막(63)을 관통하는 제4 상부배선 콘택홀(63d)에 의해 노출될 수 있다. 더 나아가서, 상기 제3 게이트 전극(45)은 상기 제3 내지 제6 층간절연막들(51, 55, 59, 63)을 관통하는 제5 상부배선 콘택홀(63e)에 의해 노출될 수 있고, 상기 제4 하부배선(61d)은 상기 제6 층간절연막(63)을 관통하는 제6 상부배선 콘택홀(63f)에 의해 노출될 수 있다. 이에 더하 여, 상기 제5 하부배선(61e)은 상기 제6 층간절연막(63)을 관통하는 제7 상부배선 콘택홀(63g)에 의해 노출될 수 있다. 상기 제1 내지 제7 상부배선 콘택홀들(63a, 63b, 63c, 63d, 63e, 63f, 63g)은 각각 제1 내지 제7 상부배선 콘택 플러그들(65a, 65b, 65c, 65d, 65e, 65f, 65g)로 채워질 수 있다.
상기 제6 층간절연막(63) 및 상기 상부배선 콘택 플러그들(65a, 65b, 65c, 65d, 65e, 65f, 65g) 상에 제7 층간절연막(67)이 제공될 수 있다. 상기 제7 층간절연막(67) 내에 제1 내지 제7 상부 배선들(69a, 69b, 69c, 69d, 69e, 69f, 69g)이 배치될 수 있고, 상기 제1 내지 제7 상부배선들(69a, 69b, 69c, 69d, 69e, 69f, 69g)은 각각 상기 제1 내지 제7 상부배선 콘택 플러그들(65a, 65b, 65c, 65d, 65e, 65f, 65g)에 전기적으로 접속된다. 상기 제1 내지 제7 상부배선들(69a, 69b, 69c, 69d, 69e, 69f, 69g)은 도전성 퓨즈들(도 2의 F1, F2, F3, F4, F5, F6 및 F7)에 해당할 수 있다.
상기 제7 층간절연막(67) 및 상기 상부배선들(69a, 69b, 69c, 69d, 69e, 69f, 69g) 상에 제8 층간절연막(71)이 제공될 수 있다. 상기 제8 층간절연막(71) 상에 상기 제1 내지 제7 하부 패드들(75a, 75b, 75c, 75d, 75e, 75f, 75g)이 배치될 수 있고, 상기 제1 내지 제7 하부패드들(75a, 75b, 75c, 75d, 75e, 75f, 75g)은 각각 상기 제8 층간절연막(71)을 관통하는 제1 내지 제7 하부패드 콘택 플러그들(73a, 73b, 73c, 73d, 73e, 73f, 73g)을 통하여 상기 제1 내지 제7 상부배선들(69a, 69b, 69c, 69d, 69e, 69f, 69g)에 전기적으로 접속될 수 있다.
상기 하부패드들(75a, 75b, 75c, 75d, 75e, 75f, 75g) 및 상기 제8 층간절연 막(71)은 제9 층간절연막(77)으로 덮여진다. 상기 제9 층간절연막(77) 상에 제1 내지 제7 상부패드들(81a, 81b, 81c, 81d, 81e, 81f, 81g)이 배치될 수 있고, 상기 제1 내지 제7 상부패드들(81a, 81b, 81c, 81d, 81e, 81f, 81g)은 각각 상기 제9 층간절연막(77)을 관통하는 제1 내지 제7 비아콘택 플러그들(79a, 79b, 79c, 79d, 79e, 79f, 79g)을 통하여 상기 제1 내지 제7 하부패드들(75a, 75b, 75c, 75d, 75e, 75f, 75g)에 전기적으로 접속될 수 있다. 상기 제4 내지 제9 층간절연막들(55, 59, 63, 67, 71, 77)은 상부 층간절연막(78)을 구성한다.
결과적으로, 상기 제1 상부패드(81a)는 상기 상부 층간절연막(78) 내에 제공된 노드 배선(도 3의 80a)을 통하여 상기 제1 내지 제3 드레인 영역들(21a, 35a, 49a)에 전기적으로 접속된 노드 패드에 해당하고, 상기 제2 상부패드(81b)는 상기 상부 층간절연막(78) 및 상기 제3 층간절연막(51) 내에 제공된 제3 소오스 배선(도 3의 80b)을 통하여 상기 제3 소오스 영역(49b)에 전기적으로 접속된 제3 소오스 패드에 해당한다. 또한, 상기 제3 상부패드(81c)는 상기 상부 층간절연막(78), 제2 층간절연막(37) 및 제3 층간절연막(51) 내에 제공된 제2 소오스 배선(도 3의 80c)을 통하여 상기 제2 소오스 영역(35b)에 전기적으로 접속된 제2 소오스 패드에 해당하고, 상기 제4 상부패드(81d)는 상기 상부 층간절연막(78), 제1 층간절연막(23), 제2 층간절연막(37) 및 제3 층간절연막(51) 내에 제공된 제1 소오스 배선(도 3의 80d)을 통하여 상기 제1 소오스 영역(21b)에 전기적으로 접속된 제1 소오스 패드에 해당한다. 이에 더하여, 상기 제5 상부패드(81e)는 상기 상부 층간절연막(78) 및 제3 층간절연막(51) 내에 제공된 제3 게이트 배선(도 3의 80e)을 통하여 상기 제3 게이트 전극(45)에 전기적으로 접속된 제3 게이트 패드에 해당하고, 상기 제6 상부패드(81f)는 상기 상부 층간절연막(78), 제2 층간절연막(37) 및 제3 층간절연막(51) 내에 제공된 제2 게이트 배선(도 3의 80f)을 통하여 상기 제2 게이트 전극(31)에 전기적으로 접속된 제2 게이트 패드에 해당한다. 더 나아가서, 상기 제7 상부패드(81g)는 상기 상부 층간절연막(78), 제1 층간절연막(23), 제2 층간절연막(37) 및 제3 층간절연막(51) 내에 제공된 제1 게이트 배선(도 3의 80g)을 통하여 상기 제1 게이트 전극(17)에 전기적으로 접속된 제1 게이트 패드에 해당한다.
결과적으로, 상기 노드 배선(80a)은 상기 제1 상부배선(69a), 즉 상기 제1 퓨즈(F1)를 포함하는 다층 배선(multi-layered interconnection)일 수 있고, 상기 제3 소오스 배선(80b)은 상기 제2 상부배선(69b), 즉 상기 제2 퓨즈(F2)를 포함하는 다층 배선일 수 있다. 또한, 상기 제2 소오스 배선(80c)은 상기 제3 상부배선(69c), 즉 상기 제3 퓨즈(F3)를 포함하는 다층 배선(multi-layered interconnection)일 수 있고, 상기 제1 소오스 배선(80d)은 상기 제4 상부배선(69d), 즉 상기 제4 퓨즈(F4)를 포함하는 다층 배선일 수 있다. 더 나아가서, 상기 제3 게이트 배선(80e)은 상기 제5 상부배선(69e), 즉 상기 제5 퓨즈(F5)를 포함하는 다층 배선(multi-layered interconnection)일 수 있고, 상기 제2 게이트 배선(80f)은 상기 제6 상부배선(69f), 즉 상기 제6 퓨즈(F6)를 포함하는 다층 배선일 수 있다. 이에 더하여, 상기 제1 게이트 배선(80g)은 상기 제7 상부배선(69g), 즉 상기 제7 퓨즈(F7)를 포함하는 다층 배선일 수 있다.
상술한 테스트 소자 그룹 구조체(5t)가 도 1에 도시된 바와 같이 메인 칩 내 의 패드들을 공유하도록 제작된 경우에, 상기 테스트 소자 그룹 구조체의 트랜지스터들의 전기적인 특성들을 측정한 다음에 상기 메인 칩의 내부회로(도 1의 5m)가 원하는 전기적인 특성들(desired electrical characteristics)을 만족하는지(meet) 또는 아닌지를 평가하기(evaluate) 위하여 전기적 다이 분류(electrical die sorting; 이하 "EDS"라 언급한다) 테스트를 진행한다. 상기 EDS 테스트는 직류 신호들(direct current signals) 뿐만 아니라 교류 신호들(alternating current signals)을 사용하여 진행될 수 있다. 즉, 상기 EDS 테스트는 직류 테스트(DC test) 및 교류 테스트(AC test)를 포함할 수 있다. 따라서, 상기 EDS 테스트, 특히 상기 교류 테스트가 진행될 때, 상기 패드들(81a, 81b, 81c, 81d, 81e, 81f, 81g)에 접속된 상기 테스트 소자 그룹 구조체(5t)가 상기 내부회로의 전기적인 특성에 영향을 줄 수 있다. 이에 따라, 상기 EDS 테스트를 실시하기 전에, 상기 퓨즈들, 즉 상기 제1 내지 제7 상부배선들(69a, 69b, 69c, 69d, 69e, 69f, 69g)을 레이저 기술 등을 사용하여 컷팅함으로써 상기 패드들(81a, 81b, 81c, 81d, 81e, 81f, 81g)로부터 상기 테스트 소자 그룹 구조체(5t)를 전기적으로 고립시킬(isolate) 수 있다.
상술한 바와 같이 본 발명에 따르면, 3차원 에스램 셀의 트랜지스터들을 전기적으로 측정할 수 있는 테스트 소자 그룹 구조체가 제공된다. 따라서, 상기 3차원 에스램 셀의 특성들을 평가하는 데 요구되는 전기적인 특성들을 얻을 수 있다.
Claims (25)
- 반도체기판에 형성된 벌크 모스 트랜지스터;상기 벌크 모스 트랜지스터를 덮는 제1 층간절연막;상기 제1 층간절연막 상에 형성된 하부 박막 트랜지스터;상기 하부 박막 트랜지스터를 덮는 제2 층간절연막;상기 제2 층간절연막 상에 형성된 상부 박막 트랜지스터;상기 상부 박막 트랜지스터를 덮는 제3 층간절연막;상기 제1 내지 제3 층간절연막들을 관통하여 상기 벌크 모스 트랜지스터의 제1 불순물 영역, 상기 하부 박막 트랜지스터의 제1 불순물 영역 및 상기 상부 박막 트랜지스터의 제1 불순물 영역을 서로 전기적으로 접속시키는 금속 노드 플러그;상기 금속 노드 플러그 및 상기 제3 층간절연막을 덮는 상부 층간절연막;상기 상부 층간절연막 상에 배치된 복수개의 패드들; 및상기 층간절연막들 내에 제공되어 상기 복수개의 패드들을 각각 상기 트랜지스터들의 단자들에 전기적으로 연결시키는 복수개의 배선들을 포함하는 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 1 항에 있어서,상기 하부 박막 트랜지스터는 상기 벌크 모스 트랜지스터와 중첩하도록 배치되고, 상기 상부 박막 트랜지스터는 상기 하부 박막 트랜지스터와 중첩하도록 배치되는 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 1 항에 있어서,상기 하부 박막 트랜지스터 및 상기 상부 박막 트랜지스터는 단결정 박막 트 랜지스터들인 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 1 항에 있어서,상기 벌크 모스 트랜지스터 및 상기 상부 박막 트랜지스터는 엔모스 트랜지스터들이고, 상기 하부 박막 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 1 항에 있어서,상기 벌크 모스 트랜지스터 및 상기 하부 박막 트랜지스터는 엔모스 트랜지스트들이고, 상기 상부 박막 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 1 항에 있어서,상기 제1 층간절연막 내에 제공되어 상기 벌크 모스 트랜지스터의 상기 제1 불순물 영역 및 상기 하부 박막 트랜지스터의 상기 제1 불순물 영역에 접촉하는 하부 반도체 노드 플러그; 및상기 제2 층간절연막 내에 제공되어 상기 하부 박막 트랜지스터의 상기 제1 불순물 및 상기 상부 박막 트랜지스터의 상기 제1 불순물 영역에 접촉하는 상부 반도체 노드 플러그를 더 포함하되, 상기 금속 노드 플러그는 상기 하부 반도체 노드 플러그 및 상기 상부 반도체 노드 플러그에 전기적으로 접속되는 것을 특징으로 하 는 테스트 소자 그룹 구조체.
- 제 6 항에 있어서,상기 하부 반도체 노드 플러그 및 상기 상부 반도체 노드 플러그는 단결정 반도체 플러그들이고, 상기 금속 노드 플러그는 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉(ohmic contact)을 갖는 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 7 항에 있어서,상기 금속 노드 플러그는 텅스텐 플러그를 포함하는 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 1 항에 있어서,상기 하부 반도체 노드 플러그는 상기 벌크 모스 트랜지스터의 상기 제1 불순물 영역과 동일한 도전형을 갖는 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 1 항에 있어서,상기 하부 반도체 노드 플러그는 상기 벌크 모스 트랜지스터의 상기 제1 불순물 영역과 다른 도전형을 갖는 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 삭제
- 제 1 항에 있어서,상기 배선들의 각각은 도전성 퓨즈를 포함하는 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 반도체기판;상기 반도체기판 내에 형성된 제1 소오스 영역 및 제1 드레인 영역과 아울러서 상기 제1 소오스/드레인 영역들 사이의 채널영역의 상부를 가로지르는 제1 게이트 전극을 구비하는 벌크 모스 트랜지스터;상기 벌크 모스 트랜지스터를 갖는 기판 상에 제공된 제1 층간절연막;상기 제1 층간절연막 상에 제공된 하부 반도체 바디;상기 하부 반도체 바디 내에 형성된 제2 소오스 영역 및 제2 드레인 영역과 아울러서 상기 제2 소오스/드레인 영역들 사이의 채널영역의 상부를 가로지르는 제2 게이트 전극을 구비하는 하부 박막 트랜지스터;상기 하부 박막 트랜지스터를 갖는 기판 상에 제공된 제2 층간절연막;상기 제2 층간절연막 상에 제공된 상부 반도체 바디;상기 상부 반도체 바디 내에 형성된 제3 소오스 영역 및 제3 드레인 영역과 아울러서 상기 제3 소오스/드레인 영역들 사이의 채널영역의 상부를 가로지르는 제3 게이트 전극을 구비하는 상부 박막 트랜지스터;상기 상부 박막 트랜지스터를 갖는 기판 상에 제공된 제3 층간절연막;상기 제1 내지 제3 층간절연막들을 관통하여 상기 제1 내지 제3 드레인 영역들에 접촉하는 금속 노드 플러그;상기 금속 노드 플러그 및 상기 제3 층간절연막을 덮는 상부 층간절연막; 및상기 상부 층간절연막 상에 배치된 노드 패드, 제1 내지 제3 소오스 패드들, 및 제1 내지 제3 게이트 패드들을 포함하되, 상기 노드 패드, 상기 제1 내지 제3 소오스 패드들, 및 제1 내지 제3 게이트 패드들은 각각 상기 층간절연막들 내의 배선들을 통하여 상기 금속 노드 플러그, 상기 제1 내지 제3 소오스 영역들, 및 상기 제1 내지 제3 게이트 전극들에 전기적으로 접속되는 테스트 소자 그룹 구조체.
- 제 13 항에 있어서,상기 하부 박막 트랜지스터는 상기 벌크 모스 트랜지스터와 중첩하도록 배치되고, 상기 상부 박막 트랜지스터는 상기 하부 박막 트랜지스터와 중첩하도록 배치되는 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 13 항에 있어서,상기 제1 층간절연막 내에 제공되어 상기 제1 드레인 영역 및 상기 하부 반도체 바디에 접촉하는 하부 반도체 노드 플러그; 및상기 제2 층간절연막 내에 제공되어 상기 제2 드레인 영역 및 상기 상부 반도체 바디에 접촉하는 상부 반도체 노드 플러그를 더 포함하되, 상기 금속 노드 플러그는 상기 하부 반도체 노드 플러그 및 상기 상부 반도체 노드 플러그에 접촉하 는 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 15 항에 있어서,상기 하부 반도체 노드 플러그는 상기 제1 드레인 영역과 동일한 도전형을 갖는 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 15 항에 있어서,상기 하부 반도체 노드 플러그는 상기 제1 드레인 영역과 다른 도전형을 갖는 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 15 항에 있어서,상기 하부 반도체 노드 플러그 및 상기 상부 반도체 노드 플러그는 단결정 반도체 플러그들인 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 18 항에 있어서,상기 하부 반도체 바디 및 상기 상부 반도체 바디는 단결정 반도체 바디들인 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 13 항에 있어서,상기 벌크 모스 트랜지스터 및 상기 상부 박막 트랜지스터는 엔모스 트랜지 스터들이고, 상기 하부 박막 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 13 항에 있어서,상기 벌크 모스 트랜지스터 및 상기 하부 박막 트랜지스터는 엔모스 트랜지스터들이고, 상기 상부 박막 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 13 항에 있어서,상기 금속 노드 플러그는 P형 반도체 및 N형 반도체 모두에 대하여 저항성 접촉을 갖는 금속 플러그인 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 22 항에 있어서,상기 금속 플러그는 텅스텐 플러그를 포함하는 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 13 항에 있어서, 상기 배선들은상기 상부 층간절연막 내에 제공되어 상기 노드 패드를 상기 금속 노드 플러그에 전기적으로 접속시키는 노드 배선(node interconnection);상기 상부 층간절연막 및 상기 제1 내지 제3 층간절연막들 내에 제공되어 상기 제1 소오스 영역 및 상기 제1 게이트 전극을 각각 상기 제1 소오스 패드 및 상기 제1 게이트 패드에 전기적으로 연결시키는 제1 소오스 배선 및 제1 게이트 배선;상기 상부 층간절연막, 상기 제2 층간절연막 및 상기 제3 층간절연막 내에 제공되어 상기 제2 소오스 영역 및 상기 제2 게이트 전극을 각각 상기 제2 소오스 패드 및 상기 제2 게이트 패드에 전기적으로 연결시키는 제2 소오스 배선 및 제2 게이트 배선; 및상기 상부 층간절연막 및 상기 제3 층간절연막 내에 제공되어 상기 제3 소오스 영역 및 상기 제3 게이트 전극을 각각 상기 제3 소오스 패드 및 상기 제3 게이트 패드에 전기적으로 연결시키는 제3 소오스 배선 및 제3 게이트 배선을 포함하는 것을 특징으로 하는 테스트 소자 그룹 구조체.
- 제 24 항에 있어서,상기 노드 배선, 상기 제1 내지 제3 소오스 배선들, 및 상기 제1 내지 제3 게이트 배선들의 각각은 도전성 퓨즈를 포함하는 것을 특징으로 하는 테스트 소자 그룹 구조체.
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