KR100273495B1 - 반도체 기억장치 - Google Patents

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KR100273495B1
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고우이찌 구마가이
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

SOI 기판 상에 형성되어 있으며, 제 1 및 제 2 nMOS 및 pMOS 트랜지스터를 갖는 플립플롭과, 제 1 및 제 2 MOS 트랜지스터를 갖는 전송 게이트와, 소정의 방향을 따라서 연장되어 있는 것을 특징으로 하는 워드선부를 포함하는 CMOS SRAM 셀에 있어서, 제 1 및 제 2 nMOS 와 pMOS 트랜지스터의 소오스 및 드레인 확산층 영역이 소정의 방향을 따라서 배열되며, 상기 nMOS 및 pMOS 트랜지스터의 게이트는 소정의 방향에 수직으로 채널영역을 배열하며, 제 1 및 제 2 nMOS 트랜지스터의 게이트는 제 1 및 제 2 pMOS 트랜지스터의 게이트와 전기적으로 접속되며, 채널 영역 상의 제 1 및 제 2 nMOS 트랜지스터의 게이트와 채널 영역 상의 제 1 및 제 2 pMOS 트랜지스터의 게이트 사이의 영역에서, 제 1 및 제 2 nMOS 와 pMOS 트랜지스터의 드레인 확산층 영역의 각각과, 제 1 및 제 2 MOS 트랜지스터의 드래인 및 소오스 확산층 영역중 각각은 서로 인접하게 배열되어 있으며, 확산층 배선을 통하여, 서로 전기적으로 접속되어있다.

Description

반도체 기억장치
본 발명은 스태틱 RAM (Static Randam Access Memory : 이하, 이것을 간단히 SRAM 이라 함) 에 관한 것으로서, 특히 반도체로서의 메모리 셀의 구조와 그 레이아웃에 관한 것이다.
일반적으로 플립플롭을 데이터 축적수단으로서 사용하는 SRAM 은 콘덴서를 데이터 축적수단으로서 사용하는 다이나믹 RAM (Dynamic Randam Access Memory : 이하, DRAM 이라 함) 와 비교하여 동작이 고속이며, 또한 데이터의 리프레시가 불필요하다는 이점을 가지고 있다. 또한, 그 반면 SRAM 은 DRAM 과 비교하여 1 메모리 셀을 구성하는 소자수가 많은 점에서 1 메모리 셀의 면적이 DRAM 과 비교하여 수배 크다는 결점을 가지고 있다.
종래, 기본적인 CMOS (Complementary Metal Oxide Semiconductor) SRAM 셀의 회로는 도 6 에 나타내는 바와 같이 2 개의 pMOS 트랜지스터 (301,302) 와 4 개의 nMOS 트랜지스터 (311,312 및 321,322) 를 구비하고 있다.
여기서, 2 개의 pMOS 트랜지스터 (301,302) 가 가지는 소오스단자는 각각 전원 (Vdd) 선에 접속되어 있고, 2 개의 nMOS 트랜지스터 (311,312) 가 가지는 소오스단자는 각각 접지 (Gnd) 선에 접속되어 있다. 또한, pMOS 트랜지스터 (301) 의 드레인 단자는 nMOS 트랜지스터 (311) 의 드레인 단자에 접속되어 있고, pMOS 트랜지스터 (301) 의 게이트 단자는 nMOS 트랜지스터 (311) 의 게이트 단자에 접속되어 있다. 마찬가지로 pMOS 트랜지스터 (302) 의 드레인단자는 nMOS 트랜지스터 (312) 의 드레인 단자에 접속되어 있고, pMOS 트랜지스터 (302) 의 게이트단자는 nMOS 트랜지스터 (312) 의 게이트 단자에 접속되어 있다. 이 점에서 알 수 있는 바와 같이 pMOS 트랜지스터 (301) 와 nMOS 트랜지스터 (311) 는 CMOS 인버터를 구성하고 있다. 마찬가지로 pMOS 트랜지스터 (302) 와 nMOS 트랜지스터 (312) 도 CMOS 인버터를 구성하고 있다. 또한, 이들 2 쌍의 CMOS 인버터는 각각 일측 입력단자와 타측 출력단자가 서로 접속되어 있으며, 플립플롭을 구성하고 있다.
nMOS 트랜지스터 (321) 및 nMOS 트랜지스터 (322) 는 각각 소오스단자 또는 드레인 단자 중 어느 일측이 2 쌍의 CMOS 인버터 중 대응하는 하나의 출력단자와 접속되고, 타측이 2 개의 비트선 (D 또는 DB) 중 대응하는 일측과 접속되어 있으며, 쌍방 모두 게이트단자가 워드선 (WL) 에 접속되어 있다. 또한, nMOS 트랜지스터 (321) 및 nMOS 트랜지스터 (322) 는 이와 같이 접속됨으로써, 각각 플립플롭과 비트선 사이에 있어서의 트랜스퍼 게이트로서 동작한다. 그리고, 비트선 (DB) 에는 비트선 (D) 으로 입력되는 신호의 반전신호가 입력된다.
이와 같은 구성을 구비하는 CMOS SRAM 셀 회로에 있어서의 동작을 다음에 설명한다. 워드선 (WL) 의 전위가 하이 (High) 일 때에는 트랜스퍼 게이트로서 동작하는 2 개의 nMOS 트랜지스터 (321 및 322) 가 온 (ON) 으로 되며, 비트선 (D 및 DB) 을 통하여 전달되어 온 상보신호에 의하여 플립플롭에 데이터를 기입하는 동작이나 플립플롭에서 데이터를 판독하는 동작이 행해진다. 이에 비하여 워드선 (WL) 의 전위가 로우 (Low) 일 때에는 트랜스퍼 게이트로서 동작하는 2 개의 nMOS 트랜지스터 (321 및 322) 가 오프 (OFF) 로 되며, 플립플롭에는 직전에 기입된 데이터가 유지된다.
이어서, 상술한 CMOS SRAM 셀 회로 중 벌크 CMOS 기술을 사용하여 실리콘 기판상에 구성된 CMOS SRAM 셀 회로 (이하, 종래예 1) 의 구조에 대하여 도 1 및 도 2 를 사용하여 설명한다. 종래예 1 의 CMOS SRAM 셀 회로는 도 1 에 나타내는 바와 같이 소자영역 (910,920 및 930), 게이트 배선 (941,942 및 943), 제 1 알루미늄 배선 (952,971 및 972), 제 2 알루미늄 배선 (951,961 및 962), 콘택트 홀 (980a ∼ 980j) 및 스루 홀 (through-hole ; 990a ∼ 990c) 을 구비하고 있다. 여기서, 소자영역이란 실리콘 기판상에 있어서 MOS 트랜지스터의 소오스 확산층 및 드레인 확산층과 채널영역이 형성되는 영역의 총칭을 말하는 것이다. 또, 게이트 배선 (941) 은 도 6 에 있어서의 워드선 (WL) 에, 제 2 알루미늄 배선 (961 및 962) 은 도 6 에 있어서의 비트선 (D 및 DB) 에 대응하고 있다. 또한, 제 2 알루미늄 배선 (951) 및 제 1 알루미늄 배선 (952) 은 접지전위 (Gnd) 선으로서, 스루 홀 (990a) 및 콘택트 홀 (980a 및 980b) 을 통하여 플립플롭을 구성하는 nMOS 트랜지스터 (도 6 에 있어서의 nMOS 트랜지스터 (311 및 312)) 의 소오스로서의 n+확산층 영역 (911 및 921) (도 2 참조) 에 대하여 각각 전기적으로 접속되어 있다. 그리고 도시하지는 않았으나, 소자영역 (930) 의 p+확산층 영역 (931) 에는 전원전압 (Vdd) 이 공급되어 있다.
도 2 는 도 1 에 나타내는 셀 구조 중 소자영역 (910,920 및 930) 과 게이트 배선 (941,942 및 943) 만을 나타낸 평면도이다. 소자영역 (910 및 920) 에는 게이트 배선 (942 및 943) 과 워드선 (WL) 으로서의 게이트 배선 (941) 을 게이트로 하는 nMOS 트랜지스터 (도 6 에 있어서의 nMOS 트랜지스터 (311,312,321 및 322 에 대응) 의 n+확산층 영역 (911,912,913 및 921,922,923) 이 형성되어 있다. 한편, 소자영역 (930) 에는 게이트 배선 (942 및 943) 을 게이트로 하는 pMOS 트랜지스터 (도 6 에 있어서의 pMOS 트랜지스터 (301 및 302) 에 대응) 의 p+의 확산층 영역 (931,932 및 933) 이 형성되어 있다.
더욱 상세하게는, 도 2 에 평면도로 나타내는 각 구성요소는 각각 도 6 에 나타내는 회로와 다음에 설명하는 바와 같이 대응하고 있다. 즉, 도 2 에 있어서의 게이트 배선 (942) 을 게이트로 하는 MOS 트랜지스터 중 p+확산층 영역 (931 및 932) 을 각각 소오스 및 드레인으로 하는 pMOS 트랜지스터는 도 6 에 있어서의 pMOS 트랜지스터 (301) 에 대응하는 것이고, 한편 n+확산층 영역 (911 및 912) 을 각각 소오스 및 드레인으로 하는 nMOS 트랜지스터는 도 6 에 있어서의 nMOS 트랜지스터 (311) 에 대응하는 것이다. 마찬가지로 도 2 에 있어서의 게이트 배선 (943) 을 게이트로 하는 MOS 트랜지스터 중 p+확산층 영역 (931 및 933) 을 각각 소오스 및 드레인으로 하는 pMOS 트랜지스터는 도 6 에 있어서의 pMOS 트랜지스터 (302) 에 대응하는 것이고, 한편 n+확산층 영역 (921 및 922) 을 각각 소오스 및 드레인으로 하는 nMOS 트랜지스터는 도 6 에 있어서의 nMOS 트랜지스터 (312) 에 대응하는 것이다. 또한, 도 2 에 있어서 게이트 배선 (941) 을 게이트로 하는 MOS 트랜지스터들 중, n+확산층 영역 (912 및 913) 을 소오스 또는 드레인으로 하는 nMOS 트랜지스터는 도 6 에 있어서의 nMOS 트랜지스터 (321) 에 대응하는 것이고, n+확산층 영역 (922 및 923) 을 소오스 또는 드레인으로 하는 nMOS 트랜지스터는 도 6 에 있어서의 nMOS 트랜지스터 (322) 에 대응하는 것이다.
다시 도 1 을 참조하여, 제 2 알루미늄 배선 (951) 은 접지전위 (Gnd) 배선으로서, 스루 홀 (990a) 을 통하여 제 1 알루미늄 배선 (952) 에 접속되어 있다. 또한, 제 1 알루미늄 배선 (952) 은 콘택트 홀 (980a 및 980b) 을 통하여 n+확산층 영역 (911 및 921 ; 도 2 참조) 에 접속되어 있다. 이와 같이 하여 n+확산층 영역 (911 및 921) 에는 Gnd 전위가 부여되어 있다. 또한 도시하지는 않았으나, 전술한 바와 같이 p+확산층 영역 (931) 에는 전원전위 (Vdd) 가 공급되어 있다. 또, 도 1 및 도 2 에 있어서 p+확산층 영역 (932) 과 n+확산층 영역 (912) 은 콘택트 홀 (980c 및 980d) 을 통하여 제 1 알루미늄 배선 (971) 에 접속되어 있으며, 그리고 제 1 알루미늄 배선 (971) 은 콘택트 홀 (980e) 을 통하여 게이트 배선 (943) 에 대하여 접속되어 있다. 한편, p+확산층 영역 (933) 과 n+확산층 영역 (922) 은 콘택트 홀 (980f 및 980g) 을 통하여 제 1 알루미늄 배선 (972) 에 접속되어 있으며, 그리고 제 1 알루미늄 배선 (972) 은 콘택트 홀 (980h) 을 통하여 게이트 배선 (942) 에 대하여 접속되어 있다. 이상 설명한 바와 같은 접속에 의해 도 6 에 있어서의 플립플롭이 구성되어 있다.
또, 도 1 에 도시된 제 2 알루미늄 배선 (961 및 962) 은 각각 도 3 에 도시된 비트선 (D 및 DB) 에 대응하며, 도 1 에 나타내는 게이트 배선 (941) 은 도 6 에 있어서의 워드선 (WL) 에 대응하고 있다. 도 2 에 있어서의 n+확산층 영역 (913 및 923) 은 각각 콘택트 홀 (980i 및 980j) 과 스루 홀 (990b,990c) 을 통하여 비트선 (D 및 DB) 으로서의 제 2 알루미늄 배선 (961,962) 에 접속되어 있다. 또한, 이 접속에 의하여 게이트 배선 (941) 이 도 6 에 있어서의 nMOS 트랜지스터 (321 및 322) 의 게이트가 되므로, 비트선 (D 및 DB) 과 플립플롭의 내부단자 사이에는, 워드선 (WL) 을 통하여 전달되는 신호에 따라서 온·오프하는 트랜스퍼 게이트가 형성된다.
이어서, 종래예 1 의 CMOS SRAM 셀의 단면구조에 대하여 도 3 을 이용하여 설명한다. 도 3 은 도 2 에서 지정한 단면을 나타내는 도면이다.
도 3 을 참조하면 알 수 있는 바와 같이, 벌크 CMOS 기술을 이용한 종래예 1 의 CMOS SRAM 셀에 있어서는 실리콘 기판 (1060) 내에 p 웰 영역 (1051) 과 n 웰 영역 (1052) 이 형성되어 있다. 또한, p 웰 영역 (1051) 내의 소자영역에는 게이트 배선 (942) 을 게이트로 하는 nMOS 트랜지스터가 형성되어 있고, n 웰 영역 (1052) 내의 소자영역에는 게이트 배선 (942) 을 게이트로 하는 pMOS 트랜지스터가 형성되어 있다. 그리고, nMOS 트랜지스터와 pMOS 트랜지스터 사이에는 소자분리를 위한 산화막층 (1070) 이 형성되어 있다. 또한, p 웰 영역 (1051) 에 대하여 Gnd 전위를 인가하고, n 웰 영역 (1052) 에 대하여 Vdd 전위를 인가함으로써, p 웰 영역 (1051) 과 n 웰 영역 (1052) 사이의 pn 접합부를 역바이어스 상태로 되게 하여 소자분리를 실현한다. 따라서, 이들 2 개의 소자분리 기술을 적용하기 위해서는 확산층 영역의 전위상태에 관계없이 n 웰 영역 (1052) 의 p 웰 영역 (1051) 측단부와 n+확산층 영역 (912) 사이 및 p 웰 영역 (1051) 의 n 웰 영역 (1052) 측단부와 p+확산층 영역 (932) 사이에서 각각 수 ㎛ 이상의 간격을 형성할 필요가 있다. 예를 들면, 0.35 ㎛ 룰의 CMOS 프로세스에 있어서는 p+확산층 영역 (932) 과 n+확산층 영역 (912) 의 소자분리 간격을 2 ∼ 3 ㎛ 이상으로 설정할 필요가 생긴다. 따라서, 이 소자분리 간격은 SRAM 셀의 소면적화를 저해하는 요인의 하나가 되었다.
이 종래예 1 과 같은 벌크 CMOS 기술이 지니는 문제를 해결하기 위한 방법으로서, SOI (Silicon On Insulator)·CMOS 기술이 주목되고 있다. SOI·CMOS 기술에 있어서는, MOS 트랜지스터 또는 확산층 영역 등이 절연막상에 형성되고, 상기 절연막에 의해 분리 되므로, 상술한 벌크 CMOS 기술과 같이 n+확산층 영역과 p+확산층 영역의 분리를 위해 웰 구조를 사용할 필요가 없다. 따라서, n+확산층 영역과 p+확산층 영역은, 상기 확산층 영역에 대하여 동전위가 공급되는 경우에는 분리하지 않고 인접 배치할 수 있으며, 또한 상기 확산층 영역에 대하여 상이한 전위가 공급되는 경우에는 그 확산층 영역의 간격을 프로세스 조건으로 규정되는 최소 간격까지 근접하여 배치할 수 있다.
이러한 종류의 SOI·CMOS 기술을 적용한 예로서는 일본 특개소 62-81055 호에 개시되어 있는 CMOS SRAM 셀 (이하, 종래예 2) 을 들 수 있다. 종래예 2 의 CMOS SRAM 셀은 동전위가 부여되는 nMOS 트랜지스터가 가지는 n+확산층 영역과 pMOS 트랜지스터가 가지는 p+확산층 영역을 필드산화막 등으로 분리하지 않고 인접 배치함으로써, 알루미늄 배선을 사용하지 않고 직접적으로 접속한 SRAM 셀 구조를 가지고 있다. 이와 같이 종래예 2 의 CMOS SRAM 셀은, 예를 들면 도 2 에 있어서의 n+확산층 영역 (912) 이 p+확산층 영역 (932) 과, 도 2 에 있어서의 n+확산층 영역 (922) 이 p+확산층 영역 (933) 과 각각 인접 배치되어 직접 접속될 수 있는 것, 또한 도 2 에 있어서의 n+확산층 영역 (911 및 921) 과 p+확산층 영역 (931) 을 전기적으로 분리할 수 있는 최소의 간격까지 근접하여 배치할 수 있는 것을 특징으로 하고 있다.
이하, 종래예 2 의 CMOS SRAM 셀에 대해 도 4 및 도 5 를 참조하여 더욱 상세히 설명한다. 여기서, 도 4 및 도 5 는 SOI 기판상에 싱글포트 CMOS SRAM 셀의 회로를 실현했을 때의 평면도로서, 도 4 에는 소자영역 (1210), 게이트 배선 (1221,1222 및 1223), 콘택트 홀 (1280a ∼ 1280i), 제 1 알루미늄 배선 (1271,1272) 및 제 2 알루미늄 배선 (1261,1262) 의 형성시의 상태가, 도 5 에는 소자영역 (1210) 및 게이트 배선 (1221,1222 및 1223) 의 형성시의 상태가 도시되어 있다.
도 4 및 도 5 에 있어서의 게이트 배선 (1221) 은 도 6 에 있어서의 트랜스퍼 게이트로서의 nMOS 트랜지스터 (321 및 322) 의 게이트에 대응한다. 또한, 도 4 및 도 5 에 있어서의 게이트 배선 (1222(1223)) 은 도 6 에 있어서의 플립플롭을 구성하는 pMOS 트랜지스터 (301(302)) 와 nMOS 트랜지스터 (311(312)) 의 게이트에 대응한다.
도 4 에 나타내는 바와 같이 종래예 2 의 CMOS SRAM 셀에 있어서의 다른 특징은 전원 (Vdd) 전위가 인가되는 콘택트 홀 (1280a) 과 접지 (Gnd) 전위가 인가되는 콘택트 홀 (1280b 및 1280c) 과 비트선 (도 6 에서의 D 및 DB) 으로 공급되는 신호가 가지는 전위가 인가되는 콘택트 홀 (1280d 및 1280e) 을 인접하는 CMOS SRAM 셀과 공유하는 것이다.
또한, 종래예 2 의 CMOS SRAM 셀에는 SOI·CMOS 기술을 이용함으로써 가능하게 된 다음의 특징이 포함되어 있다. 도 5 에 나타내는 바와 같이, 플립플롭을 구성하는 nMOS 트랜지스터 (도 6 에서의 311 또는 312) 의 드레인 확산층 및 트랜스퍼 게이트로서의 nMOS 트랜지스터 (도 6 에서의 321 또는 322) 의 드레인 확산층 혹은 소오스 확산층으로서의 n+확산층 영역 (1213(1216)) 과 플립플롭을 구성하는 pMOS 트랜지스터의 드레인 확산층으로서의 p+확산층 영역 (1212(1215)) 이 선 (1231(1232)) 을 경계로 하여 인접 배치되어 있다. 결과적으로 2 개의 선 (1231 및 1232) 의 각각에 관하여 3 개의 확산층 영역을 공통의 확산층 영역으로서 형성할 수 있으므로 SRAM 셀의 면적을 축소할 수 있게 된다.
그러나, 종래예 2 의 CMOS SRAM 셀은 다음에 나타내는 바와 같은 문제점을 가지고 있었다.
즉, SOI·CMOS 기술을 적용한 종래예 2 의 CMOS SRAM 셀에 있어서는, 종래예 1 과 같이 벌크 CMOS 기술을 적용한 예와 비교하여 p+확산층 영역과 n+확산층 영역의 거리 및 SRAM 셀을 구성하는 MOS 트랜지스터의 일부 확산층을 구성하는 확산층 영역이 축소되지만, 메모리 셀의 각 노드를 접속하기 위하여 필요한 콘택트 홀, 알루미늄 배선 및 SRAM 셀을 구성하는 MOS 트랜지스터의 확산층 면적에 의해 실질적으로 SRAM 셀의 면적이 결정되기 때문에 종례예 2 에 개시되어 있는 면적보다 축소하기 어렵게 되어 있다.
본 발명은 종래기술의 상기 사정을 감안하여 이루어진 것으로서, 그 목적은 SOI 기판을 사용한 CMOS SRAM 셀의 소면적화를 도모함과 동시에 축소화가 달성된 CMOS SRAM 셀을 복수개 구비하는 반도체 기억장치를 제공하는 데 있다.
도 1 은 종래예 1 로서의 CMOS SRAM 셀의 구조를 나타내는 평면도.
도 2 는 종래예 1 의 소자영역 및 게이트 배선의 관계를 나타내는 평면도.
도 3 은 도 2 의 Ⅲ-Ⅲ 선을 따라 얻어진 단면도.
도 4 는 종래예 2 로서의 CMOS SRAM 셀의 구조를 나타내는 평면도.
도 5 는 종래예 2 의 소자영역 및 게이트 배선의 관계를 나타내는 평면도.
도 6 은 종래의 일반적인 싱글 포트 CMOS SRAM 셀을 나타내는 회로도.
도 7 은 본 발명의 제 1 실시예에 의한 CMOS SRAM 셀의 구조를 나타내는 평면도.
도 8 은 본 발명의 제 1 실시예의 소자영역 및 게이트 배선의 관계를 나타내는 평면도.
도 9 는 도 8 의 Ⅸ-Ⅸ 선을 따라 얻어진 단면도.
도 10 은 본 발명의 제 1 실시예에 의한 CMOS SRAM 셀을 2 행 2 열로 배치한 구조를 나타내는 평면도.
도 11 은 본 발명의 제 2 실시예에 의한 CMOS SRAM 셀의 구조를 나타내는 평면도.
도 12 는 본 발명의 제 2 실시예의 소자영역 및 게이트 배선의 관계를 나타내는 평면도.
도 13 은 본 발명의 제 2 실시예에 의한 CMOS SRAM 셀을 2 행 2 열로 배치한 구조를 나타내는 평면도.
상기 목적을 달성하기 위하여 본 발명의 제 1 실시예에 의하면, SOI 기판 상에 형성되며, 제 1 및 제 2 nMOS 트랜지스터와 제 1 및 제 2 pMOS 트랜지스터를 가지는 플립 플롭과, 제 1 및 제 2 MOS 트랜지스터를 가지는 트랜스퍼 게이트와, 워드선부를 구비하는 CMOS SRAM 셀에 있어서,
상기 워드선은 소정의 방향을 따라 연장설치되어 있고,
상기 제 1 및 제 2 nMOS 트랜지스터 그리고 상기 제 1 및 제 2 pMOS 트랜지스터에 있어서, 각각의 소오스 확산영역과 드레인 확산영역은 상기 소정의 방향을 따라 배치되며, 또한 각각의 게이트는 각각의 채널 영역상에서 상기 소정의 방향에 수직하게 배치되어 있고,
상기 제 1 nMOS 트랜지스터의 게이트와 상기 제 1 pMOS 트랜지스터의 게이트는 서로 전기적으로 접속되어 있고,
상기 제 2 nMOS 트랜지스터의 게이트와 상기 제 2 pMOS 트랜지스터의 게이트는 서로 진기적으로 접속되어 있고,
상기 제 1 nMOS 트랜지스터의 채널 영역상의 게이트와 상기 제 1 pMOS 트랜지스터의 채널 영역상의 게이트 사이의 영역내에 있어서, 상기 제 1 nMOS 트랜지스터의 드레인 확산층 영역과, 상기 제 1 pMOS 트랜지스터의 드레인 확산층 영역과, 상기 제 1 MOS 트랜지스터의 드레인 확산층 영역 또는 소오스 확산층 영역 중 어느 일측 확산층 영역은 확산층 배선되도록 서로 인접하게 배치되고, 또한 서로 전기적으로 접속되어 있고,
상기 제 2 nMOS 트랜지스터의 채널 영역상의 게이트와 상기 제 2 pMOS 트랜지스터의 채널 영역상의 게이트 사이의 영역내에 있어서, 상기 제 2 nMOS 트랜지스터의 드레인 확산층 영역과, 상기 제 2 pMOS 트랜지스터의 드레인 확산층 영역과, 상기 제 2 MOS 트랜지스터의 드레인 확산층 영역 또는 소오스 확산층 영역 중 어느 일측 확산층 영역이 확산층 배선되도록 서로 인접하게 배치되고, 서로 전기적으로 접속되는 CMOS SRAM 셀을 제공한다.
본 발명의 제 2 실시예에 의하면 상기 제 1 실시예의 워드선부는 상기 제 1 및 제 2 MOS 트랜지스터의 공통 게이트로서 작용하는 1 개의 워드선인 것을 특징으로 하는 CMOS SRAM 셀 이 제공된다.
본 발명의 제 3 실시예에 의하면 상기 제 1 실시예의 워드선부는 전기적으로 등가인 신호를 입력하기 위한 것으로서, 또한 상기 CMOS SRAM 셀 내에서 전기적으로 분리되어 있는 제 1 및 제 2 워드선으로 이루어지고, 상기 제 1 워드선은 상기 제 1 MOS 트랜지스터의 게이트로서 작용하는 한편, 상기 제 2 워드선은 상기 제 2 MOS 트랜지스터의 게이트로서 작용하는 것을 특징으로 하는 CMOS SRAM 셀을 제공한다.
본 발명의 제 4 실시예에 의하면 상기 제 1 실시예에 기재된 CMOS SRAM 셀을 복수개 구비하는 반도체 기억장치로서, 상기 복수개의 CMOS SRAM 셀 중 적어도 한 쌍의 인접하는 CMOS SRAM 셀은 상기 제 1 또는 제 2 nMOS 트랜지스터 중 적어도 일측 nMOS 트랜지스터의 소오스 확산영역을 공유하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
본 발명의 제 5 실시예에 의하면 상기 제 1 실시예에 기재된 CMOS SRAM 셀을 복수개 구비하는 반도체 기억장치로서, 상기 복수개의 CMOS SRAM 셀 중 적어도 한 쌍의 인접하는 CMOS SRAM 셀은 상기 제 1 또는 제 2 pMOS 트랜지스터 중 적어도 일측 pMOS 트랜지스터의 소오스 확산영역을 공유하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
본 발명의 제 6 실시예에 의하면 상기 제 1 실시예에 기재된 CMOS SRAM 셀을 복수개 구비하는 반도체 기억장치로서, 상기 복수개의 CMOS SRAM 셀 중 적어도 한 쌍의 인접하는 CMOS SRAM 셀은 상기 제 1 또는 제 2 MOS 트랜지스터 중 적어도 일측 MOS 트랜지스터의 소오스 확산영역 및 드레인 확산영역에 해당하는 소오스 확산층 영역 또는 드레인 확산층 영역 중 어느 일측을 공유하는 것을 특징으로 하는 반도체 기억장치가 제공된다.
본 발명의 제 7 실시예에 의하면 SOI 기판상에 형성된 플립 플롭과 트랜스퍼 게이트와 1 개 이상의 워드선을 포함하는 CMOS SRAM 셀을 가지는 반도체 기억장치로서,
동일 CMOS SRAM 셀 내의 MOS 트랜지스터가 상기 워드선으로서 게이트의 배선방향을 따라 배치되어 있고,
동일 CMOS SRAM 셀 내의 MOS 트랜지스터의 모든 게이트가 상기 워드선으로서 게이트의 배선방향과 수직하는 방향으로 배치되어 있고,
상기 워드선으로서 게이트의 배선방향과 수직하는 방향으로 배치된 상기 MOS 트랜지스터의 모든 게이트 중 전기적으로 접속된 pMOS 트랜지스터의 게이트와 nMOS 트랜지스터의 게이트 사이의 영역에 있어서, 상기 pMOS 트랜지스터의 드레인 확산층 영역과, 상기 nMOS 트랜지스터의 드레인 확산층 영역과, 상기 트랜스퍼 게이트를 구성하는 MOS 트랜지스터의 드레인 확산층 영역 또는 소오스 확산층 영역이, 확산층 배선에 의해서 전기적으로 서로 접속되어 있는 것을 특징으로 하는 반도체 기억장치가 제공된다.
본 발명에 의하면 SOI 기판상에 형성된 플립 플롭과 트랜스퍼 게이트를 구비하는 CMOS SRAM 셀에 있어서, 플립 플롭을 구성하는 pMOS 트랜지스터 및 pMOS 트랜지스터의 각각이 가지는 드레인 확산층과, 트랜스퍼 게이트를 구성하는 MOS 트랜지스터의 소오스 확산층 영역 또는 드레인 확산층 영역을 구비한 확산층 영역의 면적을 축소시킬 수 있으며, CMOS SRAM 셀 전체로서도 면적의 축소화를 달성시킬 수 있다.
본 발명의 상기된 및 그 밖의 다른 목적과, 특징 및 부가적인 장점은 본 발명의 원리르 사용하는 바람직한 실시예가 실증예로서 도시되어 있는 첨부된 도면과 다음의 설명을 참조할 때, 당업자에게 명백하게 될 것이다.
이하, 본 발명의 몇가지 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
그리고, 다음에 나타내는 모든 실시 형태는 도 6 에 나타내는 CMOS SRAM 셀의 회로를 SOI 기판상에 실현한 것으로서, 특히 그 레이아웃을 중심으로 설명하는 것이다.
본 발명에 관한 제 1 실시예의 CMOS SRAM 셀에 대해 도 7 및 도 8 을 이용하여 설명한다.
본 실시예의 CMOS SRAM 셀은, 도 7 에 나타내는 바와 같이 소자 영역 (110), 게이트 배선 (121,122 및 123), 콘택트 홀 (180a ∼ 180i), 제 1 알루미늄 배선 (171 및 172), 스루 홀 (190a ∼ 190e), 제 2 알루미늄 배선 (141,142,151,161,162) 을 구비하며 SOI 기판상에 구성되어 있다. 또 도 8 을 참조하면, 도 7 에서의 소자 영역 (110) 과 게이트 배선 (121,122,123) 이 나타나 있으므로, 도 7 에서의 MOS 트랜지스터의 배치를 이해할 수 있다. 또한, 도 7 및 도 8 로부터 알 수 있는 바와 같이, 제 1 실시예의 CMOS SRAM 셀 내에는 게이트 배선 (121,122,123) 을 게이트로 하는 MOS 트랜지스터가 각각 2 개씩 형성되어 있다. 즉, 하나의 CMOS SRAM 셀은 합계 6 개의 MOS 트랜지스터를 구비하고 있다.
여기에서, 게이트 배선 (122) 을 게이트로 하는 MOS 트랜지스터 중 p+확산층 영역 (111 및 112) 을 각각 소오스 및 드레인으로 하는 pMOS 트랜지스터는 도 6 에서의 pMOS 트랜지스터 (301) 에 대응하고 있고, 또한 n+확산층 영역 (118 및 113) 을 각각 소오스 및 드레인으로 하는 nMOS 트랜지스터는 도 6 에서의 nMOS 트랜지스터 (311) 에 대응하고 있다. 마찬가지로, 게이트 배선 (123) 을 게이트로 하는 MOS 트랜지스터 중 p+확산층 영역 (119 및 115) 을 각각 소오스 및 드레인으로 하는 pMOS 트랜지스터는 도 6 에서의 pMOS 트랜지스터 (302) 에 대응하고 있고, 또한 n+확산층 영역 (118 및 119) 을 각각 소오스 및 드레인으로 하는 nMOS 트랜지스터는 도 6 에서의 nMOS 트랜지스터 (312) 에 대응하고 있다. 또 게이트 배선 (121) 을 게이트로 하는 MOS 트랜지스터 중 n+확산층 영역 (113 및 114) 을 소오스 또는 드레인으로 하는 nMOS 트랜지스터는 도 6 에서의 nMOS 트랜지스터 (321) 에 대응하고 있고, 또한 n+확산층 영역 (116 및 117) 을 소오스 또는 드레인으로 하는 nMOS 트랜지스터는 도 3 에서의 nMOS 트랜지스터 (322) 에 대응하고 있다. 그리고, 도 6 에서의 nMOS 트랜지스터 (321 및 322) 에 대하여 이렇게 표현하는 것은 각각의 소오스 및 드레인을 특정화할 수 없기 때문이며, 실질상 하등의 문제가 되지 않는다.
도 7 에 나타내는 제 2 알루미늄 배선 (141 및 142) 은 전원 (Vdd) 배선이고, 제 2 알루미늄 배선 (151) 은 접지 (Gnd) 배선이다. 도 8 에서의 p+확산층 영역 (111 또는 119) 은 각각 콘택트 홀 (180a 또는 180b) 및 스루 홀 (190a 또는 190b) 을 통하여 전원배선인 제 2 알루미늄 배선 (141 또는 142) 에 접속되어 Vdd 전위가 부여된다. 또한, 도 8 에서의 n+확산층 영역 (118) 은 콘택트 홀 (180c) 및 스루 홀 (190c) 을 통하여 접지배선인 제 2 알루미늄 배선 (151) 에 접속되어 Gnd 전위가 부여된다.
도 7 및 도 8 에 있어서, p+확산층 영역 (112) 및 n+확산층 영역 (113) 은 선 (131) 을 경계로 하여 인접 배치되어 하나의 확산층 영역을 구성하고 있다. 또한, p+확산층 영역 (112) 과 n+확산층 영역 (113) 으로 구성되는 확산층 영역은 도 7 에 나타내는 제 1 알루미늄 배선 (172) 및 콘택트 홀 (180d 및 180e) 에 의해 게이트 배선 (123) 에 접속되어 있다. 또한 마찬가지로, p+확산층 영역 (115) 및 n+확산층 영역 (116) 은 선 (132) 을 경계로 하여 인접 배치되어 하나의 확산층 영역을 구성하고 있다. 또, p+확산층 영역 (115) 과 n+확산층 영역 (116) 으로 구성되는 확산층 영역은 도 7 에 나타내는 제 1 알루미늄 배선 (171) 및 콘택트 홀 (180f 및 180g) 에 의해 게이트 배선 (122) 에 접속되어 있다. 이와 같이 접속함으로써, 도 6 에서의 pMOS 트랜지스터 (301 및 302) 및 nMOS 트랜지스터 (311 및 312) 는 플립플롭을 구성하고 있다.
또한, 도 7 에 나타내는 제 2 알루미늄 배선 (161 및 162) 은 도 6 에서의 비트선 쌍 (D 및 DB) 에 대응하고 있고, 게이트 배선 (121) 은 도 6 에서의 워드선 (WL) 에 대응하고 있다. 도 8 에서의 n+확산층 영역 (114 또는 117) 은 각각 콘택트 홀 (180h 또는 180i) 및 스루 홀 (190d 또는 190e) 을 통하여 비트선 (D 또는 DB) 으로서의 제 2 알루미늄 배선 (161 또는 162) 에 접속되어 있다.
도 7 및 도 8 로부터 알 수 있는 바와 같이, 플립플롭을 구성하는 MOS 트랜지스터는 각각이 가지는 게이트가 워드선 (WL) 으로서의 게이트 배선 (121) 이 연이어 설치되어 있는 방향에 대하여, 각각이 가지는 채널 영역상에서, 수직으로 교차하도록 구성되어 있다. 또한, 플립플롭을 구성하는 MOS 트랜지스터는 각각이 가지는 소오스 확산층 영역과 드레인 확산층 영역이 워드선 (WL) 으로서의 게이트 배선 (121) 이 연장 설치되어 있는 방향으로 배치되어 있다.
이어서, 제 1 실시예의 CMOS SRAM 셀의 단면구조에 대해 도 9 를 이용하여 설명한다. 도 9 는 도 8 에서 지정한 단면을 나타내는 도면이다. 특히 도 9 를 참조하면 알 수 있는 바와 같이, SRAM 셀 내의 플립플롭을 구성하는 4 개의 MOS 트랜지스터의 단면이 나타나 있다.
SOI 기술을 적용하여 제조되는 MOS 트랜지스터는 도 9 에 나타내는 바와 같이 p 형 기판 (p-Sub) (460) 상의 매입 산화막층 (450) 상부에 형성되어 있다. 여기서 절연체로서의 매입 산화막층 (450) 과 그 상부에서 MOS 트랜지스터가 형성되는 반도체층을 총칭하여 SOI 기판이라고 부르기로 한다. SOI 기판에 있어서 개개의 소자는 절연체 상에 형성되기 때문에 전기적으로 분리된다. 본 실시 형태에 관하여 구체적으로는 pMOS 트랜지스터의 p+확산층 영역 (112) 은 매입 산화막층 (450) 에 의해 nMOS 트랜지스터의 n+확산층 영역 (116 및 118) 으로부터 전기적으로 분리되어 있고, 마찬가지로 pMOS 트랜지스터의 p+확산층 영역 (115) 은 매입 산화막층 (450) 에 의해, nMOS 트랜지스터의 n+확산층 영역 (113 및 118) 으로부터 전기적으로 분리되어 있다. 이와 같이 SOI 기술을 적용한 SOI 디바이스에서는 각 소자를 전기적으로 분리하기 위한 웰이 불필요하다. 또한, p+확산층 영역 (112) 과 n+확산층 영역 (113) 사이, 및 p+확산층 영역 (115) 과 n+확산층 영역 (116) 사이에는, 종래예 1 에 관해 도 3 을 이용하여 설명한 소자 분리를 위한 필드 산화막층 (1070) 을 형성할 필요도 없다. 따라서, p+확산층 영역 (112) 과 n+확산층 영역 (113), 및 p+확산층 영역 (115) 과 n+확산층 영역 (116) 은 각각 인접 배치할 수 있다. 또한, 본 실시 형태에서는 각 확산층 영역 표면에 도전체로서 실리사이드층 (400) 이 형성되어 있으며, p+확산층 영역 (112) 과 n+확산층 영역 (113), 및 p+확산층 영역 (115) 과 n+확산층 영역 (116) 은 각각 전기적으로 접속되어 있다.
이어서, 상술한 CMOS SRAM 셀을 셀경계선 (1000) 을 경계로 2 행 2 열로 배치한 것에 대해 도 10 을 이용하여 설명한다. 그리고, 제 1 실시예에서는 도 10 에 나타내는 바와 같이, 임의의 하나의 CMOS SRAM 셀을 기준으로 하여 좌우 어느 한 곳에 배치되는 CMOS SRAM 셀의 레이아웃은 기준이 되는 CMOS SRAM 셀의 레이아웃을 좌우 반전시킨 것이고, 상하 어느 한 곳에 배치되는 CMOS SRAM 셀의 레이아웃은 기준이 되는 CMOS SRAM 셀의 레이아웃을 상하 반전시킨 것이며, 어느 한 경사진 방향으로 배치되는 CMOS SRAM 셀의 레이아웃은 기준이 되는 CMOS SRAM 셀의 레이아웃을 상하좌우 반전시킨 것이다. 그러나 이것은 본 실시예로서의 일예이며, 본 발명의 개념이 이에 제한하는 것이 아님은 것은 말할 것도 없다.
도 10 을 참조하면, 제 2 알루미늄 배선 (141,142) 은 인접하는 CMOS SRAM 셀 사이에서 공유되어, 공통의 전원배선으로 되어 있다. 또한, p+확산층 영역 (111 또는 119) 에 대해 Vdd 전위를 공급하기 위한 콘택트 홀 (180a 또는 180b) 이 제 2 알루미늄 배선 (141 또는 142) 상에서의 4 개의 인접 SRAM 셀의 경계가 되는 위치에 배치되어 있다. 즉, 전원배선에 접속되는 p+확산층 영역은 인접하는 4 개의 SRAM 셀 사이에서 공통인 것이다. 또 비트선 (D 또는 DB) 에 대응하는 제 2 알루미늄 배선 (161 또는 162) 과 트랜스퍼 게이트를 구성하는 nMOS 트랜지스터의 확산층을 접속하기 위한 스루 홀 (190d 또는 190e) 및 콘택트 홀 (180h 또는 180i) 은 상하방향으로 인접하는 2 개의 CMOS SRAM 셀의 경계가 되는 위치에 배치되어 있다. 즉, 비트선 (D 또는 DB) 과 전기적으로 접속된 n+확산층 영역은 상하방향에서 인접하는 CMOS SRAM 셀 사이에서 공통인 것이다. 이와 같이 제 1 실시예에서는 전원배선, 비트선 (D 또는 DB) 에 전기적으로 접속되는 확산층 영역을 인접하는 CMOS SRAM 셀 사이에서 공유함으로써 셀 면적의 저감을 도모할 수 있다.
이상 설명해 온 제 1 실시예에서 도 8 에 도시된 p+확산층 영역 (112) 과 n+확산층 영역 (113) 이 형성된 확산층을 직사각형 영역 (E1-E2-E3-E4) 의 면적에 대해서, 상술한 종래예 2 의 SRAM 셀과 비교하여 제 1 실시예의 효과를 설명한다.
도 8 에 있어서, 도 6 의 트랜스퍼 게이트를 구성하는 nMOS 트랜지스터 (321) 의 트랜지스터 폭을 Wtn, 도 6 의 플립플롭을 구성하는 pMOS 트랜지스터 (301) 및 nMOS 트랜지스터 (311) 의 트랜지스터 폭을 각각 Wfp 및 Wfn 으로 하면, 일반적으로 Wtn, Wfp 및 Wfn 은 식 (1) 로 표시된 바와 같은 대소 관계를 가지고 있다.
Wfn 〉 Wtn 〉 Wfp
또한, 도 8 에 있어서 확산층 영역과 게이트 배선 간격을 Sp, 게이트 배선 간격을 Sg, 게이트 배선단부의 확산층 영역에 대한 오버랩을 So 로 하며, 또한 도 8 의 직사각형 영역 (E1-E2-E3-E4) 의 면적을 Sa 로 하면, 면적 (Sa) 은 식 (2) 로 표시된다.
Sa = (Wtn + 2Sp) X (Wtn + Sp + So + Sg)
한편, 종래예 2 의 CMOS SRAM 셀에 있어서, 이 Sa 에 상당하는 영역인 도 5 의 직사각형 영역 (G1-G2-G3-G4) 의 면적을 Sb 로 하면, 면적 (Sb) 은 식 (3) 으로 표시된다.
Sb = (Wtn + Sp + So) X (Wtn + Sp + So + Sg)
식 (2), 식 (3) 에서 면적 Sa 와 면적 Sb 의 차 Sa－Sb 는 식 (4) 와 같이 구할 수 있다.
Sa - Sb = (Sp -So) X (Wfn + Sp + So + Sg)
여기서 확산층 영역과 게이트 배선의 간격 (Sp) 은 소자 영역의 패턴 및 게이트 배선 패턴의 위치맞춤의 보증정밀도의 크기임에 비하여, 게이트 배선단부의 확산층 영역에 대한 오버 랩 (So) 은 게이트 배선단부에서 발생하는 레이아웃 데이터와 실제의 게이트 배선의 형상 어긋남이 트랜지스터 특성에 영향을 미치지 않도록, 상술한 위치맞춤의 보증정밀도에 마진을 더한 값으로 설정된다. 따라서 일반적으로 확산층 영역과 게이트 배선의 간격 (Sp) 과, 게이트 배선단부의 확산층 영역에 대한 오버 랩 (So) 사이에는 식 (5) 로 표시되는 관계가 있다.
So 〉 Sp
그리고, 식 (4) 및 식 (5) 로 면적 Sa 와 면적 Sb 사이에는 식 (6) 의 관계가 성립된다.
Sa 〈 Sb
식 (6) 에서 알 수 있는 바와 같이 제 1 실시예의 CMOS SRAM 셀이 가지는 직사각형 면적은 종래예 2 와 비교해서 작다.
예를 들어 0.35 ㎛ 룰의 CMOS 프로세스 기술을 적용하여 제조한 경우, 제 1 실시예 및 종래예 2 의 각 CMOS SRAM 셀에 관해, 면적 Sa 는 면적 Sb 에 비해 약 20 % 축소되어 있다. 또한 SRAM 셀 전체면적에서 비교하면, 제 1 실시예의 SRAM 셀 면적은 종래예 2 와 비교해서 약 4 % 축소되어 있다.
이상 설명한 바와 같이, 제 1 실시예의 SRAM 셀은 SOI 기판상에서 플립플롭을 구성하는 MOS 트랜지스터가 워드선 방향으로 배치되어 있다. 또한, 제 1 실시예에서는 플립플롭을 구성하는 MOS 트랜지스터의 모든 게이트는 각각의 채널영역 상측에서 워드선 방향과 수직으로 교차하는 방향으로 연장 설치되어 있다. 그리고, 제 1 실시예에서는 플립플롭을 구성하는 MOS 트랜지스터의 게이트 중 전기적으로 접속된 pMOS 트랜지스터의 게이트와 nMOS 트랜지스터의 게이트 사이의 영역에서, 상기 pMOS 트랜지스터 및 nMOS 트랜지스터 각각이 가지는 드레인 확산층 영역과, 트랜스퍼 게이트를 구성하는 MOS 트랜지스터의 드레인 확산층 영역 또는 소오스 확산층 영역이 확산층 배선에 의해 접속된 구성을 가진다. 또한, 이와 같은 구성을 가짐으로써 제 1 실시예에서는 상술한 확산층 배선에 의해 접속된 영역을 종래예 2 와 비교하여 작은 면적으로 형성할 수 있다. 결과적으로 제 1 실시예의 SRAM 셀은 셀 전체적으로도 면적이 축소된다.
계속해서 본 발명에 관한 제 2 실시예의 CMOS SRAM 셀에 대해 도 11 및 12 를 이용하여 설명한다.
제 2 실시예의 CMOS SRAM 셀은, 도 11 에 도시된 바와 같이 소자 영역 (610), 게이트 (620,621,622 및 623), 콘택트 홀 (680a ∼ 680h), 제 1 알루미늄 배선 (641,651,671 및 672), 스루 홀 (690a 및 690b), 제 2 알루미늄 배선 (661 및 662) 을 구비하며 SOI 기판상에 구성되어 있다. 또 도 12 를 참조하면, 도 11 에서의 소자 영역 (610) 과 게이트 배선 (620,621,622 및 623) 이 나타나 있으므로, 도 11 에서의 MOS 트랜지스터의 배치를 이해할 수 있다. 또한 도 11 및 12 에서 알 수 있는 바와 같이, 제 2 실시예의 CMOS SRAM 셀 내에는 게이트 배선 (620 또는 621) 을 게이트로 하는 MOS 트랜지스터가 각각 1 개씩 형성되어 있고, 게이트 배선 (622 및 623) 을 게이트로 하는 MOS 트랜지스터가 각각 2 개씩 형성되어 있다. 즉, 하나의 CMOS SRAM 셀은 합계 6 개의 MOS 트랜지스터를 구비하고 있다.
여기서, 게이트 배선 (620 및 621) 은 도 6 에서의 워드선 (WL) 에 대응하여 도 11 에서는 접속되어 있지 않지만 전기적으로 등가인 배선이다. 또, 게이트 배선 (622) 을 게이트로 하는 MOS 트랜지스터 중 p+확산층 영역 (611 및 612) 을 각각 소오스 및 드레인으로 하는 pMOS 트랜지스터는 도 6 에서의 pMOS 트랜지스터 (301) 에 대응하고, 또한 n+확산층 영역 (618 및 613) 을 각각 소오스 및 드레인으로 하는 nMOS 트랜지스터는 도 6 의 nMOS 트랜지스터 (311) 에 대응하고 있다. 마찬가지로 게이트 배선 (623) 을 게이트로 하는 MOS 트랜지스터 중 p+확산층 영역 (611 및 615) 을 각각 소오스 및 드레인으로 하는 pMOS 트랜지스터는 도 6 에서의 pMOS 트랜지스터 (302) 에 대응하고, 또한 n+확산층 영역 (118 및 116) 을 각각 소오스 및 드레인으로 하는 nMOS 트랜지스터는 도 6 에서의 nMOS 트랜지스터 (312) 에 대응하고 있다. 또한 게이트 배선 (620) 을 게이트로 하고, n+확산층 영역 (613 및 614) 을 소오스 또는 드레인으로 하는 nMOS 트랜지스터는, 도 6 에서의 nMOS 트랜지스터 (321) 에 대응하고, 또한 게이트 배선 (621) 을 게이트로 하고, n+확산층 영역 (616 및 617) 을 소오스 또는 드레인으로 하는 nMOS 트랜지스터는, 도 6 에서의 nMOS 트랜지스터 (322) 에 대응하고 있다. 그리고, 도 6 에서의 nMOS 트랜지스터 (321 및 322) 에 대하여 이렇게 표현하는 것은 제 1 실시예와 동일하게 각각의 소오스 및 드레인을 특정화할 수 없기 때문이며, 실제적으로 하등의 문제가 되지 않는다.
도 11 에 도시된 제 1 알루미늄 배선 (641) 은 전원 (Vdd) 배선이고, 제 1 알루미늄 배선 (651) 은 접지 (Gnd) 배선이다. 도 12 에서의 p+확산층 영역 (611) 은 콘텍트 홀 (680a) 을 통하여 전원배선인 제 1 알루미늄 배선 (641) 에 접속되어 Vdd 전위가 부여된다. 또한, 도 12 에서의 n+확산층 영역 (618) 은 콘텍트 홀 (680b) 을 통하여 접지배선인 제 1 알루미늄 배선 (651) 에 접속되어 Gnd 전위가 부여된다.
도 11 및 12 에 있어서, p+확산층 영역 (612) 및 n+확산층 영역 (613) 은 선 (631) 을 경계로 하여 인접 배치되어, 하나의 확산층 영역을 구성하고 있다. 또한, p+확산층 영역 (612) 과 n+확산층 영역 (613) 으로 구성되는 확산층 영역은 도 11 에 도시된 제 1 알루미늄 배선 (671) 및 콘텍트 홀 (680c 및 680d) 에 의해 게이트 배선 (623) 에 접속되어 있다. 또한, 마찬가지로 p+확산층 영역 (615) 및 n+확산층 영역 (616) 은 선 (632) 을 경계로 하여 인접 배치되어 하나의 확산층 영역을 구성하고 있다. 또, p+확산층 영역 (615) 과 n+확산층 영역 (616) 으로 구성되는 확산층 영역은 도 11 에 도시된 제 1 알루미늄 배선 (672) 및 콘텍트 홀 (680e 및 680f) 에 의하여 게이트 배선 (622) 에 접속되어 있다. 이와 같이 접속함으로써, 도 6 에서의 pMOS 트랜지스터 (301 및 302) 그리고 nMOS 트랜지스터 (311 및 312) 는 플립플롭을 구성하고 있다.
또한, 도 11 에 도시된 제 2 알루미늄 배선 (661 및 662) 은 도 6 에서의 비트선 쌍 (D 및 DB) 에 대응하고 있고, 게이트 배선 (621) 은 도 6 에서의 워드선 (WL) 에 대응하고 있다. 도 12 에서의 n+확산층 영역 (614 또는 617) 은 각각 콘택트 홀 (680g 또는 680h) 및 스루 홀 (690a 또는 690b) 을 통하여 비트선 (D 또는 DB) 으로서의 제 2 알루미늄 배선 (661 또는 662) 에 접속되어 있다.
도 11 및 12 에서 분명히 알 수 있는 바와 같이, 플립플롭을 구성하는 MOS 트랜지스터는 각각이 가지는 게이트가 워드선 (WL) 으로서의 두 개의 게이트 배선 (621,622) 이 연장설치되어 있는 방향에 대하여, 각각이 가지는 채널 영역상에서 수직으로 교차되도록 구성되어 있다. 또한, 플립플롭을 구성하는 MOS 트랜지스터는 각각이 가지는 소오스 확산층 영역과 드레인 확산층 영역이 워드선 (WL) 으로서의 두 개의 게이트 배선 (621,622) 이 연장 설치되어 있는 방향을 따라서 배치되어 있다.
그리고, 제 2 실시예에 있어서도 제 1 실시예와 마찬가지로 p+확산층 영역 (612) 과 n+확산층 영역 (613) 및 p+확산층 영역 (615) 과 n+확산층 영역 (616) 은 각각 선 (631,632) 를 경계로 하여 인접 배치되어 있다. 또한, 각 확산층 영역 표면에 대해서는 실리사이드층이 형성되어 있으며, p+확산층 영역 (612) 과 n+확산층 영역 (613) 및 p+확산층 영역 (615) 과 n+확산층 영역 (616) 은 각각 전기적으로 접속되어 있다.
이어서, 상술한 CMOS SRAM 셀을 셀 경계선 (1000) 을 경계로 하여 2 행 2 열로 배치한 것에 대하여 도 13 을 이용하여 설명한다. 그리고, 제 2 실시예에 있어서는, 도 13 에 도시된 바와 같이 임의의 하나의 CMOS SRAM 셀을 기준으로 하여, 좌우 어느 한 곳에 배치되는 CMOS SRAM 셀의 레이아웃은 기준이 되는 CMOS SRAM 셀의 레이아웃을 좌우 반전시킨 것이고, 상하 어느 한 곳에 배치되는 CMOS SRAM 셀의 레이아웃은 기준이 되는 CMOS SRAM 셀의 레이아웃을 상하 반전시킨 것이며, 어느 한 경사진 방향으로 배치되는 CMOS SRAM 셀의 레이아웃은 기준이 되는 CMOS SRAM 셀의 레이아웃을 상하좌우 반전시킨 것이다. 그러나 이것은 제 2 실시예로서의 일례이며, 본 발명의 개념이 이에 제한되는 것이 아님은 말 할 것도 없다.
도 13 을 참조하면, 도 12 에서의 p+확산층 영역 (611) 또는 n+확산층 영역 (618) 이 인접 셀과 공유되어 있음을 알 수 있다. 또한, p+확산층 영역 (611) 은 전원배선인 제 1 알루미늄 배선 (641) 에서 콘텍트 홀 (680a) 을 통하여 Vdd 전위를 공급받고 있다. 한편, n+확산층 영역 (618) 은 접지배선인 제 1 알루미늄 배선 (651) 에서 콘텍트 홀 (680b) 을 통하여 Gnd 전위를 공급받고 있다.
이 때 제 1 실시예에 있어서는, 도 10 에 나타내는 바와 같이 상하에 인접하는 셀 사이에 있어서, Vdd 전위 또는 Gnd 전위를 공급하기 위한 콘텍트 홀 (180a ∼ 180c) 그리고 스루 홀 (190a ∼ 190c) 을 배치하기 위한 영역을 필요로 하고 있고, 한 셀의 게이트 배선 (122) 과 기타 셀의 게이트 배선 (123) 사이의 거리가 필요시되는 영역에 의하여 결정되고 있다. 이에 비하여 제 2 실시예에 있어서는, 워드선 (WL) 을 두 개의 게이트 배선 (620 및 621) 으로 분할하고, 상기 게이트 배선 (620 및 621) 을 개개의 CMOS SRAM 셀의 상하에 배치함으로써, 플립플롭을 구성하는 MOS 트랜지스터를 동일 셀 내에 상하로 배치할 수 있다. 이 결과, Vdd 전위 또는 Gnd 전위를 공급하기 위한 콘텍트 홀 (680a 및 680b) 의 배치를 연구할 수 있으며, 상술한 제 1 실시예에 있어서 필요시 되고 있는 영역이 불필요해진다. 따라서 플립플롭을 구성하는 트랜지스터의 게이트가 되는 게이트 배선 (622 및 623) 사이의 간격은 프로세스 기술에 의하여 규정되는 게이트 배선의 최소 간격까지 축소할 수 있다.
이상 설명한 제 2 실시예의 CMOS SRAM 셀에 있어서는, 도 12 에서의 p+확산층 영역 (612) 과 n+확산층 영역 (613) 이 형성되는 확산층 영역을 포함하는 직사각형 영역 (F1-F2-F3-F4) 의 면적은, 상술한 제 1 실시예에 있어서의 면적 (Sa) 과 같으므로, 종례예 2 와 비교하여 제 1 실시예와 마찬가지로 면적 축소가 도모된다. 또한 제 2 실시예에서는, 상술한 바와 같이 워드선 (WL) 이 되는 게이트 배선이 두 개로 분할되어 게이트 배선 (620 및 621) 으로서 동일 셀 내에 상하로 배치되어 있으므로, 플립플롭을 구성하는 MOS 트랜지스터의 게이트 간격 중, 상하로 배치되는 도 13 에서의 게이트 배선 (622 와 623) 의 간격이 상하로 배치되는 제 1 실시예의 도 10 에 나타내는 게이트 배선 (121 과 121) 의 간격 또는 게이트 배선 (122) 과 게이트 배선 (122) 의 간격보다도 축소가능하다.
예를 들어 0.35 ㎛ 룰인 CMOS 프로세스 기술에 의하여 CMOS SRAM 셀을 제조한 경우, 제 2 실시예의 SRAM 셀의 면적은 종례예 2 와 비교하여 약 7 % 의 면적 축소가 도모되고, 상술한 제 1 실시예와 비교하여도 면적의 축소화를 달성할 수 있다.
그리고, 상기 제 1 및 2 실시예 중 어느 하나에 있어서도, 트랜스퍼 게이트를 구성하는 MOS 트랜지스터로서 nMOS 트랜지스터를 이용하여 설명하였으나, pMOS 트랜지스터를 이용하여도 된다. 이 경우, 플립플롭을 구성하는 pMOS 트랜지스터의 영역과, 당해 트랜스퍼 게이트를 구성하는 pMOS 트랜지스터의 소오스 또는 드레인 영역을 공통의 p+확산층 영역으로 구성하여 본 발명의 개념을 적용하는 것이다.
본 발명은 SOI 기판을 사용한 CMOS SRAM 셀의 면적을 축소함과 동시에 축소화가 달성된 CMOS SRAM 셀을 복수개 구비하는 반도체 기억장치를 제공한다.

Claims (7)

  1. 제 1 및 제 2 nMOS 트랜지스터 그리고 제 1 및 제 2 pMOS 트랜지스터를 가지는 플립 플롭과, 제 1 및 제 2 MOS 트랜지스터를 가지는 트랜스퍼 게이트와, 워드선부를 구비하며, SOI 기판 상에 형성된 CMOS SRAM 셀에 있어서,
    상기 워드선은 소정의 방향을 따라 연장설치되어 있고,
    상기 제 1 및 제 2 nMOS 트랜지스터와 상기 제 1 및 제 2 pMOS 트랜지스터 각각의 소오스 확산영역과 드레인 확산영역은 상기 소정의 방향을 따라 배치되며, 각각의 게이트는, 각각의 채널 영역상에서, 상기 소정의 방향에 수직하도록 배치되어 있고,
    상기 제 1 nMOS 트랜지스터의 게이트와 상기 제 1 pMOS 트랜지스터의 게이트는 서로 전기적으로 접속되어 있고,
    상기 제 2 nMOS 트랜지스터의 게이트와 상기 제 2 pMOS 트랜지스터의 게이트는 서로 전기적으로 접속되어 있고,
    상기 제 1 nMOS 트랜지스터의 채널 영역상의 게이트와 상기 제 1 pMOS 트랜지스터의 채널 영역상의 게이트 사이의 영역내에, 상기 제 1 nMOS 트랜지스터의 드레인 확산층 영역과, 상기 제 1 pMOS 트랜지스터의 드레인 확산층 영역과, 상기 제 1 MOS 트랜지스터의 드레인 확산층 영역 또는 소오스 확산층 영역 중 어느 일측 확산층 영역이 확산층 배선되도록 서로 인접하여 배치되고, 서로 전기적으로 접속되어 있고,
    상기 제 2 nMOS 트랜지스터의 채널 영역상의 게이트와 상기 제 2 pMOS 트랜지스터의 채널 영역상의 게이트 사이의 영역내에, 상기 제 2 nMOS 트랜지스터의 드레인 확산층 영역과, 상기 제 2 pMOS 트랜지스터의 드레인 확산층 영역과, 상기 제 2 MOS 트랜지스터의 드레인 확산층 영역 또는 소오스 확산층 영역 중 어느 일측 확산층 영역이 확산층 배선되도록 서로 인접하여 배치되고, 서로 전기적으로 접속되어 있는 것을 특징으로 하는 CMOS SRAM 셀.
  2. 제 1 항에 있어서, 워드선부는 상기 제 1 및 제 2 MOS 트랜지스터의 공통 게이트로서 작용하는 1 개의 워드선인 것을 특징으로 하는 CMOS SRAM 셀.
  3. 제 1 항에 있어서, 상기 워드선부는 전기적으로 등가인 신호를 입력하기 위하여 사용되며, 당해 CMOS SRAM 셀 내에서 전기적으로 분리되어 있는 제 1 및 제 2 워드선으로 이루어지고, 상기 제 1 워드선은 상기 제 1 MOS 트랜지스터의 게이트로서 작용하며, 상기 제 2 워드선은 상기 제 2 MOS 트랜지스터의 게이트로서 작용하는 것을 특징으로 하는 CMOS SRAM 셀.
  4. 제 1 항에 기재된 상기 CMOS SRAM 셀을 복수개 구비하는 반도체 기억장치로서, 상기 복수개의 CMOS SRAM 셀 중 적어도 한 쌍의 인접하는 CMOS SRAM 셀은 상기 제 1 또는 제 2 nMOS 트랜지스터 중 적어도 일측 nMOS 트랜지스터의 소오스 확산영역을 공유하는 것을 특징으로 하는 반도체 기억장치.
  5. 제 1 항에 기재된 CMOS SRAM 셀을 복수개 구비하는 반도체 기억장치로서, 상기 복수개의 CMOS SRAM 셀 중 적어도 한 쌍의 인접하는 CMOS SRAM 셀은 상기 제 1 또는 제 2 pMOS 트랜지스터 중 적어도 일측 pMOS 트랜지스터의 소오스 확산영역을 공유하는 것을 특징으로 하는 반도체 기억장치.
  6. 제 1 항에 기재된 CMOS SRAM 셀을 복수개 구비하는 반도체 기억장치로서, 상기 복수개의 CMOS SRAM 셀 중 적어도 한 쌍의 인접하는 CMOS SRAM 셀은 상기 제 1 또는 제 2 MOS 트랜지스터 중 적어도 일측 MOS 트랜지스터의 소오스 확산영역 및 드레인 확산층 영역에 관하여 당해 소오스 확산층 영역 또는 드레인 확산층 영역 중 어느 일측을 공유하는 것을 특징으로 하는 반도체 기억장치.
  7. SOI 기판상에 형성된 플립 플롭과, 트랜스퍼 게이트와, 1 개 이상의 워드선을 포함하는 CMOS SRAM 셀을 가지는 반도체 기억장치로서,
    상기 CMOS SRAM 셀 내의 MOS 트랜지스터가 상기 워드선으로 되는 게이트의 배선방향을 따라 배치되어 있고,
    상기 CMOS SRAM 셀 내의 MOS 트랜지스터의 모든 게이트가 상기 워드선으로 되는 게이트의 배선방향과 직교하는 방향으로 배치되어 있고,
    상기 워드선으로 되는 게이트의 배선방향과 직교하는 방향으로 배치된 상기 MOS 트랜지스터의 모든 게이트 중 전기적으로 접속된 pMOS 트랜지스터의 게이트와 nMOS 트랜지스터의 게이트 사이의 영역에, 상기 pMOS 트랜지스터의 드레인 확산층 영역과, 상기 nMOS 트랜지스터의 드레인 확산층 영역과, 상기 트랜스퍼 게이트를 구성하는 MOS 트랜지스터의 드레인 확산층 영역 또는 소오스 확산층 영역이, 확산층 배선으로 전기적으로 서로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
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