CN1190802A - 半导体存储器件 - Google Patents

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Abstract

一在SOI衬底上形成的CMOS SRAM单元,包含一触发器,其具有第一和第二NMOS晶体管和第一和第二PMOS晶体管,一传输门,以及一字线。

Description

半导体存储器件
本发明涉及一种静态随机存取存储器(后面就简称为SRAM)，更具体地说，是涉及作为半导体元件的存储单元的结构与布局。
一般地说，用触发器作为数据存储装置的SRAM比用电容器作为数据存储装置的动态随机存取存储器的(此后称为DRAM)速度要快，而且不需要数据刷新。另一方面，构成SRAM一个存储单元的元件数目比构成DRAM一个存储单元的元件数目要多，因此SRAM一个存储单元的面积是DRAM一个存储单元面积的数倍。
如图6所示，常规的基本CMOS(互补型金属氧化物半导体)SRAM单元电路包括两个PMOS晶体管301和302以及四个NMOS晶体管311，312，321和322。
两个PMOS晶体管301和302的源极分别与电源(Vdd)线相连。两个NMOS晶体管311，312的源极分别与地(Gnd)线相连。PMOS晶体管301的漏极与NMOS晶体管311的漏极相连。PMOS晶体管301的栅极与NMOS晶体管311的栅极相连。类似地，PMOS晶体管302的漏极与NMOS晶体管312的漏极相连。PMOS晶体管302的栅极与NMOS晶体管312的栅极相连。从上面的布局显然可见，PMOS晶体管301与NMOS晶体管311构成了一个CMOS反相器。类似地，PMOS晶体管302与NMOS晶体管312构成了一个CMOS反相器。两个CMOS反相器的每一个的输入端都与它们的另一个输出端相连，以构成一个触发器。
NMOS晶体管321和322中每一个的源极和漏极都与两个CMOS反相器中相应的一个的输出端相连，每个晶体管的另一个源极和漏极与两条位线D和DB中相应的一条相连。两个NMOS晶体管的栅端与字线WL相连。NMOS晶体管321和322按这种方式相连接作为触发器和位线之间的传输门。注意位线DB的输入信号是位线D输入信号的反相信号。
具有上述布局的CMOS SRAM单元电路的操作将说明如下。当字线WL的电位设置为高电平时，两个NMOS晶体管321和322作为传输门被接通。结果数据就根据通过位线D和DB传送的互补信号写入该触发器或从该触发器读出。与此相反，当字线WL的电位设置为低电平时，两个NMOS晶体管321和322作为传输门被关闭，在该晶体管被关闭之前写入触发器的数据就被保持。
上述CMOS SRAM单元电路的CMOS SRAM单元电路结构(作为参考1)是用一个体(bulk)CMOS技术形成于一个硅衬底上的，下面参照图1和2对其进行说明。如图1所示，作为参考1的CMOS SRAM单元电路包括元件区910，920和930，栅互连941，942和943，第一铝互连952，971和972，第二铝互连951，961和962，接触孔980a至980j，以及通孔990a至990c。在这种情况下，“元件区”是一个一般性的术语，表示在硅衬底上形成MOS晶体管的源扩散层、漏扩散层以及沟道区的一个区域。此外，栅互连941对应于图6中的字线WL，第二铝互连961和962分别对应于图6中的位线D和DB。第二铝互连951和第一铝互连952是地电位(Gnd)线并通过通孔990a和接触孔980a和980b与作为NMOS晶体管(图6中的NMOS晶体管311和312)源极的n+型扩散层区911和921(见图2)电连接，，该NMOS晶体管构成一触发器。尽管未示出，供电电压(Vdd)加到元件区930的p+型扩散层区域931上。
图2是只显示图1所示单元结构的元件区910、920和930以及栅互连941、942和943的平面图。用与字线WL对应的栅互连942和943以及栅互连941作为栅极的NMOS晶体管的n+型扩散层区911、912、913、921、922和923(与图6中NMOS晶体管311、312、321、322对应)形成于元件区910和920。用栅互连942和943作为栅极的PMOS晶体管的p+型扩散层区域931、932和933形成于元件区930。
更具体地说，在图2的平面图中所示的构成元件分别对应于图6中的电路元件，如下所述。对于每个用栅互连942作为图2中栅极的MOS晶体管，有p+型扩散层区931和932分别作为源极和漏极的PMOS晶体管对应于图6中的NMOS晶体管301。有n+型扩散层区911和912分别作为源极和漏极的NMOS晶体管对应于图6中的NMOS晶体管311。类似地，对于每个用栅互连943作为图2中栅极的MOS晶体管，有p+型扩散层区931和933分别作为源极和漏极的PMOS晶体管对应于图6中的NMOS晶体管302。有n+型扩散层区921和922分别作为源极和漏极的NMOS晶体管对应于图6中的NMOS晶体管312。对于用栅互连941作为栅极的MOS晶体管，有n+型扩散层区912和913分别作为源极和漏极以及相反的NMOS晶体管对应于图6中的NMOS晶体管321。有n+型扩散层区922和923分别作为源极和漏极以及相反的NMOS晶体管对应于图6中的NMOS晶体管322。
再参考图1，第二铝互连951是一个地电位(Gnd)线，与第一铝互连952通过通孔990a相连。第一铝互连952与通过接触孔980a和980b与n+型扩散层区911和921相连(见图2)。根据这种布局，Gnd电位加到n+型扩散层区911和921上。尽管没有示出，供电电压Vdd被加到p+型扩散层区931，如上所述。参考图1和图2，p+型扩散层区932和n+型扩散层区912通过接触孔980c和980d连到第一铝互连971。第一铝互连971通过接触孔980e连到栅互连943。p+型扩散层区933和n+型扩散层区922通过接触孔980f和980g连到第一铝互连972。第一铝互连972通过接触孔980h连到栅互连942。根据上述连接，就形成了图6中的触发器。
图1中的第二铝互连961和962分别对应于图6中的位线D和DB。图1中的栅互连941对应于图6中的字线WL。图2中的n+型扩散层区913和923通过通孔990b和990c分别连到作为位线D和DB的第二铝互连961和962上。根据这种连接，因为栅互连941作为图6中的NMOS晶体管321和322，根据字线WL传送的信号来开/关传输门形成于位线D和DB以及触发器的内部端点之间。
如参考1的CMOS SRAM单元的横切面结构将参照图3来说明，图3所示是图2中指定的横切面。
如图3所示，在用体(buLk)CMOS技术的如参考1的CMOS SRAM单元中，一P型阱区1051和一N型阱区1052形成于硅衬底1060。每个用栅互连942作为栅极的NMOS晶体管都在P型阱区1051的元件区中形成，每个用栅互连942作为栅极的NMOS晶体管都在N型阱区1052的元件区中形成。在NMOS和PMOS晶体管之间形成一氧化薄膜1070用于元件隔离。Gnd电位被加到P型阱区1051，Vdd电位被加到N型阱区1052，以对P型阱区1051和N型阱区1052之间的P-N结反向偏置，由此实现元件隔离。为了将这些两元件隔离技术用于此结构，必须在N型阱区1052靠近P型阱区1051的n+型扩散层区912和末端部分之间以及P型阱区1051靠近N型阱区1052的p+型扩散层区932和末端部分之间保证有几微米或更大一点的空间。例如，在根据0.35微米规则处理的CMOS中在p+型扩散层区932和n+型扩散层区912之间必须保证2-3微米或更大的元件隔离空间。也就是说，该元件隔离空间是对减小SRAM单元面积有不良影响的因素之一。
SOI(绝缘体上生长的硅)CMOS技术作为解决如参考1那样的体CMOS技术中问题的方法，近来已经吸引了人们很大的注意。根据SOICMOS技术，MOS晶体管、扩散层区等等形成于隔离薄膜上，并由隔离薄膜彼此隔开。由于这一原因，与上述体CMOS技术不同，不需要阱结构来隔离n+型扩散层区和p+型扩散层区。因此，当相同的电位加到n+型扩散层区和p+型扩散层区上时，就形成两个彼此相邻且没有被隔离的区域。此外，当不同的电位加到这些扩散层区上时，这些区域间的空隙可以减至最小，仅由处理条件来确定。
例如，这种SOI CMOS技术被用于日本未审查的公开专利申请第62-81055中的CMOS SRAM单元。如参考2的CMOS SRAM单元有一种SRAM结构，其中形成了一个彼此相邻而没有被场氧化物膜或类似物质隔离的加上相同电位的n+型扩散层区NMOS晶体管和p+型扩散层区晶体管，并且它们直接连接而没有用任何铝互连。如参考2的CMOS SRAM单元的特征在于，例如，图2中的n+型扩散层区912和p+型扩散层区932可以形成为彼此相邻并直接相连接，n+型扩散层区922和p+型扩散层区933也是如此。此外，n+型扩散层区911和921和p+型扩散层区931可以布置成能够实现电隔离的最小空隙。
如参考2的CMOS SRAM单元将参照图4和图5在下面详细说明。图4和图5是在SOI衬底上形成的单一端口(single-port)CMOS SRAM单元电路的平面图。图4显示了元件区1210、栅互连1221、1222、和1223、接触孔1280a至1280i、第一铝互连1271和1272、第二铝互连1261和1262是如何形成的。图5显示元件区1210、栅互连1221、1222、和1223是如何形成的。
图4和图5中的栅互连1221对应于作为图6中传输门的NMOS晶体管321和322的栅极。图4和5中的栅互连1222(1223)对应于图6中的PMOS晶体管301(302)和NMOS晶体311(312)的栅极。
如图4所示，如参考2的CMOS SRAM单元电路特征还在于相邻的CMOS SRAM单元共用加载电源(Vdd)的接触孔1280a、加载地(Gnd)电位的接触孔1280b和1280c，以及通过位线(图6中的位线D和DB)加载信号电位的接触孔1280d和1280e。
此外，如参考2的CMOS SRAM单元包括由SOI CMOS实现的下述特征。如图5所示，作为一个传输门的一触发器的NMOS晶体管(图6中的晶体管311或312)的漏扩散层和NMOS晶体管(图6中的晶体管321或322)的漏扩散层，或作为一个源扩散层的n+型扩散层区1213(1216)通过一条作为边界的线1231(1232)被布置在与作为触发器PMOS晶体管的漏扩散层的p+型扩散层区1212(1215)相邻。结果，对于两条线1231和1232，三个扩散层区可以形成为一个公共扩散层，因此每个SRAM单元的面积就被减小了。
但是，如参考2的CMOS SRAM单元有如下问题。
在使用了SOI CMOS技术的如参考2的CMOS SRAM单元中，n+型扩散层区和p+型扩散层区之间的距离以及构成SRAM单元中MOS晶体管扩散层一部分的扩散层区的面积与使用体CMOS技术的如参考1的SRAM单元相比可以减小。但是，每个SRAM单元的面积是由需要用来连接每个存储单元节点的接触孔和铝互连以及每个SRAM单元的MOS晶体管的扩散层面积主要确定的。因此要进一步减少如参考2所公开的面积就很困难了。
考虑到现有技术的上述情况，提出了本发明，其目的是用一种SOI衬底来减少每个CMOS SRAM单元的面积，并提供一种包含多个达到体积最小化的CMOS SRAM单元的半导体存储器件。
为了达到上述目的，根据本发明的第一方面，提供了一种形成于SOI衬底上的CMOS SRAM单元，包括一具有第一和第二NMOS晶体管和第一和第二PMOS晶体管的触发器、一具有第一和第二MOS晶体管的传输门，和一字线部分；
其中，字线部分沿一个预定方向延伸；
其中，第一和第二NMOS晶体管和第一和第二PMOS晶体管的源和漏扩散层区沿预定方向布置，而这些晶体管的栅极则在沟道区内沿垂直于预定方向的方向布置；
其中，第一NMOS晶体管的栅极与第一PMOS晶体管的栅极电连接；
其中，第二NMOS晶体管的栅极与第二PMOS晶体管的栅极电连接；
其中，在沟道区的第一NMOS晶体管栅极与沟道区的第一PMOS晶体管栅极之间的区域、第一NMOS晶体管的漏扩散层区、第一PMOS晶体管的漏扩散层区以及第一MOS晶体管的漏和源扩散层区中之一布置为彼此相邻并通过一个扩散层互连区彼此电连接；
其中在沟道区的第二NMOS晶体管栅极与沟道区的第二PMOS晶体管栅极之间的区域、第二NMOS晶体管的漏扩散层区、第二PMOS晶体管的漏扩散层区以及第二MOS晶体管的漏和源扩散层区中之一布置为彼此相邻并通过一个扩散层互连区彼此电连接。
根据本发明的第二方面，前述第一方面的字线部分是一条作为第一和第二MOS晶体管公共栅极的字线。
根据本发明的第三方面，前述第一方面的字线部分用于输入电性等价信号并由在CMOS SRAM单元中彼此电隔离的第一和第二字线构成，第一字线作为第一MOS晶体管的栅极，第二字线作为第二MOS晶体管的栅极。
根据本发明的第四方面，提供了一种半导体存储器件，包括多个在前述第一方面中描述的CMOS SRAM单元，其中多个CMOS SRAM中的至少一对相邻的CMOS SRAM单元共用第一和第二NMOS晶体管中至少一个的源扩散层区。
根据本发明的第五方面，提供了一种半导体存储器件，包括多个在前述第一方面中描述的CMOS SRAM单元，其中多个CMOS SRAM中的至少一对相邻的CMOS SRAM单元共用第一和第二PMOS晶体管中至少一个的源扩散层区。
根据本发明的第六方面，提供了一种半导体存储器件，包括多个在前述第一方面中描述的CMOS SRAM单元，其中多个CMOS SRAM中的至少一对相邻的CMOS SRAM单元共用第一和第二MOS晶体管中至少一个的源和漏扩散层区之一。
根据本发明的第七方面，提供了一种半导体存储器件，包括一在SOI衬底上形成的CMOS SRAM单元，其包括一触发器、一传输门和至少一条字线；
其中，在CMOS SRAM单元中的MOS晶体管沿一个栅极的互连方向布置作为字线；
其中，在CMOS SRAM单元中MOS晶体管的所有栅极被布置在与栅极互连方向垂直的方向，作为字线；
其中，在彼此电连接的PMOS和NMOS晶体管栅极之间的区域中，布置在垂直于栅极互连方向上作为字线的MOS晶体管的所有栅极、PMOS晶体管的一漏扩散层区、NMOS晶体管的一漏扩散层区以及传输门的MOS晶体管的源和漏扩散层区通过一扩散层互连彼此电连接。
根据本发明，在形成于SOI衬底并包括一触发器、一传输门的CMOSSRAM单元中，包括构成触发器的PMOS晶体管和NMOS晶体管漏扩散层的扩散层区面积和作为传输门的每个MOS晶体管的源和漏扩散层区的面积可被减小，由此减小了整个CMOS SRAM单元的面积。
本发明的上述目的、特征及另外的优点通过参考下面的详细的说明和附图对于本领域熟练的技术人员来说是显而易见的，在这些说明和附图中，集成了本发明原理的优选实施例以实例的方式加以说明。
图1是如参考1的CMOS SRAM单元结构的平面图；
图2是在参考1中元件区和栅互连之间关系的平面图；
图3是在图2中沿线III-III的剖面图；
图4是如参考2的CMOS SRAM单元结构的平面图；
图5是在参考2中元件区和栅互连之间关系的平面图；
图6是常规的一般单端CMOS SRAM单元的电路图；
图7是根据本发明第一实施例的CMOS SRAM单元结构的平面图；
图8是在本发明第一实施例中的元件区和栅互连之间关系的平面图；
图9是在图8中沿线IX-IX的音面图；
图10是根据本发明第一实施例的CMOS SRAM单元以2×2矩阵形式布置的结构平面图；
图11是根据本发明第二实施例的CMOS SRAM单元的结构平面图；
图12是在本发明第二实施例中的元件区和栅互连之间关系的平面图；
图13是根据本发明第二实施例的CMOS反相器以2×2矩阵形式布置的结构平面图。
下面将参照附图说明根据本发明的几个优选的实施例。
在下面所述的每一实施例中，图6中所示的CMOS SRAM单元电路是在SOI衬底上实现的。下面将主要说明该电路的布局。
下面参照图7和图8说明根据本发明第一优选实施例的CMOS SRAM单元。
如图7所示，该实施例的CMOS SRAM单元包括一元件区110，栅互连121、122、和123、接触孔180a至180i、第一铝互连171和172、通孔190a至190e、以及第二铝互连141、142、151、161和162。CMOSSRAM单元是在SOI衬底上形成的。图8显示了在图7中的元件区110和栅互连121、122、和123。图7中MOS晶体管的布局可以从图8中得到理解。从图7和8中显然可见，分别用栅互连121、122、和123作为栅极的三对MOS晶体管在第一实施例的CMOS SRAM单元中形成。也就是说，一个CMOS SRAM单元包括总共六个CMOS晶体管。
在用栅互连122作为栅极的MOS晶体管中，有p+型扩散层区111、112分别作为源和漏极的PMOS晶体管与图6中的PMOS晶体管301对应，而有n+型扩散层区118、113分别作为源和漏极的NMOS晶体管与图6中的NMOS晶体管311对应。类似地，在用栅互连123作为栅极的MOS晶体管中，有p+型扩散层区119、115分别作为源和漏极的PMOS晶体管与图6中的PMOS晶体管302对应，而有n+型扩散层区118、116分别作为源和漏极的NMOS晶体管与图6中的NMOS晶体管312对应。在用栅互连121作为栅极的MOS晶体管中，有n+型扩散层区113、114分别作为源和漏极以及相反设置的NMOS晶体管与图6中的NMOS晶体管321对应。有n+型扩散层区116、117分别作为源和漏极以及相反设置的NMOS晶体管与图6中的NMOS晶体管322对应。注意图6中的NMOS晶体管321和322用这种方式表示是因为这些晶体管的源极和漏极不能指定，而在实施中也不会有任何问题。
图7中的第二铝互连141和142是电源(Vdd)互连，而第二铝互连151是地(Gnd)互连。图8中的p+型扩散层区111和119通过接触孔180a和180b以及通孔190a和190b与第二铝互连141和142分别相连。按照这种结构，Vdd电位就加到p+型扩散层区111和119上。图8中的n+型扩散层区118通过接触孔180c以及通孔190c与作为地互连的第二铝互连151相连。按照这种结构，Gnd电位就加到n+型扩散层区118上。
参考图7和8，p+型扩散层区112和n+型扩散层区113通过作为边界的线131形成彼此相邻接。由p+型扩散层区112和n+型扩散层区113构成的扩散层区通过图7中的第一铝互连172和接触孔180d和180e与栅互连123相连。类似地，p+型扩散层区115和n+型扩散层区116通过作为边界的线132形成彼此相邻接。由此构成一扩散层区。此外，由p+型扩散层区115和n+型扩散层区116构成的扩散层区通过第一铝互连171和接触孔180f和180g与栅互连122相连。按照这种结构，PMOS晶体管301和302与NMOS晶体管311和312构成一个触发器。
图7中第二铝互连161和162与图6中的位线D和DB对应。栅互连121与图6中的字线WL对应。图8中的n+型扩散层区114和117通过接触孔180h和180i以及通孔190d和190e与作为位线D和DB的第二铝互连161和162分别相连。
从图7和8显而易见，构成每个触发器的MOS晶体管被设置成各栅极按垂直于作为字线WL的栅互连121延伸方向的方向在各沟道区内延伸。构成每个触发器的MOS晶体管也设置成各源和漏扩散层区沿作为字线WL的栅互连121延伸的方向延伸。
下面将参照图9对第一实施例的CMOS SRAM单元的横切面结构加以说明。图9所示是图8中指定方向的横切面。图9是构成SRAM单元中一个触发器的四个MOS晶体管的剖面图。
如图9所示，用SOI技术制作的MOS晶体管在P型衬底(P-Sub)460上埋设的氧化物膜450上形成。在这种情况下，所埋设的氧化物膜450是作为绝缘体，而在其上形成MOS晶体管的半导体层将是一般意义上的SOI衬底。在SOI衬底上，各元件在绝缘体上形成，因此彼此都是电隔离的。更具体地说，在该实施例中，PMOS晶体管的p+型扩散层区112与NMOS晶体管的n+型扩散层区116和118是由埋设的氧化物膜450隔开的。类似地，PMOS晶体管的p+型扩散层区115与NMOS晶体管的n+型扩散层区113和118是由埋设的氧化物膜450隔开的。按这种方式采用SOI技术的SOI器件不需要任何阱来对各元件进行电隔离。此外，结合图3在参考1中所描述的用于元件隔离的场氧化物膜1070在p+型扩散层区112与n+型扩散层区113之间以及p+型扩散层区115与n+型扩散层区116之间就不需要了。也就是说，p+型扩散层区112与n+型扩散层区113可彼此相邻接，对p+型扩散层区115与n+型扩散层区116也是如此。在此实施例中，在每个扩散层区的表面形成一硅化物层400作为导体，以将p+型扩散层区112与n+型扩散层区113电连接，和将p+型扩散层区115与n+型扩散层区116连接。
上面的CMOS SRAM单元的结构是以沿边界线1000布置的2×2矩阵的形式来设置的。在第一实施例中，如图10所示，当任意一个CMOSSRAM单元作为参考单元时，在该参考单元左侧或右侧的CMOS SRAM单元相对于参考单元有一个在横向上相反的布局。类似地，在该参考单元上侧或下侧的CMOS SRAM单元相对于参考单元有一个在纵向上相反的布局，而在参考单元斜线方向上的CMOS SRAM单元相对于参考单元有一个在纵向上和横向上相反的布局。显然，这种结构被认为是此实施例中的例子，本发明的构思并不限于此。
参考图10，第二铝互连141和142在相邻的CMOS SRAM单元之间被共用，并作为公共的电源互连。用于施加Vdd电位到p+型扩散层区111或119的接触孔180a或180b位于与四个相邻SRAM单元的边界相应的第二铝互连141或142上。也就是说，与电源互连相连接的p+型扩散层区对四个相邻的SRAM单元来说是共用的。用于将第二铝互连161或162(对应于位线D或DB)与作为传输门的NMOS的扩散层相连接的通孔190a或190e以及接触孔180h或180i位于与两个在垂直方向上彼此相邻的CMOSSRAM单元的边界线相对应的位置。也就是说，与位线D或DB电连接的n+型扩散层区对于在垂直方向上相邻的CMOS SRAM单元是公共的。在第一实施例中，与供电线和位线D和DB电连接的扩散层区在相邻的CMOSSRAM单元之间被共用，以减小每个单元的面积。
第一实施例的效果通过下面将矩形区E1-E2-E3-E4(包括在其上形成图8中的p+型扩散层区112和n+型扩散层区113的扩散层)的面积与上述参考2中SRAM单元相应区域面积的比较来说明。
参考图8，Wtn是作为图6中传输门的NMOS晶体管321的晶体管宽度，Wfp和Wfn是构成一个触发器的PMOS晶体管301和NMOS晶体管311的宽度。晶体管宽度Wtn、Wfp和Wfn一般有下面的关系：
Wfn＞Wtn＞Wfp    (1)
参考图8，Sp是扩散层与栅互连之间的空隙，Sg是栅互连之间的空隙，So是栅互连的末端部分相对于扩散层区的重叠区，而Sa是图8中矩形区E1-E2-E3-E4的面积，面积Sa由下式得出：
Sa＝(Wtn+2Sp)×(Wfn+Sp+So+Sg)    (2)
使Sb为矩形区G1-G2-G3-G4的面积，该区域在图5所示作为参考的CMOS SRAM单元中，与面积Sa相对应，该面积表示为：
Sb＝(Wtn+Sp+So)×(Wfn+Sp+So+Sg)  (3)
由式(2)和式(3)分别得到的面积Sa与面积Sb之差Sa-Sb为：
Sa-Sb＝(Sp-So)×(Wfn+Sp+So+Sg)   (4)
在这种情况下，在扩散层区和栅互连区之间的空隙Sp几乎与元件区图形和栅互连图形之间保证的位置精度一致。与此相反，栅互连的末端部分相对于扩散层区的重叠区So设为一个值，该值通过将上面的位置精度加上一个裕度而得到的，这样做是为了防止在栅互连末端部分引起的布局数据和实际栅互连之间的几何偏差影响到晶体管的特性。总之，在扩散层区和栅互连区之间的空隙Sp以及栅互连的末端部分相对于扩散层区的重叠区So要满足下面的关系。
So＞Sp                           (5)
根据等式(4)和不等式(5)，面积Sa和面积Sb要满足下面的关系：
Sa＜Sb                           (6)
由不等式(6)中显然可见，第一实施例的CMOS SRAM单元要比参考2中的小。
假定第一实施例和参考2的CMOS SRAM单元由根据0。35微米规则的CMOS处理技术生产。在这种情况下，面积Sa比面积Sb要小大约20％。第一实施例的SRAM单元的整个面积要比参考2中的小大约4％。
如上所述，根据第一实施例的SRAM单元，构成触发器的MOS晶体管按字线方向布置在SOI衬底上。此外，在第一实施例中，构成触发器的MOS晶体管所有的栅极在各沟道区内沿垂直于字线方向延伸。在第一实施例中，在构成触发器的MOS晶体管的栅极当中，介于彼此电连接的PMOS和NMOS晶体管栅极之间的区域中，PMOS和NMOS晶体管的漏扩散层区与作为传输门的MOS晶体管的漏或源区通过扩散层互连来连接。根据这种结构，在第一实施例中，通过上面的扩散层互连而彼此连接的区域可以形成比参考2中小的面积，其结果是得到整个面积更小的第一实施例的SRAM单元。
现在将结合附图11和12说明根据第二实施例的CMOS SRAM单元。
如图11所示，第二实施例的CMOS SRAM单元包括一元件区610，栅互连620、621、622、和623、接触孔680a至680h、第一铝互连641、651、671和672、通孔690at和690b、以及第二铝互连661和662。CMOSSRAM单元是在SOI衬底上形成的。图12显示了在图11中的元件区610和栅互连620、621、622、和623以及图11中的MOS晶体管的布局。从图11和图12中显然可见，在第二实施例的CMOS SRAM单元中，形成了分别用栅互连620和621作为栅极的两个MOS晶体管和分别用栅互连622和623作为栅极的两对MOS晶体管。也就是说，一个CMOS SRAM单元包括总共六个MOS晶体管。
在这种情况下，栅互连620和621与图6中的字线WL对应，尽管这些互连在图11中未彼此连接，它们彼此在电学上是等效的。在用栅互连622作为栅极的MOS晶体管，有p+型扩散层区611和612分别作为源和漏极的PMOS晶体管与图6中的PMOS晶体管301对应。而有n+型扩散层区618、613分别作为源和漏极的NMOS晶体管与图6中的NMOS晶体管311对应。类似地，在用栅互连623作为栅极的MOS晶体管中，有p+型扩散层区611、615分别作为源和漏极的PMOS晶体管与图6中的PMOS晶体管302对应，而有n+型扩散层区618、616分别作为源和漏极的NMOS晶体管与图6中的NMOS晶体管312对应。用栅互连620作为栅极并有n+型扩散层区613和n+型扩散层区614分别作为源和漏极以及相反设置的NMOS晶体管与图6中的NMOS晶体管321对应。用n+型扩散层区621作为栅极并有n+型扩散层区616和617分别作为源和漏极以及相反设置的NMOS晶体管与图6中的NMOS晶体管322对应。注意图6中的NMOS晶体管321和322用这种方式表示是因为这些晶体管的源极和漏极不能指定，而在实施中也不会有任何问题，这一点与第一实施例中一样。
图11中的第一铝互连641是供电(Vdd)互连，而第一铝互连651是地(Gnd)互连。图12中的p+型扩散层区611通过接触孔680a与第一铝互连641相连作为供电互连。按照这种结构，Vdd电位就加到p+型扩散层区611上。图12中的n+型扩散层区618通过接触孔680b与作为地互连的第一铝互连651相连。按照这种结构，Gnd电位就加到n+型扩散层区618上。
参考图11和12，p+型扩散层区612和n+型扩散层区613通过作为边界的线631形成为彼此相邻接，以构成一扩散层区。由p+型扩散层区612和n+型扩散层区613构成的扩散层区通过第一铝互连671和接触孔680c和680d与栅互连623相连。类似地，p+型扩散层区615和n+型扩散层区616通过作为边界的线632形成为彼此相邻接。由此构成一扩散层区。由p+型扩散层区615和n+型扩散层区616构成的扩散层区通过第一铝互连672和接触孔680e和680f与栅互连622相连。按照这种结构，图6中的PMOS晶体管301和302与NMOS晶体管311和312构成一个触发器。
图11中第二铝互连661和662与图6中的位线D和DB对应。栅互连621与图6中的字线WL对应。n+型扩散层区614和617通过接触孔680g或680h以及通孔690a或690b与作为位线D和DB的第二铝互连661或662分别相连。
从图11和12显而易见，构成触发器的MOS晶体管被设置成各栅极按垂直于作为字线WL的栅互连621和622延伸方向的方向在各沟道区内延伸。此外构成触发器的MOS晶体管也设置成各源和漏扩散层区沿作为字线WL的栅互连621和622延伸的方向延伸。
在第二实施例中，象第一实施例一样，p+型扩散层区612、n+型扩散层区613、p+型扩散层区615以及n+型扩散层区616被布置成通过作为边界的线631和632而彼此相邻接。在每个扩散层区的表面上形成一硅化物层，以将p+型扩散层区612、n+型扩散层区613、p+型扩散层区615以及n+型扩散层区616彼此电连接。
上面的CMOS SRAM单元的结构是以沿单元边界线1000布置的2×2矩阵的形式来设置的，下面参照图13加以说明。在第二实施例中，如图13所示，当任意一个CMOS SRAM单元作为参考单元时，在该参考单元左侧或右侧的CMOS SRAM单元相对于参考单元有一个在横向上相反的布局。类似地，在该参考单元上侧或下侧的CMOS SRAM单元相对于参考单元有一个在纵向上相反的布局，而在参考单元斜线方向上的CMOSSRAM单元相对于参考单元有一个在纵向上和横向上相反的布局。显然，这种结构被认为是此实施例中的例子，本发明的构思并不限于此。
参考图13，图12中的p+型扩散层区611和n+型扩散层区618在相邻的单元间被共用。Vdd电位通过作为供电互连的第一铝互连641和接触孔680a被加到p+型扩散层区611上。地电位(Gnd)通过作为地互连的第一铝互连651和接触孔680b被加到n+型扩散层区618上。
在第一实施例中，如图10所示，布置接触孔180a至180c以及通孔190a至190c(Vdd电位或Gnd电位通过它们施加)的区域必须保证在垂直方向彼此相邻的单元之间。一个单元的栅互连122与另一个单元的栅互连123之间的距离由此区域确定。与此相反，在第二实施例中，因为字线WL被分为两个栅互连620和621，而栅互连620和621被安置在每个CMOSSRAM单元的上侧或下侧，构成一个触发器的MOS晶体管可以垂直放置于单个单元内。结果，用于施加Vdd或Gnd电位的接触孔680a和接触孔680b可以适当地放置，而在第一实施例中所需要的区域在这里就不需要了。作为构成触发器的晶体管的栅极的栅互连622和623之间的距离可以减小至仅由处理技术决定的栅互连之间的最小距离。
在上述第二实施例的CMOS SRAM单元中，图12中的矩形区域F1-F2-F3-F4(包括了在其中形成p+型扩散层区612和n+型扩散层区613的扩散层区)的面积等于上述第一实施例中的面积Sa。因此，如第一实施例那样，在第二实施例中的矩形区域的面积比参考2中的要小。此外，根据第二实施例，如上所述，字线WL被分为两个栅互连，且栅互连被垂直布置如一个单元中的栅互连620和621那样。因此，根据这种构成触发器的MOS晶体管栅极之间空隙的布置，垂直放置的栅互连622和623之间的空隙可被设置成小于图10中第一实施例垂直放置的栅互连121之间或栅互连122之间的空隙。
假定第二实施例和参考2的CMOS SRAM单元由根据0。35微米规则的CMOS处理技术制造。在这种情况下，第二实施例的每个SRAM单元大约要比参考2中的小大约7％。也就是说，在第二实施例中减去的面积量要比第一实施例中减去的面积量多。
在第一和第二实施例中，用一NMOS晶体管作为传输门的MOS晶体管。但是，也可以采用PMOS晶体管。在这种情况下，本发明的构想是这样的，即触发器的PMOS晶体管的漏区和作为传输门的PMOS晶体管的源或漏区由共p+型扩散层区形成。

Claims (7)

1.一在SOI衬底上形成的CMOS SRAM单元，其包含有一触发器，该触发器具有第一和第二NMOS晶体管和第一和第二PMOS晶体管，一传输门，该传输门有第一和第二MOS晶体管，以及一字线部分，其特征在于，
所述字线部分沿一个预定方向延伸；
所述第一和第二NMOS晶体管和所述第一和第二PMOS晶体管的源和漏扩散层区沿预定方向布置，而所述晶体管的栅极则在其沟道区内沿垂直于预定方向的方向布置；
所述第一NMOS晶体管的栅极与所述第一PMOS晶体管的栅极电连接；
所述第二NMOS晶体管的栅极与所述第二PMOS晶体管的栅极电连接；
在沟道区的所述第一NMOS晶体管栅极与沟道区的所述第一PMOS晶体管栅极之间的区域、所述第一NMOS晶体管的漏扩散层区、所述第一PMOS晶体管的漏扩散层区以及所述第一MOS晶体管的漏和源扩散层区布置为彼此相邻并通过一个扩散层互连彼此电连接；
在沟道区的所述第二NMOS晶体管栅极与沟道区的所述第二PMOS晶体管栅极之间的区域、所述第二NMOS晶体管的漏扩散层区、所述第二PMOS晶体管的漏扩散层区以及所述第二MOS晶体管的漏和源扩散层区布置为彼此相邻并通过一个扩散层互连彼此电连接。
2.一种如权利要求1所述的单元，其特征在于所述字线部分是一条作为所述第一和第二MOS晶体管公共栅极的字线。
3.一种如权利要求1所述的单元，其特征在于所述字线部分用于输入电性等价信号并由在CMOS SRAM单元中彼此电隔离的第一和第二字线构成，所述第一字线作为所述第一MOS晶体管的栅极，所述第二字线作为所述第二MOS晶体管的栅极。
4.一种半导体存储器件，包含多个如权利要求1所述的CMOS SRAM单元，其特征在于所述多个CMOS SRAM中的至少一对相邻的CMOSSRAM单元共用所述第一和第二NMOS晶体管中至少一个的源扩散层区。
5.一种半导体存储器件，包含多个如权利要求1所述的CMOS SRAM单元，其特征在于所述多个CMOS SRAM中的至少一对相邻的CMOSSRAM单元共用所述第一和第二PMOS晶体管中至少一个的源扩散层区。
6.一种半导体存储器件，包含多个如权利要求1所述的CMOS SRAM单元，其特征在于所述多个CMOS SRAM中的至少一对相邻的CMOSSRAM单元共用所述第一和第二MOS晶体管中至少一个的源和漏扩散层区之一。
7.一种半导体存储器件包含有一个在SOI衬底上形成的CMOSSRAM单元，包括一触发器、一传输门和至少一条字线，其特征在于：
所述CMOS SRAM单元中的MOS晶体管沿一个栅极的互连方向布置作为字线，
在CMOS SRAM单元中MOS晶体管的所有栅极被布置在与栅极互连方向垂直的方向，作为字线，
在彼此电连接的PMOS和NMOS晶体管栅极之间的区域中，布置在垂直于栅极互连方向上作为字线的MOS晶体管的所有栅极、PMOS晶体管的一漏扩散层区、NMOS晶体管的一漏扩散层区以及传输门的MOS晶体管的源和漏扩散层区通过一扩散层互连彼此电连接。
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