CN101075614A - 半导体装置 - Google Patents

Abstract

一种半导体装置，包括：内部层，其中放置有用于将第一电源提供给布图单元中的晶体管的第一电源线以及用于连接布图单元中的晶体管的内部单元线；放置了与布图单元的输出/输出端相连的输入/输出线；以及被放置在内部层与输出/输出线之间的屏蔽线，以便覆盖内部层和第一电源线。

Description

半导体装置

技术领域

本发明涉及一种半导体装置，并且特别地涉及一种具有屏蔽线的半导体装置，其中所述屏蔽线位于器件与放置在该器件上方的线层之间。

背景技术

半导体装置的制造工艺近来趋于更精细的设计规则。随着制造工艺变得更加精细，由于减小了漏极处的寄生电容(漏电容)并且缩短了线之间的距离，因此降低了半导体装置的抗噪性。

减小漏电容的效果之一是降低了对于软错误的抵抗性，其中该软错误是由于来自半导体装置外部的宇宙辐射而发生的。缩短了线之间距离的效果之一是线之间的信号干扰。该干扰使得通过相邻线传输的信号作为彼此的噪声出现，而这导致了信号传播错误。

日本未审专利申请公开No.2005-183420(下文中被称为相关技术)中披露了一种用于减小漏电容减小的效果的技术。该相关技术的目的是抑制SRAM中出现的软错误。图11为根据相关技术的SRAM的电路图。如图11中所示，相关技术的SRAM包括分别用于节点101和102(交叉耦合节点)的附加电容器C1和C2，用于存储数据。附加电容器C1和C2允许增加节点101和102的电容，从而改进软错误抵抗性。

进一步，在相关技术中，在SRAM单元上方形成附加电容器130。图12示出了根据相关技术的SRAM的布图，并且图13示出了该附加电容器130被置于SRAM单元上方的布图。如图13中所示，相关技术中电容器C1和C2被适当地放置在SRAM单元上方的层中。这就消除了附加电容器C1和C2所需的附加面积，从而抑制了芯片面积的增加。

但是，在日本未审专利申请公开No.2005-183420中披露的相关技术中，并没有解决由于线之间的干扰而引起的信号传播错误。在SRAM中，置于该线上方的位线用作交叉耦合节点。该交叉耦合节点的电压具有电源电压VDD与接地电压VSS之间的幅值。由于交叉耦合节点的电压变化范围很广，因此置于该交叉耦合节点上方的位线受到了交叉耦合节点中的电压变化的影响(干扰)。这样，交叉耦合节点中的电压变化能够作为噪声而影响该位线。

发明内容

根据本发明的一个方面，提供了一种半导体装置，包括：内部层，其中放置有用于将第一电源提供给布图单元中的晶体管的第一电源线以及用于连接该布图单元中的晶体管的内部单元线；输入/输出线层，其中放置有与该布图单元的输入/输出端相连的输入/输出线；以及屏蔽线，其被放置在内部层与输入/输出线层之间，以便覆盖内部单元线和第一电源线。

在根据本发明的半导体装置中，形成屏蔽线，以覆盖内部单元线和第一电源线。屏蔽线被放置在内部层与输入/输出线层之间。因此，该屏蔽线能够防止由于在内部单元线或第一电源线中出现的电压变化而引起的噪声。这就防止了内部单元线、第一电源线以及输入/输出线之间的干扰。因此，本发明的半导体装置提高了输入/输出线上的信号的可靠性。

根据本发明的半导体装置能够防止输入/输出线与其下形成的内部单元线之间的干扰。

附图说明

本发明的上述和其他目的，优点和特征从参照附图对一定优选实施例的如下说明而变得更加清晰，其中：

图1示出了根据本发明的第一实施例的SRAM的电路图；

图2示出了根据本发明的第一实施例的SRAM单元的布图；

图3示出了使用根据本发明的第一实施例的布图单元的SRAM的布图；

图4示出了屏蔽线和位线被放置在图3中所示的布图的上层中的布图；

图5为沿着图4中所示的布图的线X-X’的截面图；

图6为图5的截面图中的区域40的放大图；

图7为沿着图4中所示的布图的线Y-Y’的截面图；

图8为图7的截面图中的区域50的放大图；

图9示出了使用根据本发明的第二实施例的布图单元的SRAM的布图；

图10示出了屏蔽线和位线被放置在图9中所示的布图的上层中的布图；

图11示出了根据相关技术的SRAM的电路图；

图12示出了根据相关技术的SRAM的布图；以及

图13示出了附加电容器和位线被放置在图12中所示的布图的上层中的布图。

具体实施方式

现在将参照说明性实施例来描述本发明。本领域的技术人员可以认识到，通过使用本发明的讲解可以实现许多可选实施例，并且本发明并不仅限于为说明目的而示出的实施例。

第一实施例

下面参照附图来描述本发明的典型实施例。在下面的实施例中，本发明应用于SRAM(静态随机存取存储器)，作为半导体装置的一个例子。图1示出了SRAM1的电路图。

如图1中所示，SRAM1包括晶体管Tr1至Tr6。晶体管Tr1和Tr3作为负载晶体管工作。晶体管Tr2和Tr4作为驱动晶体管工作。晶体管Tr5和Tr6作为传输晶体管工作。晶体管Tr1和Tr2在电源电压VDD与接地电压VSS之间串联连接。晶体管Tr3和Tr4也在电源电压VDD与接地电压VSS之间串联连接。

晶体管Tr3和Tr4的栅极连接到晶体管Tr1和Tr2之间的连接点，并且通过晶体管Tr5连接到位线BL。晶体管Tr5与位线BL之间的连接点用作SRAM1的第一输入/输出端IN/OUT1。晶体管Tr1和Tr2的栅极连接到晶体管Tr3和Tr4之间的连接点，并且通过晶体管Tr6连接到位线BL。晶体管Tr6与位线BL之间的连接点用作SRAM1的第二输入/输出端IN/OUT2。晶体管Tr5和Tr6的栅极分别连接到字线WL。

在该实施例中，连接在晶体管Tr3和Tr4的栅极与晶体管Tr5之间的线被称为交叉耦合节点2，并且连接在晶体管Tr1和Tr2的栅极与晶体管Tr6之间的线被称为交叉耦合节点3。交叉耦合节点2和3是SRAM1的存储节点。交叉耦合节点2和3具有电源电压VDD或接地电压VSS的电压电平，其根据要存储的信息而变化。

该半导体装置典型地包括多个SRAM1。下面详细地描述每个SRAM1的布图。图2示意性地示出了一个SRAM1(SRAM单元10)的布图。如图2中所示，SRAM单元10包括扩散区11和12、栅极区13、字线WL、第一电源线(例如，局部电源线VDDL)、第二电源线(例如，局部接地线VSSL)、内部单元线14以及通孔15。

在扩散区11中，形成了晶体管Tr2、Tr4、Tr5和Tr6的源极或漏极。在扩散区12中，形成了晶体管Tr1和Tr3的源极或漏极。在栅极区13中，形成了晶体管Tr1至Tr4的栅极。形成字线WL，作为晶体管Tr5和Tr6的栅极。形成对应于交叉耦合节点2的内部单元线14，以连接晶体管Tr3和Tr4的栅极以及晶体管Tr1和Tr2的漏极。形成对应于交叉耦合节点3的内部单元线14，以连接晶体管Tr1和Tr2的栅极以及晶体管Tr3和Tr4的漏极。在图2中，以整体的形式通过扩散区11将晶体管Tr2的漏极与晶体管Tr4的源极相连。而且，以整体的形式通过扩散区11将晶体管Tr4的漏极与晶体管Tr6的源极相连。

局部电源线VDDL将第一电源(例如电源电压VDD)提供给SRAM单元10中的晶体管。其连接到其中形成有晶体管Tr1和Tr3的漏极的区域。局部接地线VSSL将第二电源(例如接地电压VSS)提供给SRAM单元10中的晶体管。其连接到形成有晶体管Tr2和Tr4的源极的区域。晶体管Tr1至Tr6、内部单元线14、局部电源线VDDL以及局部接地线VSSL通过通孔15相连。

在该实施例的半导体装置中，包括图2中所示的多个SRAM单元10的布图单元20被作为一个布图单位使用。例如，布图单元20可以包括16个SRAM单元10。图3示意性地示出了示例地放置有布图单元20A和20B的半导体装置的布图。在下面的说明中，将电源提供给布图单元中的晶体管的局部电源线VDDL的纵向方向被称为第一方向，与第一方向基本垂直的方向被称为第二方向。如果多个布图单元之一被定义为第一布图单元，则第二布图单元通过抽头区域(tapregion)21与第一布图单元相邻，并且第三布图单元不通过任何抽头区域与第一或第二布图单元相邻。

如图3所示，在该实施例的半导体装置中，通过抽头区域21将布图单元20A与20B彼此相邻放置。抽头区域21是其中形成有导线的区域，其中该导线包括将电源电压VDD提供给多个布图单元的全局电源线VDDG和将接地电压VSS提供给多个布图单元的全局接地线VSSG。虽然图3中没有示出，但是将电压提供给字线WL等的全局字线WLG也可以被放置在抽头区域21中。

为了简化起见，图3仅仅说明了四个SRAM单元，它们被包括在布图单元20A和20B的每一个中。布图单元20A包括SRAM单元10Aa、10Ab、10Ac以及10Ad，并且布图单元20B包括SRAM单元10Ba、10Bb、10Bc以及10Bd。

布图单元20A和20B基本相同，并且下面的说明集中于布图单元20A。在布图单元20A中，沿着第二方向在布图单元20A的中部形成局部电源线VDDL。各SRAM单元在第二方向上相对于局部电源线VDDL相互对称。局部电源线VDDL形成在布图单元20A内部。

该实施例的布图单元20A包括两条局部接地线VSSL。用作交叉耦合节点的内部单元线以及局部电源线VDDL被置于两条局部接地线VSSL之间。此外，字线WL与局部接地线VSSL平行地放置在远离局部电源线VDDL的一侧上。

布图单元20A的局部接地线VSSL与布图单元20B的局部接地线VSSL在抽头区域21中彼此相连。在抽头区域21中，局部接地线VSSL通过通孔15与全局接地线VSSG相连。布图单元20A的局部电源线VDDL与布图单元20B的局部电源线VDDL通过层22(例如多晶硅线)相连，其中所述层22位于布图单元20A和20B之间。在抽头区域21中，多晶硅线22通过通孔15与全局电源线VDDG相连。布图单元20A和20B的字线WL在抽头区域21中彼此相连。

在该实施例的半导体装置中，除了图3中所示的布图之外，还将屏蔽线23和输入/输出线(例如位线BL)放置在SRAM单元的上层中。图4示意性地示出了放置有屏蔽线23和位线BL的布图。如图4中所示，形成屏蔽线23，以覆盖SRAM单元的内部单元线14和SRAM单元内的局部电源线VDDL。放置在布图单元20B的上层中的屏蔽线23在抽头区域21中通过通孔15与全局接地线VSSG相连。放置在布图单元20A的上层中的屏蔽线23也通过通孔15与全局接地线VSSG相连，虽然这并没有示出。

位线BL通过通孔15分别与SRAM单元的输入/输出端IN/OUT1和IN/OUT2相连。位线BL被置于屏蔽线23上方的层中。

图5示出了具有图4中所示布图的半导体装置沿着第一方向(X-X’)的横截面。图7出了该半导体装置沿着第二方向(Y-Y’)的横截面。下文中进一步详细地描述图4的布图。

首先描述图5中所示的半导体装置沿着线X-X’的横截面图。如图5中所示，该半导体装置包括器件放置层30、内部层31、屏蔽线层32、输入/输出线层33以及绝缘层34。从底部起，按照器件放置层30、内部层31、屏蔽线层32以及输入/输出线层33的顺序层叠上述各层，并且绝缘层34被放置在这些层之间。

在器件放置层30中，在衬底区P-sub的顶部上由N型半导体形成了N型阱区Nw，其用作晶体管Tr2和Tr3的阱区。在N型阱区Nw的顶部，由P型半导体形成P型扩散区P，其用作晶体管Tr2和Tr3的漏极。在与N型阱区Nw以及P型扩散区P相同的层中，在没有形成器件的部分中形成器件隔离区STI。在P型扩散区P或器件隔离区STI上方用作抽头区域21的部分中，形成多晶硅线22，其与布图单元20A和20B的局部电源线VDDL相连。

在内部层31中，在对应于布图单元20A和20B的区域中形成局部电源线VDDL。局部电源线VDDL通过通孔15与被放置在器件放置层30中的P型扩散区P相连。局部电源线VDDL还通过通孔15与被放置在器件放置层30中的多晶硅线22相连。

在屏蔽线层32中，在对应于布图单元20A和20B的区域中形成屏蔽线23。在对应于布图单元20B的区域中形成的屏蔽线23被形成为在全局接地线VSSG下延伸，其中全局接地线VSSG形成在输入/输出线层33中。在对应于布图单元20A的区域中形成的屏蔽线23(未示出)也被形成为在全局接地线VSSG下延伸，其中全局接地线VSSG形成在输入/输出线层33中。

在输入/输出线层33中，形成位线BL、全局电源线VDDG以及全局接地线VSSG。在对应于布图单元20A和20B的区域中形成位线BL。在对应于抽头区域21的区域中形成全局电源线VDDG以及全局接地线VSSG。全局电源线VDDG通过通孔15与器件放置层30中的多晶硅线22相连。全局接地线VSSG通过通孔15与屏蔽线23相连。在图5中，全局接地线VSSG与在布图单元20B中形成的屏蔽线23相连。

下面详细地描述屏蔽线23在第一方向上的端部的形状。图6示出了图5的区域40的放大图，并且参照图6来描述屏蔽线23在第一方向上的端部42的形状。如图6所示，与下述端部41相比，屏蔽线23在第一方向上的端部42被放置在布图单元的较外部，其中上述端部41为局部电源线VDDL的端部和位线BL的端部中的、与布图单元的沿着第二方向的外围最接近的端部。在图6中，局部电源线VDDL的端部和位线BL的端部相对于第一方向被放置在相同的位置上。与下述端部41相比，屏蔽线23在第一方向上的端部42优选地被放置在布图单元的较外部，其中上述端部41为内部单元线14在第一方向上的端部、局部电源线VDDL在第一方向上的端部和位线BL在第一方向上的端部中的、与布图单元的沿着第二方向的外围最接近的端部。延伸到端部41之外的屏蔽线23的长度L1优选地长于长度H，所述长度H是从局部电源线VDDL的正面到位线BL的底面的长度。

下面将描述图7中半导体装置沿着线Y-Y’的横截面。如图7中所示，该半导体装置包括器件放置层30、内部层31、屏蔽线层32、输入/输出线层33以及绝缘层34。从底部起，按照器件放置层30、内部层31、屏蔽线层32以及输入/输出线层33的顺序层叠这些层，并且绝缘层34被放置在这些层之间。

在图7所示的横截面图中，在左侧形成SRAM单元10Ab并且在右侧形成SRAM单元10Aa，使得它们的截面结构彼此对称。在下面的说明中，将通过示例来描述对应于SRAM单元10Aa的区域。

在器件放置层30中，在衬底区P-sub上方形成N型阱区Nw和P型阱区Pw。N型阱区Nw用作晶体管Tr3的阱区，并且它是由N型半导体形成的。P型阱区Pw用作晶体管Tr4和Tr6的阱区，并且它是由P型半导体形成的。在N型阱区Nw上面，由P型半导体形成了用作晶体管Tr3的漏极的P型扩散区P。在P型阱区Pw上面，由N型半导体形成用作晶体管Tr4和Tr6的源极或漏极的N型扩散区N。在与N型阱区Nw、P型扩散区P、P型阱区Pw和N型扩散区N相同的层中，在不为器件工作的部分中形成了器件隔离区域STI。在P型阱区Pw上，在用作晶体管Tr6的部分中，形成字线WL作为晶体管Tr6的栅极。

在内部层31中，形成了内部单元线14、局部电源线VDDL以及局部接地线VSSL。在SRAM单元10Aa与SRAM单元10Ab相连的区域中形成了局部电源线VDDL。在局部电源线VDDL和局部接地线VSSL之间形成内部单元线14。形成内部单元线14，以覆盖晶体管Tr3的P型扩散区P的一部分以及晶体管Tr4和Tr6的N型扩散区N的一部分。内部单元线14通过通孔15与P型扩散区P以及N型扩散区N相连。

在屏蔽线层32中，形成屏蔽线23，以覆盖SRAM单元10Aa和SRAM单元10Ab的内部单元线14。在输入/输出线层33中，形成位线BL。位线BL通过通孔15与晶体管Tr6的N型扩散区N相连。

下面详细地描述屏蔽线23在第二方向上的端部的形状。图8示出了图7的区域50的放大图，并且参照图8来描述屏蔽线23在第二方向上的端部52的形状。如图8所示，与内部单元线14的端部51相比，屏蔽线23在第二方向上的端部52被放置在布图单元的较外部，其中端部51与沿着第一方向的布图单元的外围最接近。延伸到端部51之外的屏蔽线23的长度L2优选地长于长度H，该长度H是从内部单元线14的正面到位线BL的底面的长度。如果局部接地线VSSL被放置在内部单元线14的布图单元之外，则屏蔽线23优选地延伸到达局部接地线VSSL上方的区域。

如上所述，放置屏蔽线23，以使其覆盖布图单元中的内部单元线14以及局部电源线VDDL。因此，在内部单元线14或局部电源线VDDL与位线BL之间放置屏蔽。由此，可以防止作为交叉耦合节点的内部单元线14中的电压变化，以及防止局部电源线VDDL干扰位线BL。此外，在比其中形成有内部单元线14以及局部电源线VDDL的区域更大的区域中形成屏蔽线23。从而，可以防止内部单元线14以及局部电源线VDDL干扰与这些线倾斜的位线BL。

在比其中形成有内部单元线14以及局部电源线VDDL的区域更大的区域中形成该实施例的屏蔽线23。由此，屏蔽线23保护被放置在其下的内部单元线14以及局部电源线VDDL不受蚀刻等的损害。因此，在形成屏蔽线23的工艺之后的工艺中，内部单元线14以及局部电源线VDDL并不会受到蚀刻等的损害。

第二实施例

除了局部接地线VSSL的连接以外，根据本发明的第二实施例的半导体装置与根据第一实施例的半导体装置基本相同。根据第一实施例的半导体装置的布图单元是这样的：内部单元线14被放置在两条局部接地线VSSL之间，并且这两条局部接地线VSSL在抽头区域21中通过全局接地线VSSG相连。另一方面，根据第二实施例的布图单元是这样的：局部接地线VSSL被放置为包围内部单元线14以及局部电源线VDDL。图9示意性地示出了根据第二实施例的半导体装置的布图。

如图9中所示，在第二实施例的布图中，布图单元20B的局部接地线VSSL在抽头区域21中通过通孔15与全局接地线VSSG相连。布图单元20A的局部接地线VSSL在抽头区域(未示出)中与全局接地线VSSG相连。

图10示出了根据第二实施例的布图，其中屏蔽线以及位线被添加至图9的布图。如图10中所示，在根据第二实施例的布图单元中，形成屏蔽线23，以覆盖被局部接地线VSSL包围的区域。屏蔽线23还与第二实施例的半导体装置中的全局接地线VSSG相连。

因此，局部接地线VSSL用作内部单元线14的侧面上的屏蔽线，而屏蔽线23用作内部单元线14的顶部的屏蔽线。这样，第二实施例的布图单元是这样的：屏蔽线位于上方和侧方。因此第二实施例的半导体装置能够比第一实施例的半导体装置更有效地防止干扰。

很清楚的是，本发明并不限于上述实施例，并且可以在不脱离本发明的范围和精神的情况下进行修改和改变。例如，SRAM单元以及布图单元的形状不仅限于上述实施例中的所述的例子。

另外，如果附加电容器与交叉耦合节点以及局部接地线或全局接地线相连，则屏蔽线能够被用作附加电容器的电极(例如，接地侧电极)。在这种情况下，能够同时获得如下效果：增加对于软错误的抵抗性并且降低干扰。

Claims (13)

1.一种半导体装置，包括：

内部层，包括内部单元线，该内部单元线与形成在布图单元中的晶体管节点相连；

第一电源线，用于将预定电压提供给布图单元；

输入/输出线，其与布图单元中的晶体管的输入/输出端相连；以及

屏蔽线，其被放置在内部层与输入/输出线之间，以便覆盖内部层和第一电源线。

2.根据权利要求1的半导体装置，其中

与和布图单元的沿着第二方向的外围最接近的下述端部相比，屏蔽线在第一方向上的端部被放置在布图单元的较外部，上述端部是从第一电源线的端部和内部单元线的端部中选出的，以及

与和布图单元的沿着第一方向的外围最接近的内部单元线的端部相比，屏蔽线在第二方向上的端部被放置在布图单元的较外部。

3.根据权利要求1的半导体装置，其中

与和布图单元的沿着第二方向的外围最接近的下述端部相比，屏蔽线在第一方向上的端部被放置在布图单元的较外部，上述端部是从第一电源线的端部和内部单元线的端部中的与布图单元的沿着第二方向的外围最接近的端部，以及与布图单元的沿着第二方向的外围最接近的、放置在布图单元上面的输入/输入出线的端部选出来的；以及

与和布图单元的沿着第一方向的外围最接近的内部单元线的端部相比，屏蔽线在第二方向上的端部被放置在布图单元的较外部。

4.根据权利要求1的半导体装置，其中

与和布图单元的沿着第一方向的外围最接近的下述端部相比，和布图单元的沿着第二方向的外围最接近的、放置在布图单元上面的输入/输出线的端部，被放置在布图单元的较内部，上述端部是从屏蔽线在第一方向上的端部、第一电源线的端部以及内部单元线的端部中选出的。

5.根据权利要求2的半导体装置，其中

第一方向为第一电源线的纵向方向，并且第二方向与第一方向基本垂直。

6.根据权利要求3的半导体装置，其中

第一方向为第一电源线的纵向方向，并且第二方向与第一方向基本垂直。

7.根据权利要求4的半导体装置，其中

第一方向为第一电源线的纵向方向，并且第二方向与第一方向基本垂直。

8.根据权利要求1的半导体装置，其中

布图单元进一步包括第二电源线，用于将第二电源提供给布图单元中的晶体管，并且与第二电源线平行布置的内部单元线以及第一电源线被放置在第二电源线之间的区域中。

9.根据权利要求1的半导体装置，其中

布图单元包括至少一个静态随机存取存储器(SRAM)单元。

10.根据权利要求9的半导体装置，其中

屏蔽线为附加电容器的电极，其中该附加电容器与SRAM单元的交叉耦合节点和第一电源线相连。

11.根据权利要求1的半导体装置，其中

多个布图单元被布置为通过抽头区域彼此相邻，在该抽头区域中放置有用于将电源提供给多个布图单元的全局电源线。

12.一种半导体器件，包括：

布图单元中形成的多个晶体管；

布置在所述布图单元中的内部层，用于在其间连接所述晶体管；

布置在所述布图单元中的第一电源线，用于将电压提供给布图单元中的晶体管；

布置在所述布图单元中的所述内部层上的导线，用于将电压提供给晶体管；以及

放置在内部层与导线之间的屏蔽线，以便覆盖内部层和第一电源线，

所述屏蔽线从第一电源线的边缘伸出。

13.一种半导体器件，包括：

第一布图单元；

通过抽头区域与所述第一布图单元相邻的第二布图单元；

不通过任何抽头区域与所述第二布图单元相邻的第三布图单元；

其中每个所述布图单元具有，

晶体管；以及

电源线，其与第一至第三布图单元的相应布图单元中的晶体管耦合；

在抽头区域上形成的层，用于连接第一布图单元中的第一电源线与第二布图单元中的第一电源线；以及

屏蔽线，其不仅覆盖第一、第二以及第三布图单元中的第一电源线，而且还覆盖抽头区域。

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