CN1284244C - 静态型半导体存储器 - Google Patents

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Abstract

SRAM具备：在N阱区上形成的第1和第2存取PMOS晶体管(P1、P2)；在P阱区上形成的第1和第2驱动NMOS晶体管(N1、N2)；字线；以及第1和第2位线。使有源区(2a～2d)在同一方向上延伸，使形成各MOS晶体管的栅的多晶硅布线(3a～3d)在同一方向上延伸，用第1金属布线(5c、5d)分别连接第1和第2存取PMOS晶体管(P1、P2)的漏以及第1和第2驱动NMOS晶体管(N1、N2)的漏，而不使形成第1和第2驱动NMOS晶体管的栅的多晶硅布线(3b、3d)介于它们之间。

Description

静态型半导体存储器
技术领域
本发明涉及静态型半导体存储器(以下，称为「SRAM 」)，更具体地说涉及CMOSSRAM的存储单元结构。
技术背景
图14是示出用4个晶体管形成的无负载型SRAM存储单元的现有的布局结构图。图12示出其等效电路图。
关于这种类型的SRAM，例如发表在国际学会志IEDM‘98 pp643-646“A 1.9μm2 Loadless CMOS Four-Transistor SRAM CellIn a 0.18μm Logic Technology”及国际论文志IEEE JSSC VOL.36No.3，March 2001“AnUltrahigh-DensityHigh-Speed Load LessFour-Transistor SRAM Macrowith Twisted Bit Line Archtectureand Triple-Well Shield”。
如图14所示，存储单元1具有4个MOS(金属-氧化物-半导体)晶体管。具体地说，存储单元1具有在P阱上形成的NMOS晶体管N1、N2和在N阱上形成的PMOS晶体管P1、P2。
NMOS晶体管N1在N型扩散区2a与多晶硅布线3c的交叉部形成，NMOS晶体管N2在N型扩散区2b与多晶硅布线3b的交叉部形成。PMOS晶体管P1在P型扩散区2c与多晶硅布线3a的交叉部形成，PMOS晶体管P2在P型扩散区2d与多晶硅布线3a的交叉部形成。
PMOS晶体管P1、P2是存取晶体管，NMOS晶体管N1、N2是驱动晶体管。各扩散区2a～2d通过接触孔4a～4h与上层布线连接。
在图14所示的布局结构中，字线WL在横向上布线。与此相对照，位线对BL1、BL2在纵向上布线。如图14所示，1位的布局结构在纵向长，在这种布局结构中位线加长。还有，在位线和GND线之间的路径(位线的引出路径)上存在电阻高的多晶硅布线3b、3c。
如上所述，由于现有的4晶体管结构的SRAM存储单元的位线方向加长，位线的布线电容增大。因此，存取时间变慢。还有，由于在位线接触部(接触孔4f、4h)与接地用接触部(接触孔4a、4c)之间的路径上存在电阻高的多晶硅布线3b、3c，该路径的电阻变大。这也成为存取时间的延迟的一个原因，妨碍SRAM的高速化。
进而，由于存取晶体管P1、P2的栅及扩散区的方向和驱动晶体管N1、N2的栅及扩散区的方向不同，在光刻后栅等的形成用图形的宽度及图形形成位置的离散度增大。因此，栅等的宽度及形成位置的离散度增大。当栅宽度等的离散度增大时，上述各晶体管的特性发生变化。
还有，例如当图14中的多晶硅布线3c的形成位置在左右方向偏离时，多晶硅布线3c与接触孔4a或4b短路，当图14中的多晶硅布线3a的形成位置在上下方向偏离时，多晶硅布线3a与接触孔4e～4h短路。这样，当栅图形向上下左右任何一个方向偏离时，就有可能与应隔离的接触孔短路，也存在难以确保对因掩模偏离等引起的制造上的离散度的裕量。
发明内容
本发明就是为了解决上述课题而提出的。本发明的目的在于：在实现S RAM的高速化的同时，确保对制造上的离散度的裕量。
在本发明的SRAM的第1方面中，具备：第1及第2位线；字线；各自的源分别与第1及第2位线连接、各自的栅共同与字线连接的第1导电型的第1及第2存取MOS晶体管；以及对各自的源施加接地电位、各自的漏分别连接在第1及第2存取MOS晶体管的漏上、各自的栅分别连接在第2及第1存取MOS晶体管的漏上的与第1导电型不同的第2导电型的第1及第2驱动晶体管。而且，用金属布线连接第1存取MOS晶体管的漏和第1驱动MOS晶体管的漏，而不使第2驱动MOS晶体管的栅介于其间，用金属布线连接第2存取MOS晶体管的漏和第2驱动MOS晶体管的漏，而不使第1驱动MOS晶体管的栅介于其间。
这样，由于使用比通常的栅的电阻低的金属布线连接存取MOS晶体管和驱动MOS晶体管，而不使另一驱动MOS晶体管的栅介于其间，能够降低位线与接地线之间的电阻。因此，能够谋求SRAM的高速化。
在本发明的另一方面中，具备：在第1导电型的第1阱上形成的第2导电型的第1和第2存取MOS晶体管；在第2导电型的第2阱上形成的第1导电型的第1和第2驱动MOS晶体管；与第1和第2存取MOS晶体管的栅连接、在第1和第2阱排列方向上延伸的字线；以及分别与第1和第2存取MOS晶体管的源连接、在与第1和第2阱排列方向垂直的方向上延伸的第1和第2位线。而且，使得用于形成第1和第2存取MOS晶体管的源/漏的第2导电型的第1和第2扩散区、用于形成第1和第2驱动MOS晶体管的源/漏的第1导电型的第3和第4扩散区在同一方向上延伸，使第1和第2存取MOS晶体管的栅以及第1和第2驱动MOS晶体管的栅在同一方向上延伸，用第1和第2金属布线分别连接第1和第2存取MOS晶体管的漏以及第1和第2驱动MOS晶体管的漏，而不使第1和第2驱动MOS晶体管的栅介于其间。
如上所述，通过用金属布线连接存取MOS晶体管的漏和驱动MOS晶体管的漏，而不使驱动MOS晶体管的栅介于其间，能够避免多晶硅布线介于上述漏之间的路径上。因此，能够降低上述路径的电阻。还有，由于位线在与第1和第2阱排列方向垂直的方向上延伸，能够缩短位线的长度。进而，通过使上述第1、第2、第3及第4扩散区(有源区)在同一的方向上延伸、使存取MOS晶体管的栅和驱动MOS晶体管的栅在同一方向上延伸，能够减小光刻后栅等的形成用的图形的宽度或图形形成位置的离散度。还有，即使在栅偏离其延伸方向(长度方向)的情况下，也能够避免栅与在其宽度方向两侧设置的接触孔的短路。即能够容许栅在其长度方向上的某种程度的移动。
最好设置到达上述第1驱动MOS晶体管的栅和第2驱动MOS晶体管的漏的第1接触部，设置到达第2驱动MOS晶体管的栅和第1驱动MO S晶体管的漏的第2接触部。即，最好设置与驱动MOS晶体管的栅和漏共同的接触部。
也可以在字线的延伸方向上配置第1和第2存取MOS晶体管，使得第1和第2存取MOS晶体管并排排列。还有，也可以用比第1金属布线更靠上层的金属布线构成第2金属布线。
最好使第1和第2驱动MOS晶体管的漏的面积比第1和第2驱动MOS晶体管的源的面积小。例如，在SRAM具备形成第1和第2驱动MOS晶体管的栅的第1和第2布线的情况下，通过使第1和第2布线成为弯曲形状，可以将第1和第2驱动MOS晶体管的栅配置在第1和第2驱动MOS晶体管的漏一侧。
最好使上述第1和第2驱动MOS晶体管的栅长度比第1和第2存取MOS晶体管的栅长度长。例如，在SRAM具备形成第1和第2驱动MOS晶体管的栅的第1和第2布线的情况下，通过局部地扩大第1和第2布线的宽度，可以使第1和第2驱动MOS晶体管的栅长度比第1和第2存取MOS晶体管的栅长度长。
在本发明的SRAM又一方面中，具备：在第1导电型的第2和第3阱之间形成的第2导电型的第1阱；在第2阱上形成的第2导电型的第1和第2存取MOS晶体管；在第1阱上形成的第1导电型的第1和第2驱动MOS晶体管；在第3阱上形成的第2导电型的第3和第4存取MOS晶体管；与第1和第2存取MOS晶体管的栅连接、在第1、第2及第3阱排列方向上延伸的第1字线；与第3和第4存取MOS晶体管的栅连接、在第1、第2及第3阱排列方向上延伸的第2字线；分别与第1和第2存取MOS晶体管的源连接、与第1、第2及第3阱排列方向垂直的方向上延伸的第1和第2位线；以及分别与第3和第4存取MOS晶体管的源连接、与第1、第2及第3阱排列方向垂直的方向上延伸的第3及第4位线。而且，使得用于形成第1、第2、第3及第4存取MOS晶体管的源/漏的第2导电型的第1、第2、第3及第4扩散区和用于形成第1和第2驱动MOS晶体管的源/漏的第1导电型的第5和第6扩散区在同一方向上延伸，使第1、第2、第3及第4存取MOS晶体管的栅和第1及第2驱动MOS晶体管的栅在同一方向上延伸，用第1和第2金属布线分别连接第1、第2、第3及第4存取MOS晶体管的漏和第1及第2驱动MOS晶体管的漏，而不使第1和第2驱动MOS晶体管的栅介于其间。
在具备本方面那样的2端口存储单元的SRAM的情况下，由于用金属布线连接存取MOS晶体管的漏和驱动MOS晶体管的漏，而不使驱动MOS晶体管的栅介于其间，能够避免多晶硅布线介于上述漏之间的路径上，能够降低上述路径的电阻。还有，由于位线在与第1～第3阱排列方向垂直的方向上延伸，能够缩小位线的长度。进而，通过使上述第1～第6扩散区(有源区)在同一方向上延伸、使存取MOS晶体管的栅和驱动MOS晶体管的栅在同一方向上延伸，与上述一方面相同，能够减小光刻后栅等的形成用的图形的宽度或图形形成位置的离散度，能够容许栅在长度方向的某种程度的移动。
最好将上述第1和第2位线在第2阱上形成，将第3和第4位线在第3阱上形成。
附图说明
图1是示出本发明实施例1中的无负载型SRAM存储单元的布局结构图。
图2是示出到图1所示的存储单元的第1金属布线为止的布局结构图。
图3是示出图1所示的存储单元的第2及第3金属布线的布局结构图。
图4是示出本发明的实施例2中的无负载型SRAM存储单元的布局结构图。
图5是示出本发明的实施例3中的无负载型SRAM存储单元的布局结构图。
图6是示出到图5所示的存储单元的第1金属布线为止的布局结构图。
图7是示出本发明的实施例4中的无负载型SRAM存储单元的布局结构图。
图8是示出本发明的实施例5中的无负载型SRAM存储单元的布局结构图。
图9是示出本发明的实施例6中的无负载型SRAM双端口存储单元的布局结构图。
图10是示出到图9所示的存储单元的第1金属布线为止的布局结构图。
图11是示出图9所示的存储单元的第2和第3金属布线的布局结构图。
图12是无负载型SRAM存储单元的等效电路图。
图13是无负载型SRAM双端口存储单元的等效电路图。
图14是示出现有的无负载型SRAM存储单元的布局结构图。
具体实施方式
以下，用图1～图13说明本发明的实施例。
(实施例1)
图1～图3是本发明的实施例1中的无负载型SRAM(静态型半导体存储器)的存储单元1的平面图。图12示出该存储单元1的等效电路图。此外，图1中示出到第3金属布线为止的布局图，图2中示出到第1金属布线为止的布局图，图3中示出第2及第3金属布线的布局图。
如图1及图2所示，邻接P阱区形成N阱区。在P阱区内有选择地注入磷等的N型杂质，形成包含N型扩散区的有源区2c、2d，在N阱区内有选择地注入硼等的P型杂质，形成包含P型扩散区的有源区2a、2b。
有源区2a～2d都具有直线形状，在同一的方向上(P阱区及N阱区的延伸方向：纵向)延伸。因此，包含在有源区2a～2d中的成为各MOS晶体管的源/漏的P型扩散区及N型扩散区也同样地在上述纵向上延伸。通过如此简化有源区2a～2d的形状，能够减少有源区2a～2d的宽度及形成位置的离散度。
本实施例中的存储单元1由4个MOS晶体管构成。具体地说，存储单元1由第1和第2存取PMOS晶体管P1、P2以及第1和第2驱动NMOS晶体管N1、N2构成。第1和第2存取PMOS晶体管P1、P2分别在N阱区上形成，第1和第2驱动NMOS晶体管N1、N2在P阱区上形成。
第1存取PMOS晶体管P1在包含成为源/漏的P型扩散区的有源区2a与多晶硅布线3a的交叉部形成，第2存取PMOS晶体管P2在包含成为源/漏的P型扩散区的有源区2b与多晶硅布线3c的交叉部形成。
第1驱动NMOS晶体管N1在包含成为源/漏的N型扩散区的有源区2d与多晶硅布线3d的交叉部形成，第2驱动NMOS晶体管N2在包含成为源/漏的N型扩散区的有源区2c与多晶硅布线3b的交叉部形成。
如图1所示，多晶硅布线3a～3d在同一的方向上延伸。即，多晶硅布线3a～3d在与P阱区和N阱区延伸方向(图1中的纵向)垂直的方向(图1中的横向)，即P阱区和N阱区并排排列的方向上延伸。
因此，能够减小多晶硅布线3a～3d的宽度及形成位置的离散度。还有，与此相伴、即使多晶硅布线3a～3d偏离图1中的横方向而形成，也能够避免多晶硅布线3a～3d与接触孔(接触部)4c～4h、4k、4l的短路。
形成没有图示的第1层间绝缘膜，使之覆盖有源区2a～2d及多晶硅布线3a～3d，在该第1层间绝缘膜上形成到达有源区2a～2d及多晶硅布线3a～3d的接触孔4a～4l。在该接触孔4a～4l内，埋入与上层布线连接用的导电层。此外，接触孔4a、4b、4i、4j是到达栅的栅接触，接触孔4c、4d、4e、4f、4g、4h、4k、4l是到达扩散区的扩散接触。
在图2中，作为第1驱动NMOS晶体管N1的漏的N型扩散区和作为第1存取PMOS晶体管P1的漏的P型扩散区通过接触孔4k、第1金属布线5c及接触孔4d以低阻抗电接触。该端子成为图12所示的等效电路图的存储节点Na。
同样地，作为第2驱动NMOS晶体管N2的漏的N型扩散区和第2存取PMOS晶体管P2的漏的P型扩散区通过接触孔4e、第1金属布线5d及接触孔4h以低阻抗电连接。该端子成为图12所示的等效电路图的存储节点Nb。
如图2所示，形成存储节点Na的第1金属布线5c和形成存储节点Nb的第1金属布线5d相互平行地形成。还有，第1金属布线5c和第1金属布线5d在作为字线(WL)的延伸方向的横向上延伸。
在第1层间绝缘膜上形成第1金属布线5a～5g。第1金属布线5a在接触孔4a、4b上形成，第1金属布线5b在接触孔4c上形成，第1金属布线5c在接触孔4d、4k、4j上形成，第1金属布线5d在接触孔4e、4h、4i上形成，第1金属布线5e在接触孔4f上形成，第1金属布线5f在接触孔4g上形成，第1金属布线5g在接触孔4l上形成。
其次，参照图3，通过没有图示的第2层间绝缘膜在第1金属布线5a～5g上形成第2金属布线7a～7d。第2金属布线7a通过设置在第2层间绝缘膜上的第1通路孔6a与第1金属布线5a连接。第2金属布线7b、7c通过第1通路孔6b、6c分别与第1金属布线5b、5e连接，成为位线BL1、BL2。第2金属布线7d通过第1通路孔6d、6e与第1金属布线5f、5g连接、成为接地线(GND线)。
有源区2c、2d内的N型扩散区的一部分成为各个驱动NMOS晶体管N1、N2的源端子，通过接触孔(扩散接触)4g、4l、第1金属布线5f、5g及第1通路孔6d、6e施加GND电位。
有源区2a、2b内的P型扩散区的一部分成为各个存取PMOS晶体管P1、P2的源端子，通过接触孔(扩散接触)4c、4f、第1金属布线5b、5e及第1通路孔6b、6c与各位线BL1、BL2连接。
如图2所示，通过第1金属布线5c连接第1存取PMOS晶体管P1的漏和第1驱动NMOS晶体管N1的漏，而不使多晶硅布线3b(驱动NMOS晶体管N2的栅)介于其间。还有，通过第1金属布线5d连接第2存取PMOS晶体管P2的漏和第2驱动NMOS晶体管N2的漏，而不使多晶硅布线3d(驱动NMOS晶体管N1的栅)介于其间。因此，能够降低向位线的引出电流的路径的电阻，能够谋求缩短存取时间，即谋求SRAM的高速化。
还有，如图3所示，通过使位线BL1、BL2在存储单元1的纵向(短边方向)上延伸，能够缩短位线BL1、BL2的长度。因此，能够减小位线BL1、BL2的布线电容。进而，如图3所示，由于也能够使位线BL1、BL2之间的间隔增大，故也能够降低位线间电容。这些因素也可对SRAM的高速化有贡献。
通过没有图示的第3层间绝缘膜在第2金属布线7a～7d上形成第3金属布线8。该第3金属布线8成为字线(WL)。第3金属布线8在与作为P阱区和N阱区排列方向的各阱区延伸的方向垂直的方向上(图3中的横向)延伸，通过第2通路孔9与第2金属布线7a电连接。
第2金属布线7a通过第1通路孔6a、第1金属布线5a及接触孔4a、4b与多晶硅布线(栅端子)3a、3c电连接。因此，成为多晶硅布线3a、3c与第3金属布线(WL)8电连接。
通过采用上述的布局，在能谋求SRAM的存取时间的高速化之外，还能得到如下的效果。由于多晶硅布线的方向是同一方向，容易控制栅尺寸。还有，由于有源区及扩散区采用直线状，即使在多晶硅布线在图2的上下方向上移动的情况下也能够保持栅宽度恒定，能够避免改变晶体管特性。
(实施例2)
其次，用图4说明本发明的实施例2。图4是示出本实施例2的SRAM的存储单元1的布局的平面图。在图4中，示出到第1金属布线为止的布局。此外，该存储单元1的等效电路图与实施例1的情况相同。
与实施例1的主要不同点在于设置了到达规定的扩散区和多晶硅布线的共同的接触(共用接触)。具体地说，使接触孔4j、4k一体化、设置了到达驱动NMOS晶体管N1的漏和多晶硅布线3b的接触孔4m，使接触孔4h、4i一体化、设置了到达驱动NMOS晶体管N2的漏和多晶硅布线3d的接触孔4n。除此以外的结构与实施例1相同。因此，也能够得到与实施例1同样的效果。
由于共同的接触是用一个接触孔共同地连接扩散区和多晶硅布线的接触，与实施例1的情况相比，通过采用该共通的接触更能够减少接触孔的数目。因此，能够期待提高制造方面的成品率。
(实施例3)
接着，用图5和图6说明本发明的实施例3。图5和图6是示出本实施例3中的无负载型SRAM的存储单元的布局图。图5示出到第3金属布线为止的布局，图6示出到第1金属布线为止的布局。本实施例3的存储单元1的等效电路图与实施例1一样。
在本实施例3中，如图5和图6所示，设置形成第1和第2存取PMOS晶体管P1、P2的栅的共同的多晶硅布线3a。更详细地说，设置U型的一体的多晶硅布线3a，由该多晶硅布线3a的一部分构成第1和第2存取PMOS晶体管P1、P2的栅。
还有，将第1和第2存取PMOS晶体管P1、P2不是在位线的延伸方向而是在字线(WL)的延伸方向上并排排列。还有，将有源区2a、2b偏离位线的延伸方向而配置，因此，有源区2a、2b在字线(WL)的延伸方向上具有相邻的部分。通过这种配置，在能够使第1和第2存取PMOS晶体管P1、P2的栅靠近的同时，能够进一步缩小在位线的延伸方向上的存储单元1的长度。因此，能够进一步缩短位线的长度。还有，如图6所示，使第1金属布线5c及第1金属布线5h在位线的延伸方向上延伸，在第1金属布线5c、5h上设置第1通路孔6b、6c，如图5所示，在第1通路孔6b、6c上形成第2金属布线7d。利用该第2金属布线7d能够电连接第1存取PMOS晶体管P1的漏和第1驱动NMOS晶体管N1的漏之间。
这样，通过用与形成另一存储节点Nb的第1金属布线5d不同层的金属布线构成形成一个存储节点Na的第2金属布线7d，能够容易地在存储节点之间附加所希望的电容。在本实施例中，由于第2金属布线7d位置在比第1金属布线5d更上方的的位置上，能够在第2金属布线7d与第1金属布线之间形成电容。还有，通过使作为上层布线的第2金属布线7d和作为下层布线的第1金属布线5d交叠，能够在第2金属布线7d与第1金属布线5d之间形成电容。这时，通过适当地调节第2金属布线7d与第1金属布线5d的重叠量，能够控制附加在存储节点间的电容。
如上所述，通过在存储节点间附加所希望的电容，能够提高抗软错误性。这里，所谓的软错误是指因从包含在封装体内的U或Th发射的α射线通过硅基片而产生的电子-空穴对的噪声引起信息破坏、存储器产生误工作的现象。
如图5所示，在本实施例3中，在第1金属布线5b、5f、5e、5g上分别形成第2金属布线7a、7b、7e、7f，将成为字线的第2金属布线7c与第2金属布线7d平行地配置。
还有，如图5所示，用第3金属布线8a形成位线BL1，用第3金属布线8b形成位线BL2，用第3金属布线8c形成GND线。第3金属布线8a通过第2通路孔9a与第2金属布线7a电连接。第3金属布线8b通过第2通路孔9b与第2金属布线7e电连接，第3金属布线8c通过第2通路孔9c与第2金属布线7b电连接。上述以外的结构与实施例2基本相同。
(实施例4)
接着，用图7说明本发明的实施例4。图7示出到本实施例4中的无负载型SRAM的存储单元1的第1金属布线为止的布局。本实施例4的存储单元1的等效电路图与实施例1一样。
如图7所示，在本实施例4中，使形成第1和第2驱动NMOS晶体管N1、N2的栅的多晶硅布线3b、3d弯曲。
更详细地说，使多晶硅布线3b在有源区2c、2d间弯曲，将多晶硅布线3b的一端的部分配置在接触孔4n一侧，即配置在靠第2驱动NMOS晶体管N2的漏侧，使多晶硅布线3d在有源区2c、2d间弯曲，将多晶硅布线3d的一端的部分配置在接触孔4m一侧，即配置在靠第1驱动NMOS晶体管N1的漏侧。由于除此以外的结构与实施例2同样，能够得到与实施例2同样的效果。
加之如上所述，通过使多晶硅布线弯曲，能够使第1和第2驱动NMOS晶体管N1、N2的漏的面积比第1和第2驱动NMOS晶体管N1、N2的源面积小。与此相伴，能够削减第1和第2驱动NMOS晶体管N1、N2的有源区的面积。因此，能够降低α射线通过第1和第2驱动NMOS晶体管N1、N2的有源区的概率，能够提高抗软错误性。
(实施例5)
接着，用图8说明本发明的实施例5。图8示出到本实施例5中的无负载型SRAM的存储单元1的第1金属布线为止的布局。本实施例5的存储单元1的等效电路图与实施例1一样。
在本实施例5中，第1和第2驱动NMOS晶体管N1、N2的栅长度比第1和第2存取PMOS晶体管P1、P2的栅长度长。
更详细地说，通过局部地扩大位于多晶硅布线3b中的有源区2c上的部分的宽度，使第2驱动NMOS晶体管N2的栅长度比第2存取PMOS晶体管P2的栅长度长，通过局部地扩大位于多晶硅布线3d中的有源区2d上的部分的宽度，使第1驱动NMOS晶体管N1的栅长度比第1存取PMOS晶体管P1的栅长度长。由于除此以外的结构与实施例2相同，能够得到与实施例2同样的效果。
加之如上所述，通过使驱动MOS晶体管的栅长度比存取MOS晶体管的栅长度长，能够使驱动MOS晶体管和存取MOS晶体管关断时的漏泄电流值(Ioff)之比变化，能够提高存储单元1中的H电平的保持特性。
以下，说明其理由。在图12中，假定存储节点Na是L电平、存储节点Nb是H电平。在由4个晶体管构成的存储单元中，用预充电了的BL2的电位使存储节点Nb保持在H电平。
当保存数据时，由于第2存取PMOS晶体管P2为关断状态，存储节点Nb的电位由第2存取PMOS晶体管P2的关断时的漏泄电流值(Ioff -P)和第2驱动NMOS晶体管N2的关断时的漏泄电流值(Ioff-N)决定。因此，为了保持上述H电平，必须Ioff-P＞Ioff-N。最好Toff-P是Ioff-N的100倍以上。
因此，调节驱动MOS晶体管的栅长度，控制驱动MOS晶体管的漏泄电流值。具体地说，使第2驱动NMOS晶体管N2的栅长度比第2存取PMOS晶体管P2的栅长度长。因此，能够使Ioff-N比Ioff-P小，能够提高数据“H”的保持特性。
(实施例6)
接着，用图9～图11说明本发明的实施例6。本实施例6是将本发明应用于2端口存储单元的例子。图13示出该存储单元1的等效电路图。此外，图9示出到第3金属布线为止的布局，图10示出到第1金属布线为止的布局，图11示出第2及第3金属布线的布局。
如图13所示，本实施例6的重要特征在于：在实施例2的存储单元中添加第3和第4存取PMOS晶体管P3、P4。具体地说，如图9及图10所示，在P阱区的两侧设置N阱区，在一个N阱区上配置上述第1和第2存取PMOS晶体管P1、P2，在另一N阱区上配置第3和第4存取PMOS晶体管P3、P4。
在右侧N阱区上形成包含P型扩散区的有源区2e、2f、多晶硅布线3e、3f。在该有源区2e、2f和多晶硅布线3e、3f的交叉部上形成第3和第4存取PMOS晶体管P3、P4。有源区2e、2f与其它的有源区2a～2d一样、具有直线形状，在与P阱区和N阱区排列方向垂直的方向上延伸。因此，也与成为源/漏的P型扩散区及N型扩散区同样地在与P阱区和N阱区排列方向垂直的方向上延伸。多晶硅布线3e、3f形成第3和第4存取PMOS晶体管P3、P4的栅、与多晶硅布线3a～3d同样在P阱区和N阱区排列的方向上延伸。
如图10所示，将第1金属布线5c延长到有源区2e上，通过接触孔4p将第1金属布线5c与第3存取PMOS晶体管P3的漏电连接。还有，将第1金属布线5d延长到有源区2f上，通过接触孔4q将第1金属布线5d与第4存取PMOS晶体管P4的漏电连接。第1金属布线5c、5d在与字线平行的方向上延伸。
还有，在右侧的N阱区上形成第1金属布线5j、5k、5l。第1金属布线5j通过接触孔4o与第3存取PMOS晶体管P3的源电连接，第1金属布线5l通过接触孔4r与第4存取PMOS晶体管P4的源电连接，第1金属布线5k通过接触孔4s、4t与多晶硅布线3e、3f电连接。
如图11所示，在右侧的N阱区上形成第2金属布线7e～7g。第2金属布线7f、7e通过第1通路孔6g、6f与第1金属布线5j、5l电连接、成为第3和第4位线BL3、BL4。第2金属布线7g通过第1通路孔6h与第1金属布线5k电连接。左侧的N阱区上的位线BL1、BL2构成第1端口，右侧的N阱区上的位线BL3、BL4构成第2端口。
在第2金属布线7a～7g上设置成为一组字线(WL1、WL2)的第3金属布线8a、8b。第3金属布线(WL1)8a通过第2通路孔9a、第2金属布线7a、第1通路孔6a、第1金属布线5a及接触孔4a、4b与多晶硅布线3a、3c电连接，第3金属布线(WL2)通过第2通路孔9b、第2金属布线7g、第1通路孔6h、第1金属布线5k及接触孔4s、4t与多晶硅布线3e、3f电连接。上述以外的结构与实施例2的存储单元1基本相同。
如图10所示，本实施例6的情况也是通过第1金属布线5c连接第1和第3存取PMOS晶体管P1、P3的漏以及第1驱动NMOS晶体管N1的漏，而使多晶硅布线3b(驱动NMOS晶体管N2的栅)不介于它们之间，通过第1金属布线5d连接第2和第4存取PMOS晶体管P2、P4的漏以及第2驱动NMOS晶体管N2的漏，而使多晶硅布线3d(驱动NMOS晶体管N1的栅)不介于它们之间。因此，能够降低位线的引出电流的路径的电阻，能够谋求存取时间的缩短、即谋求SRAM的高速化。
还有，如图11所示，通过使位线BL1～BL4在存储单元1的纵向上(短边方向)延伸，能够缩短位线BL1～BL4的长度。因此，能够减小位线BL1～BL4的布线电容。进而，如图11所示，由于能够增大位线BL1～BL4之间的间隔，能够降低位线间的电容。这些因素也能对SRAM的高速化有贡献。
这样，除谋求SRAM的高速以外，还能够得到如下的效果。由于多晶硅布线的方向为同一方向，能够容易控制栅的尺寸。还有，通过使有源区及扩散区呈直线状，即使多晶硅布线在图1的上下方向上移动的情况下也能够保持栅宽度恒定，能够避免晶体管特性发生变化。
进而，由于能够将第1端口的位线BL1、BL2和第2端口的位线BL3、BL4在各不相同的阱区上布线、相互隔开，具有难于受到端口间干扰的优点。在图11的例子中，由于在P阱区的两侧设置N阱区、在P阱区上的GND线的两侧隔开规定的间隔配置第1端口的位线BL1、BL2和第2端口的位线BL3、BL4，能够更有效地抑制端口间干扰。
当将第1端口的位线BL1、BL2和第2端口的位线BL3、BL4相邻地布线时，容易受到因耦合电容引起的噪声的影响。这是因为当一条位线在写入工作中从VDD电位变动到GND电位时，在相邻的另一条位线上也因耦合电容而加进了串扰噪声的缘故。
读出工作虽然是用读出放大器将位线对的微小的电位差放大读出，但如果假定第1端口的位线BL1、BL2在写入工作中，而邻接的第2端口的位线BL3、BL4在读出工作中，则在位线BL3、BL4上加进了串扰噪声，存在产生误读出的危险。
但是，如上所述，在本实施例6中，由于第1和第2端口的位线不相邻接，能够避免端口间干扰的问题。
以上，就本发明的实施例进行了说明，但将各实施例的特征适当地加以组合也是从一开始就预定了的。还有，本发明不仅限于无负载型SRAM，也能够应用于加入负载晶体管的具有6个晶体管的SRAM。
按照本发明，能够降低存取MOS晶体管的漏与驱动MOS晶体管的漏之间的路径、即位线与接地线之间的电阻。还有，由于能够缩短第1和第2位线、而且能够确保位线间的间隔较宽，能够减小位线的布线电容。因此，能够谋求SRAM的高速化。进而，由于能够减小光刻后栅等的形成用图形的宽度或图形形成位置的离散度、而且能够允许栅向其长度方向的某种程度的移动，容易确保对栅或扩散区形成时的离散度的裕量。
在设置到达驱动MOS晶体管的栅和驱动MOS晶体管的漏的共同的接触部(共用接触)的情况下，能够降低接触部的数目，能够提高制造方面的成品率
还有，在字线的延伸方向上并排地配置第1和第2存取MOS晶体管的情况下，能够进一步缩小在位线的延伸方向上的存储单元的长度，能够进一步缩短在各存储单元中的位线的长度。
在用比第1金属布线更靠上层的金属布线构成第2金属布线的情况下，在第1与第2金属布线间能够形成电容。例如，使第1和第2金属布线交叠等能够在第1与第2金属布线间形成所希望的电容。因此，能够在存储节点间形成所希望的电容，能够提高抗软错误性。
在使驱动MOS晶体管的漏的面积比驱动MOS晶体管的源的面积小的情况下，能够削减驱动MOS晶体管的有源区的面积。因此，能够提高抗软错误性。
通过使形成第1和第2驱动MOS晶体管的栅的第1和第2布线成为弯曲形状，能够将第1和第2驱动MOS晶体管的栅配置在靠第1和第2驱动MOS晶体管的漏侧。因此，能够使驱动MOS晶体管的漏的面积比驱动MOS晶体管的源的面积小，能够得到上述的效果。
在驱动MOS晶体管的栅长度比存取MOS晶体管的栅长度长的情况下，能够使驱动MOS晶体管关断时的漏泄电流比存取MOS晶体管关断时的漏泄电流小。因此，能够提高H电平的保持特性，即能够提高数据的保持特性。
在局部地扩大形成第1和第2驱动MOS晶体管的栅的第1和第2布线的宽度的情况下，能够使第1和第2驱动MOS晶体管的栅长度比第1和第2存取MOS晶体管的栅长度长，能够达到上述的效果。
当将本发明应用于具有2端口存储单元的情况下，也能够期待与上述的效果同样的效果。还有，在第2阱上形成第1和第2位线、在第3阱上形成第3和第4位线的情况下，能够降低因端口间的耦合电容引起的串扰噪声，能够抑制端口间的干扰。

Claims (11)

1.一种静态型半导体存储器，其特征在于：
具备：
第1及第2位线；
字线；
第1导电型的第1及第2存取MOS晶体管，各自的源分别与上述第1及第2位线连接，各自的栅共同地与上述字线连接；以及
与上述第1导电型不同的第2导电型的第1及第2驱动MOS晶体管，对各自的源施加接地电位，各自的漏分别与上述第1及第2存取MOS晶体管的漏连接，各自的栅分别与上述第2及第1存取MOS晶体管的漏连接，
用金属布线连接上述第1存取MOS晶体管的漏和上述第1驱动MOS晶体管的漏，而使上述第2驱动MOS晶体管的栅介于上述第1存取MOS晶体管的漏和上述第1驱动MOS晶体管的漏之间以外的地方，
用金属布线连接上述第2存取MOS晶体管的漏和上述第2驱动MOS晶体管的漏，而使上述第1驱动MOS晶体管的栅介于上述第2存取MOS晶体管的漏和上述第2驱动MOS晶体管的漏之间以外的地方。
2.一种静态型半导体存储器，其特征在于：
具备：
第2导电型的第1和第2存取MOS晶体管，在第1导电型的第1阱上形成；
第1导电型的第1和第2驱动MOS晶体管，在第2导电型的第2阱上形成；
字线，与上述第1和第2存取MOS晶体管的栅连接，在上述第1及第2阱排列方向上延伸；以及
第1和第2位线，分别与上述第1和第2存取MOS晶体管的源连接，在与上述第1及第2阱排列方向垂直的方向上延伸，
使得用于形成上述第1和第2存取MOS晶体管的源/漏的第2导电型的第1和第2扩散区和用于形成上述第1和第2驱动MOS晶体管的源/漏的第1导电型的第3和第4扩散区在同一方向上延伸，
使上述第1和第2存取MOS晶体管的栅以及上述第1和第2驱动MOS晶体管的栅在同一方向上延伸，
用第2金属布线分别连接上述第1和第2存取MOS晶体管的漏以及上述第1和第2驱动MOS晶体管的漏，而使上述第1和第2驱动MOS晶体管的栅介于上述第1和第2存取MOS晶体管的漏以及上述第1和第2驱动MOS晶体管的漏之间以外的地方。
3.如权利要求2所述的静态型半导体存储器，其特征在于：
设置到达上述第1驱动MOS晶体管的栅和上述第2驱动MOS晶体管的漏的第1接触部，
设置到达上述第2驱动MOS晶体管的栅和上述第1驱动MOS晶体管的漏的第2接触部。
4.如权利要求2所述的静态型半导体存储器，其特征在于：
在上述字线的延伸方向上配置上述第1和第2存取MOS晶体管，使得上述第1和第2存取MOS晶体管并排排列。
5.如权利要求2所述的静态型半导体存储器，其特征在于：
用比上述第1金属布线更靠上层的金属布线构成上述第2金属布线。
6.如权利要求2所述的静态型半导体存储器，其特征在于：
使上述第1和第2驱动MOS晶体管的漏的面积比上述第1和第2驱动MOS晶体管的源的面积小。
7.如权利要求6所述的静态型半导体存储器，其特征在于：
具备形成上述第1和第2驱动MOS晶体管的栅的第1和第2布线，
通过使上述第1和第2布线成为弯曲形状、将上述第1和第2驱动MOS晶体管的栅配置在上述第1和第2驱动MOS晶体管的漏侧。
8.如权利要求2所述的静态型半导体存储器，其特征在于：
使上述第1和第2驱动MOS晶体管的栅长度比上述第1和第2存取MOS晶体管的栅长度长。
9.如权利要求8所述的静态型半导体存储器，其特征在于：
具备形成上述第1和第2驱动MOS晶体管的栅的第1和第2布线，
通过局部地扩大上述第1和第2布线的宽度，使上述第1和第2驱动MOS晶体管的栅长度比上述第1和第2存取MOS晶体管的栅长度长。
10.一种静态型半导体存储器，其特征在于：
具备：
第2导电型的第1阱，在第1导电型的第2和第3阱间形成；
第2导电型的第1和第2存取MOS晶体管，在上述第2阱上形成；
第1导电型的第1和第2驱动MOS晶体管，在上述第1阱上形成；
第2导电型的第3和第4存取MOS晶体管，在上述第3阱上形成；
第1字线，与上述第1和第2存取MOS晶体管的栅连接，在上述第1、第2及第3阱排列方向上延伸；
第2字线，与上述第3和第4存取MOS晶体管的栅连接，在上述第1、第2及第3阱排列方向上延伸；
第1和第2位线，分别与上述第1和第2存取MOS晶体管的源连接，在与上述第1、第2及第3阱排列方向垂直的方向上延伸；以及
第3和第4位线，分别与上述第3和第4存取MOS晶体管的源连接，在与上述第1、第2及第3阱排列方向垂直的方向上延伸，
使得用于形成上述第1、第2、第3及第4存取MOS晶体管的源/漏的第2导电型的第1、第2、第3及第4扩散区和用于形成上述第1和第2驱动MOS晶体管的源/漏的第1导电型的第5和第6扩散区在同一方向上延伸，
使上述第1、第2、第3及第4存取MOS晶体管的栅和上述第1及第2驱动MOS晶体管的栅在同一方向上延伸，
用第1和第2金属布线分别连接上述第1、第2、第3及第4存取MOS晶体管的漏以及上述第1和第2驱动MOS晶体管的漏，而使上述第1和第2驱动MOS晶体管的栅介于上述第1、第2、第3及第4存取MOS晶体管的漏以及上述第1和第2驱动MOS晶体管的漏之间以外的地方。
11.如权利要求10所述的静态型半导体存储器，其特征在于：
将上述第1和第2位线在上述第2阱上形成，
将上述第3和第4位线在上述第3阱上形成。
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