CN1725492A - 半导体存储器件与半导体器件组 - Google Patents
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Abstract
一种半导体存储器件包括：第一CMOS倒相器、第二CMOS倒相器、第一传输晶体管和第二传输晶体管，其中第一和第二传输晶体管分别形成于由器件隔离区域在半导体器件上限定的第一和第二器件区域中，从而彼此平行延伸，第一传输晶体管在第一器件区域上的第一位接触区域处与第一位线相接触，第二传输晶体管在第二器件区域上的第二位接触区域处与第二位线相接触，其中第一位接触区域形成于第一器件区域中，使得第一位接触区域的中心朝向第二器件区域偏移，并且其中第二位接触区域形成于第二器件区域中，使得第二位接触区域的中心朝向第一器件区域偏移。
Description
相关申请的交叉参考
本申请基于2004年07月23日所提交的日本优先权申请第2004-216090号，这里通过参考并入其全部内容。
技术领域
本发明一般地涉及半导体器件，并且特别地涉及一种包含静态随机存取存储器的半导体存储器件。
背景技术
静态随机存取存储器(此后称为SRAM)是一种高速半导体存储器件，其包括由字线(word line)所选择的传输晶体管和一对CMOS倒相器(inverter)，该CMOS倒相器形成触发器(flip-flop)连接，并且经由这样的传输晶体管连接到位线(bit line)。SRAM与高速逻辑器件比如CMOS电路一起被广泛地用于高速逻辑电路中。
图1示出典型SRAM10的等效电路图。
参照图1，SRAM10包括触发器电路FF，其中包括：第一CMOS倒相器I1，其中第一负载晶体管LT1和第一驱动晶体管DT1串联连接；第二CMOS倒相器I2，其中第二负载晶体管LT2和第二驱动晶体管LD2串联连接。其中请注意，将第一负载晶体管LT1和第一驱动晶体管DT1相互连接的连接节点N1，经由字线WL所控制的第一传输晶体管TF1连接到第一位线BL。类似地，连接第二负载晶体管LT2和第二驱动晶体管DT2的连接节点N2，经由字线WL所控制的第二传输晶体管TF2连接到第二位线BL。
在这种结构的SRAM中，驱动这些驱动晶体管DT1和DT2的负载晶体管LT1和LT2的电流驱动性能(drivability)对于SRAM的高速工作有着深刻的影响。
图2A示出这种SRAM10的布局，同时图2B示出与图1的SRAM10相对应的一个存储单元(cell)的布局。
参照图2A，在被器件隔离结构10I环绕的状态下，在硅衬底的表面上以行和列形式形成有器件区域10A和器件区域10B，其中通过如图2B所示的一部分器件区域10A和一部分器件区域10B，形成了具有图1所示电路结构的存储单元。
参照图2B，请注意传输晶体管TF1和TF2共用栅电极(gate electrode)G1，同时负载晶体管LT1和驱动晶体管DT1共用栅电极G2。此外，负载晶体管LT2和驱动晶体管DT2共用栅电极G3。
图1的节点N1由传输晶体管TF1和驱动晶体管N1所共用的扩散区域来提供，其中该扩散区域N1通过未示出的互连(interconnection)图案，连接到负载晶体管LT1的相应扩散区域N1’。类似地，图1的节点N2由传输晶体管TF2和驱动晶体管DT2所共用的扩散区域来提供，其中该扩散区域N2经由未示出的互连图案，连接到负载晶体管LT2的相应扩散区域N2’。
此外，栅电极G2通过未示出的互连图案，连接到节点N2，并且栅电极G2经由未示出的互连图案，连接到节点N1。
(专利参考文件1)日本待审公开专利申请7-22590政府公告
(专利参考文件2)日本专利3,208,591
发明内容
同时，伴随着近来的高速半导体集成电路器件，与所谓的SoC(芯片上的硅)技术相关联，出现了需要将DRAM(动态随机存取存储器)或闪存与具有这种SRAM的高速逻辑器件集成在一起，用于实现功能的进一步扩展或者性能的进一步增强。
另一方面，当尝试在公共半导体衬底上将闪存与高速逻辑器件集成在一起时，与闪存器件需要高工作电压的事实相关联，在下面任一情况中会出现各种问题：该闪存是NOR器件，其通过沟道热电子(CHE)实现写信息，以及通过Fowler-Nordheim(FN)隧道(tunneling)电流实现擦除；或者，该闪存是NAND器件，其中写入和擦除都通过FN隧道电流实现。
在本发明的第一方案中，提供一种半导体器件，包括：
第一CMOS倒相器，包括在第一节点串联连接的第一n沟道MOS晶体管和第一p沟道MOS晶体管；
第二CMOS倒相器，包括在第二节点串联连接的第二n沟道MOS晶体管和第二p沟道MOS晶体管，所述第二CMOS倒相器与所述第一CMOS倒相器一起形成触发器电路；
第一传输晶体管，设置于第一位线和所述第一节点之间，所述第一传输晶体管具有连接到字线的第一栅电极，所述第一传输晶体管被所述字线上的选择信号激活；以及
第二传输晶体管，设置于第二位线与所述第二节点之间，所述第二传输晶体管具有连接到所述字线的第二栅电极，所述第二传输晶体管被所述字线上的选择信号激活，
所述第一传输晶体管和所述第二传输晶体管分别形成于由器件隔离区域在半导体器件上限定的第一和第二器件区域中，从而彼此平行延伸，
所述第一传输晶体管在所述第一器件区域上的第一位接触区域处与所述第一位线接触，
所述第二传输晶体管在所述第二器件区域上的第二位接触区域处与所述第二位线接触，
其中所述第一位接触区域形成于所述第一器件区域中，从而所述第一位接触区域的中心朝向所述第二器件区域偏移，以及
其中所述第二位接触区域形成于所述第二器件区域中，从而所述第二位接触区域的中心朝向所述第一器件区域偏移。
按照本发明的第二方案，提供一种半导体器件，包括：
第一CMOS倒相器，包括在第一节点串联连接的第一n沟道MOS晶体管和第一p沟道MOS晶体管；
第二CMOS倒相器，由在第二节点处相互连接的第二n沟道MOS晶体管和第二p沟道MOS晶体管形成，所述第二CMOS倒相器与所述第一CMOS倒相器一起形成触发器电路；
第一传输晶体管，设置于第一位线和所述第一节点之间，所述第一传输晶体管具有连接到字线的第一栅电极，所述第一传输晶体管被所述字线上的选择信号激活；以及
第二传输晶体管，设置于第二位线和所述第二节点之间，所述第二传输晶体管具有连接到所述字线的第二栅电极，所述第二传输晶体管被所述字线上的选择信号激活，
所述第一传输晶体管和所述第二传输晶体管分别形成于由器件隔离区域在半导体衬底上限定的第一和第二器件区域中，从而彼此平行延伸，
所述第一传输晶体管在所述第一器件区域上的第一位接触区域处与所述第一位线接触，
所述第二传输晶体管在所述第二器件区域上的第二位接触区域处与所述第二位线接触，
其中所述第一位接触区域形成于所述第一器件区域中，从而所述第一位接触区域的中心朝向所述第二器件区域偏移，以及
其中所述第二位接触区域这样形成，从而所述第二位接触区域的中心朝向所述第一器件区域偏移，
所述第一传输晶体管在所述第一器件区域上在相对于所述第一栅电极而言的第一侧具有所述第一位接触区域，并且在所述第一器件区域上在相对于所述第一栅电极而言的相反侧，具有形成所述第一节点的第一接触区域，
所述第二传输晶体管在所述第二器件区域上在相对于所述第二栅电极而言的第一侧具有所述第二位接触区域，并且在所述第二器件区域上在相对于所述第二栅电极而言的相反侧，具有形成所述第二节点的第二接触区域，
所述第一器件区域在形成所述第一位接触区域的部分中具有第一宽度，所述第一宽度大于所述第一器件区域中形成所述第一接触区域的部分的宽度，
所述第二器件区域在形成所述第二位接触区域的部分中具有第二宽度，所述第二宽度大于所述第二器件区域中形成所述第二接触区域的部分的宽度。
在本发明的另一方案中，提供一种半导体器件组，包括：第一半导体器件，其中非易失性存储器件、逻辑器件和静态随机存取存储器件被集成于衬底上；以及第二半导体器件，其中逻辑器件和静态随机存取存储器件被集成于另一衬底上，
其中构成所述第一半导体器件的所述静态随机存取存储器件的第一传输晶体管具有沟道宽度，该沟道宽度大于形成所述第二半导体器件的所述静态随机存取存储器件的第二传输晶体管的沟道宽度，以及
其中所述第一和第二传输晶体管在各沟道宽度方向上具有相同的位线节距。
按照本发明，通过在彼此相对的方向上扩展各传输晶体管的器件区域，不改变构成SRAM的晶体管的单元大小，就能够在半导体存储器件比如所谓的SRAM(其中两个CMOS倒相器形成触发器连接)中增加ON电流。由此，在相同衬底上形成非易失性存储器(比如闪存)情况下，能够补偿在SRAM中造成的传输晶体管ON电流的减少。这样，即使在与闪存一起集成的SRAM中，也能保证充分的工作电压边际(margin)。
而且按照本发明，可实现ON电流的这种补偿，而不改变构成SRAM的晶体管(包括传输晶体管)的位线节距。由此，通过利用相同的库(library)，能够设计半导体器件，其在衬底上包括逻辑器件、SRAM以及非易失性存储器；以及半导体器件，其在衬底上仅包括逻辑器件和SRAM而无非易失性半导体器件。由此，有助于不同种类半导体器件的制造。
从结合附图来阅读的如下具体描述中，本发明的其他目的和进一步特征将变得明显。
附图说明
图1是示出常规SRAM结构的电路图；
图2A和2B是示出与图1的SRAM相对应的布局的图；
图3是说明STI器件隔离结构的图；
图4A至4E是示出在闪存中形成STI器件隔离结构和器件结构的工艺的图；
图5是这样的图，其与未集成有闪存的SRAM相对照，示出与闪存一起集成的SRAM的工作边际；
图6是这样的图，其未集成有闪存的SRAM相对照，示出构成与闪存一起集成的SRAM的晶体管的ON电流；
图7是示出按照本发明第一实施例的SRAM的布局图；
图8是示出图7的一部分布局的图；
图9A和9B是示出按照本发明第二实施例与SRAM一起集成的闪存的布局和等效电路图；
图10A-10D是示出按照第二实施例的半导体器件的制造工艺的图，其中图8的SRAM和图9A、9B的闪存一起集成；
图11A-11D是进一步示出按照第二实施例的半导体器件的制造工艺的图，其中图8的SRAM和图9A、9B的闪存集成在一起；
图12A-12D还是进一步示出按照第二实施例的半导体器件的制造工艺的图，其中图8的SRAM和图9A、9B的闪存集成在一起；
图13A-13D还是进一步示出按照第二实施例的半导体器件的制造工艺的图，其中图8的SRAM和图9A、9B的闪存集成在一起；
图14A-14D还是进一步示出按照第二实施例的半导体器件的制造工艺的图，其中图8的SRAM和图9A、9B的闪存集成在一起；
图15A-15D还是进一步示出按照第二实施例的半导体器件的制造工艺的图，其中图8的SRAM和图9A、9B的闪存集成在一起。
具体实施方式
在当今的高速半导体集成电路中，图3中所示的所谓STI器件隔离结构被用于电性隔离构成集成电路的单独有源(active)器件。
参照图3，在硅衬底20上形成器件隔离(trench)沟道20A，以围绕器件区域20B，并且在器件隔离区域20B中形成有源器件21，使得有源器件21包括与其沟道区域相对应地形成的栅极绝缘膜22和栅电极23。此外，在器件区域20B中，在栅电极23的两个横侧上形成LDD区域201d和201d，并且在器件区域20B中LDD区域201d和201d的外部，形成源极和漏极扩散区域20S和20D。
在器件隔离沟道20A的表面上，形成薄的热氧化膜20a，其典型地具有约10nm的厚度。此外，在热氧化膜20a上，形成CVD氧化膜20b以作为器件隔离绝缘膜，填充器件隔离沟道20A。
由于闪存在写入或擦除时使用约10V的高压，与在约2.5-3.3V电压下工作的当前高速半导体集成电路相反，因此当使用被优化用于这种低电源电压的STI结构时，在器件区域20B和器件隔离沟道20A之间的STI结构中，特别是在其拐角部分处，会产生电场的集中。由此产生栅极绝缘膜的耐压性降低或可靠性降低的问题。
鉴于该问题，在常规闪存器件中，已经实践应用这样的处理：通过图4A-4E中所示的处理，将闪存的器件区域形成为大于高速逻辑器件的器件区域，并且应用圆化拐角部分的处理，从而缓和电场在该拐角部分处的集中。
参照图4A，在硅衬底20上形成具有约10nm厚度的热氧化膜21A，并且通过低压CVD工艺，在其上形成具有约120nm厚度的SiN膜21B。在图3A的状态中，通过光刻(photolithographic)工艺将SiN膜21B图案化，并且通过对硅衬底20应用干蚀刻工艺，同时利用这样形成的SiN图案21B作为掩模，形成具有约300nm厚度的器件隔离沟道20A。
接下来，在图4B的步骤中，通过利用HF水溶液的湿蚀刻工艺，同时利用SiN图案21B作为掩模，去除图3A的硅氧化膜21A，结果在硅衬底20的表面和SiN膜21B之间形成40nm深度的凹陷。
接下来在图4C的步骤中，图2B的结构经受热氧化处理，并且在露出的硅表面上形成约40nm厚度的前述热氧化膜20a，从而热氧化膜20a填充前述凹陷。
接下来在图4D的步骤中，通过利用高密度等离子体的CVD工艺，将硅氧化膜20b沉积在图4C的结构上，从而硅氧化膜20b填充器件隔离沟道20A，随后通过CMP工艺，同时利用SiN膜21B作为阻挡层(stopper)，进行硅氧化膜表面的平坦化处理。由此得到图4D所示结构，其中经由热氧化膜20a，器件隔离沟道20A被硅氧化膜并且由此被器件隔离绝缘膜20b填充。
此外在图4E的结构中，通过焦磷酸中的处理，去除SiN图案21B，并且通过湿蚀刻工艺，同时利用HF水溶液，将热氧化膜21A与周围的热氧化膜20a一起去除。由此得到器件区域20B的拐角部分被圆化的结构。
由于器件区域20B具有图4E的结构中这种圆化的拐角，即使在高压器件(比如闪存)形成于器件区域20B中时，也能够抑制出现电场在该拐角部分中集中所导致的泄漏(leakage)。另一方面，作为该圆化处理的结果，可用于器件形成的平坦硅衬底表面20C面积被不可避免地减少。由于这种原因，确保了较大面积用于常规闪存器件中的器件区域20B。
同时，当这种闪存连同高速逻辑器件比如CMOS或SRAM一起同时形成于半导体衬底上时，应当注意，通过热氧化处理圆化器件区域拐角部分的的处理(图4C)也导致该高速逻辑器件或SRAM的器件区域中的圆化，并且不可避免地减少了器件区域的有效面积。由于在低压下工作的高速逻辑器件或SRAM从一开始便被设计为具有较小的器件区域，为了圆化器件区域而在制造闪存时使用的热氧化处理导致有效器件面积的过度减少，并且对半导体器件的工作特性产生重大影响。
由此在构成本发明基础的研究中，本发明的发明人研究这样的问题，该问题伴随着通过对于硅衬底应用图4A-4E的处理来进行器件区域拐角部分圆化处理而出现，该硅衬底具有被优化用于高速逻辑器件或SRAM的STI结构。
图5示出写/读操作的确认结果，该写/读操作是在改变操作电压Vcc的同时对于公共硅衬底上的与闪存集成在一起的SRAM进行的，其中该SRAM是具有0.8V标称工作电压的器件。在图5中，△表示SRAM与闪存集成在一起的情形，同时◇表示只有SRAM形成于衬底上的情形。
参照图5，在只有COMS器件和SRAM而无闪存器件形成于衬底上的情形下，请注意，操作电压Vcc一直降到0.7V为止，都确定正常的读/写操作，表明这样形成的SRAM具有充分的工作电压边际。另一方面，在闪存与CMOS器件和SRAM一起被进一步集成于相同衬底上的情形下，在工作电压降到1.2V以下时，开始出现SRAM不能显示正常读/写操作。特别地，当工作电压降到0.7V时，请注意大多数SRAM都不再执行正常的读/写操作。
图6示出构成SRAM的传输晶体管的阈值电压和图7的样本中所含ON电流的结果。
参照图6，与没有形成闪存的情形相比较，在衬底上形成闪存的情形下，出现10％或更多ON电流的减少，表明作为器件区域20C宽度大量减少(参照图4E所述)的结果，引起漏极电流的减少。当这种漏极电流的减少在SRAM的传输晶体管中出现时，会引起严重的问题，比如在电源电压出现微小波动时出现SRAM读/写操作故障。
如果SRAM的器件面积增加，可解决该问题。但是，SRAM器件面积的这种增加会引起芯片面积的增加，导致半导体制造成本的增加。另外，必须重新设计SRAM(重新设计MACROS)，这会产生开发成本的增加和开发工艺步骤的增加。
[第一实施例]
图7是示出按照本发明第一实施例的SRAM40的布局平面图，同时图8是示出图7的存储单元阵列中一个存储单元的布局平面图。
参照图7和图8，SRAM40具有与图1的SRAM10相同的等效电路图，并且包括触发器电路FF。该触发器电路FF包括：第一CMOS倒相器I1，其中p沟道MOS晶体管的第一负载晶体管LT1和n沟道MOS晶体管的第一驱动晶体管DT1串联连接；以及第一CMOS倒相器I2，其中p沟道MOS晶体管的第二负载晶体管LT2和n沟道MOS晶体管的第二驱动晶体管DT2串联连接。其中，将第一负载晶体管LT1和第一驱动晶体管DT1连接在一起的连接节点N1经由第一传输晶体管TF1连接到第一位线BL，该第一传输晶体管TF1由n沟道MOS晶体管形成，并且由字线WL和第一位接触(contact)BC1控制。类似地，连接第二负载晶体管LT2和第二驱动晶体管DT2的连接节点N2经由n沟道MOS晶体管的第二传输晶体管TF2连接到第二位线BL，该第二传输晶体管TF2由字线WL和第二位接触BC2控制。
在这种结构的SRAM中驱动这些驱动晶体管DT1和DT2的负载晶体管LT1和LT2具有充分的电流驱动性能用于SRAM的高速操作是很重要的。
参照图7，在被STI器件隔离结构40I围绕的状态下，以行和列形式在硅衬底表面上形成器件区域40A和器件区域40B，其中一部分器件区域40A和一部分器件区域40B构成具有图1的电路结构的存储单元，如图8所示。
参照图8，传输晶体管TF1和TF2共用栅电极G1，同时负载晶体管LT1和驱动晶体管DT1共用栅电极G2。此外，负载晶体管LT2和驱动晶体管DT2共用栅电极G3。
此外，图1的节点N1由传输晶体管TF1和驱动晶体管DT1所共用的扩散区域来提供，其中节点N1经由未示出的互连图案连接到负载晶体管LT1的相应扩散区域N1′。类似地，图1的节点2由传输晶体管TF2和驱动晶体管DT2所共用的扩散区域来提供，同时节点N2通过未示出的互连图案连接到负载晶体管LT2的相应扩散区域N2，。
此外，栅电极G2通过未示出的互连图案连接到节点N2，并且类似地，栅电极G3通过未示出的互连图案连接到节点N1。
在本实施例中，应当注意，与穿过STI结构40I而彼此邻近的平行延伸部分40b相对应，传输晶体管TF1和TF2分别形成于相互邻近的器件区域40B1和40B2中，其中应当注意，其上形成有传输晶体管TF1或TF2的每个部分40b具有增加的宽度W，从而晶体管TF1和TF2的栅极宽度增加。
由此，在高压下操作的非易失性半导体器件(比如闪存)也形成于相同衬底上的情形下，可有效克服这样的问题，即通过热氧化处理来进行器件区域的圆化处理(比如参照图4C所示)导致传输晶体管栅电极宽度减少及其关联ON电流减少。
由此，应当注意，在关于器件区域40B1和40B2的彼此相对方向上，进行器件区域40B1和40B2的器件区域部分40b的扩展。由此，不产生这样的问题，即具有依照设计规则确定的预定宽度、形成于器件区域40B1和40B2之间的ST1结构40的宽度有所减少。因此图8的结构具有这样的特点，器件区域40B1和40B2的彼此相对边缘被限定为直的边缘线。
此外，应当注意，由于器件区域的扩展是在器件区域40B1和40B2中在彼此相对的方向上进行的，因此，器件区域40B1中形成的位线接触BC1会关于器件区域40B1朝向器件区域40B2相对地偏移。此外，器件区域40B2中形成的位线接触BC2会关于器件区域40B2朝向器件区域40B1相对地偏移。由于位线接触BC1和BC2按照预定设计规则被形成有预定节距，因此图8所示器件区域扩展不引起位线接触BC1或BC2的任何实际移位偏移。
在图8的布局中，应当注意，在超出节点N1或N2之外的器件区域40B1和40B2的部分中不进行器件区域宽度W的扩展。由此成功地避免在超出节点N1或N2之外的器件区域40B1或40B2的U形部分中所形成的驱动晶体管DT1或DT2的特性变化。
更具体地，由于在器件区域曝光时出现的邻近效应，当前述扩展部分被形成一直到节点N1或N2附近的部分时，在器件区域40B1或40B2的前述U形部分中也产生圆化部分，并且出现这样的情形，驱动晶体管DT1或DT2的栅电极在该圆化部分中穿过器件区域。在这样的结构中，当栅电极位置出现微小移位时，驱动晶体管DT1或DT2的栅极宽度显著地改变，并且变得难以实现期望的SRAM操作。应当注意，图8的结构能够避免该问题。
[第二实施例]
图9A是示出NOR型闪存60的布局图，该NOR型闪存具有图9B的等效电路图，并且与图7和图8的SRAM一起被集成于公共硅衬底上。
参照图11A，在相同硅衬底(其上形成有SRAM40)上相互平行地形成闪存60的有源区域61，其中经由隧道(tunnel)绝缘膜62(图9未示出)在硅衬底上延伸一漂移栅极图案63，从而穿过有源区域61。
此外在漂移栅极图案63上，经由ONO电容耦合膜64(图9未示出)形成控制电极图案65，其方式为控制电极图案65穿过有源区域61和形成字线。
此外，在有源区域61中，在控制电极图案65的两个横侧处形成位线68和源极(source)线67。
此后，将参照图10A-10D、图11A-11D、图12A-12D、图13A-13D、图14A-14D和图15A-15D，描述半导体集成电路器件的制造工艺，该半导体集成电路器件在公共半导体衬底上包括图9A的NOR型闪存60和图8的SRAM40，其中，将关于图9A所示的A-A’和B-B′横截面，对闪存60进行说明，同时将关于图8所示的C-C’和D-D′横截面，对SRAM40进行说明。这里应当注意，图10A-15A表示闪存60的A-A’横截面，同时而图10B-15B表示闪存60的B-B′横截面。此外，图10C-15C表示SRAM40的C-C′横截面，同时图10D-15D表示SRAM40的D-D’横截面。
首先参照图10A-10D，应当注意，与图10A-10D所示的各器件区域相对应，在硅衬底40S上已经形成STI器件隔离结构401，并且在硅衬底40S的表面上，已经形成各种阱(well)、沟道阻挡扩散区域、沟道掺杂(dope)扩散区域等。与形成这些器件区域相关联，SRAM40的器件区域40B1、40B2和闪存的器件区域61被应用热氧化处理(参照图4B前面所述)，结果拐角部分在这些器件区域中被圆化。
此外在图10A-10D的步骤中，与各器件区域相对应，在硅衬底40S上形成10nm厚度的热氧化膜，作为闪存60的隧道绝缘膜62。此外，通过低压CVD工艺，与漂移栅电极图案63相对应，在隧道绝缘膜62上形成具有80-120nm厚度的被P(磷)掺杂成n+型的非晶硅膜。在图10A-10D的步骤中，与闪存60的器件区域61相对应，非晶硅膜63被图案化为带状形式(如图10B的B-B’横截面所示)，其中非晶硅膜63的表面被ONO膜64覆盖。
接下来在图11A-11D的步骤中，从将要形成SRAM40的区域中去除隧道绝缘膜62、非晶硅膜63和ONO膜64，并且在图12A-12D的步骤中，对图11A-11D的结构进行热氧化处理。由此，在器件区域40B1和40B2的露出表面上形成约2nm厚度的热氧化膜40gi，作为传输晶体管TF1和TF2以及其他MOS晶体管(构成前述SRAM40)的栅极绝缘膜。在图12A-12D的步骤中，在硅衬底上还形成约200nm厚度的多晶硅膜65，作为闪存60的控制电极图案，并且还作为构成SRAM40的各晶体管的栅电极。
此外在图13A-13D的步骤中，在将要形成闪存60的区域中，图案化多晶硅膜65、多晶硅膜65下面的ONO膜64和非晶硅膜63、非晶硅膜63进一步下面的隧道绝缘膜62，其中这样图案化的非晶硅膜63形成闪存60的漂移栅电极图案，同时这样图案化的多晶硅膜65形成闪存60的控制电极图案。由此，漂移栅极63、ONO膜64和控制电极图案65形成闪存60的叠层栅极结构60SG。
同时，多晶硅膜65和下层热氧化膜40gi在SRAM40的区域中被图案化，并且与构成SRAM40的MOS晶体管相对应地形成栅电极图案和相应栅极绝缘膜图案。在图13C的横截面中，应当注意，这样形成的多晶硅图案构成栅电极G1。
此外在图13A-13D的步骤中，在利用这样形成的多晶硅图案65作为掩模的同时，进行n型杂质元素的离子注入，并且在闪存60的器件区域中在栅极结构60SG的两个横侧处，形成n型扩散区域61LD，作为闪存60的LDD区域。此外如图13D所示，作为该离子注入的结果，在栅电极图案G1的两个横侧处，在SRAM40的器件区域40B1和40B2中，形成扩散区域40ex，作为MOS晶体管的源极和漏极延伸区域。
此外在图14A-14D的步骤中，在叠层栅极结构60SG的两个侧壁表面上，形成侧壁绝缘膜60SW。此外虽然未示出，相似的侧壁绝缘膜也形成于栅电极G1的两个侧壁表面上。此外，在利用该侧壁绝缘膜作为掩模的同时，在硅衬底40S中进行杂质元素的离子注入，并且在LDD区域61LD的外侧处，以与其部分地重叠的关系，在闪存60的器件区域中形成扩散区域61S和61D，作为闪存60的源极和漏极区域。此外在SRAM40的器件区域中，在源极和漏极延伸区域40ex的外侧处，以与其部分地重叠的关系，形成构成SRAM40的MOS晶体管(比如传输晶体管TF1和TF2)的源极和漏极扩散区域40SD。
此外在图14A-14D的步骤中，通过SALICIDE工艺，在叠层栅极结构60SG上，并且还在闪存60的源极、漏极区域61S、61D上，形成硅化钴层60sil。同时，也通过SALICIDE工艺，在栅电极G1上，并且还在源极和漏极区域40SD上，在SRAM40中形成硅化钴层40sil。
接下来在图15A-15D的步骤中，图14A-14D的结构被具有约50nm厚度的SiN保护膜60SN覆盖，并且通过高密度等离子体CVD工艺，在其上形成硅氧化膜的层间绝缘膜60IL。
此外，与器件区域61相对应，在层间绝缘膜60IL中形成有W(钨)接触塞60W，从而与扩散区域61S和61D发生接触，并且在层间绝缘膜60IL上设置Al互连图案60AL，其中接触塞60W被形成为与按照预定设计规则形成的Al互连图案60AL发生接触。
类似地，与器件区域40B1和40B2相对应，在层间绝缘膜60IL中形成接触塞40W，以与源极和漏极扩散区域40SD相接触，并且在该层间绝缘膜上形成Al互连图案40AL，其中该接触塞40W被形成为与按照预定设计规则形成的Al互连图案40AL发生接触。
按照本发明，不改变晶体管的单元大小，能够消除在与工作于高压下的高压器件(比如闪存)集成在一起的SRAM器件中出现这样的问题，即对于高压器件的高压操作，特别是在通过热氧化处理对半导体衬底上的器件区域进行圆化处理时，该SRAM的传输晶体管的栅极宽度的减少造成ON电流的减少。由此，通过本发明能够在下面任一种半导体器件中对于SRAM使用相同的单元大小：在一种半导体器件中，逻辑器件与SRAM一起被集成在公共衬底上；在另一种半导体器件中，除了逻辑器件和SRAM之外，还有非易失性存储器件(比如闪存)被集成在在公共衬底上。由此，通过本发明有助于半导体器件的设计和制造。
此外在本发明中应当注意，该闪存并不限于图11所示的NOR型，而且也可使用NAND型器件。
此外本发明并不限于前述实施例，而且在不背离本发明范围的条件下可作各种变化和改型。
Claims (11)
1.一种半导体器件，包括：
第一CMOS倒相器，包括在第一节点串联连接的第一n沟道MOS晶体管和第一p沟道MOS晶体管；
第二CMOS倒相器，包括在第二节点串联连接的第二n沟道MOS晶体管和第二p沟道MOS晶体管，所述第二CMOS倒相器与所述第一CMOS倒相器一起形成触发器电路；
第一传输晶体管，设置于第一位线和所述第一节点之间，所述第一传输晶体管具有连接到字线的第一栅电极，所述第一传输晶体管被所述字线上的选择信号激活；以及
第二传输晶体管，设置于第二位线与所述第二节点之间，所述第二传输晶体管具有连接到所述字线的第二栅电极，所述第二传输晶体管被所述字线上的选择信号激活，
所述第一传输晶体管和所述第二传输晶体管分别形成于由器件隔离区域在半导体器件上限定的第一和第二器件区域中，从而彼此平行延伸，
所述第一传输晶体管在所述第一器件区域上的第一位接触区域处与所述第一位线接触，
所述第二传输晶体管在所述第二器件区域上的第二位接触区域处与所述第二位线接触，
其特征在于，所述第一位接触区域形成于所述第一器件区域中，从而所述第一位接触区域的中心朝向所述第二器件区域偏移，以及
其中所述第二位接触区域形成于所述第二器件区域中，从而所述第二位接触区域的中心朝向所述第一器件区域偏移。
2.如权利要求1所述的半导体器件，还包括所述半导体衬底上的非易失性存储器。
3.一种半导体器件，包括：
第一CMOS倒相器，包括在第一节点串联连接的第一n沟道MOS晶体管和第一p沟道MOS晶体管；
第二CMOS倒相器，由在第二节点处相互连接的第二n沟道MOS晶体管和第二p沟道MOS晶体管形成，所述第二CMOS倒相器与所述第一CMOS倒相器一起形成触发器电路；
第一传输晶体管，设置于第一位线和所述第一节点之间，所述第一传输晶体管具有连接到字线的第一栅电极，所述第一传输晶体管被所述字线上的选择信号激活；以及
第二传输晶体管，设置于第二位线和所述第二节点之间，所述第二传输晶体管具有连接到所述字线的第二栅电极，所述第二传输晶体管被所述字线上的选择信号激活，
所述第一传输晶体管和所述第二传输晶体管分别形成于由器件隔离区域在半导体衬底上限定的第一和第二器件区域中，从而彼此平行延伸，
所述第一传输晶体管在所述第一器件区域上的第一位接触区域处与所述第一位线接触，
所述第二传输晶体管在所述第二器件区域上的第二位接触区域处与所述第二位线接触，
其特征在于，所述第一位接触区域形成于所述第一器件区域中，从而所述第一位接触区域的中心朝向所述第二器件区域偏移，以及
其中所述第二位接触区域这样形成，从而所述第二位接触区域的中心朝向所述第一器件区域偏移，
所述第一传输晶体管在所述第一器件区域上在相对于所述第一栅电极而言的第一侧具有所述第一位接触区域，并且在所述第一器件区域上在相对于所述第一栅电极而言的相反侧，具有形成所述第一节点的第一接触区域，
所述第二传输晶体管在所述第二器件区域上在相对于所述第二栅电极而言的第一侧具有所述第二位接触区域，并且在所述第二器件区域上在相对于所述第二栅电极而言的相反侧，具有形成所述第二节点的第二接触区域，
所述第一器件区域在形成所述第一位接触区域的部分中具有第一宽度，所述第一宽度大于所述第一器件区域中形成所述第一接触区域的部分的宽度，
所述第二器件区域在形成所述第二位接触区域的部分中具有第二宽度，所述第二宽度大于所述第二器件区域中形成所述第二接触区域的部分的宽度。
4.如权利要求3所述的半导体器件，其中所述第一电极和所述第二电极由穿过所述第一和第二器件区域的单个导体图案形成，
所述第一和第二位接触区域形成于所述导体图案的第一侧处，
所述第一和第二接触区域形成于所述导体图案的第二侧处。
5.如权利要求3所述的半导体器件，其中所述第一传输晶体管具有与所述第一宽度相等的沟道宽度，所述第二传输晶体管具有与所述第二宽度相等的沟道宽度。
6.如权利要求3所述的半导体器件，其中所述第一和第二器件区域具有彼此相对的各线性边缘。
7.如权利要求3所述的半导体器件，其中：
所述第一器件区域具有超出所述第一接触区域的第一弯曲部分，从而所述第一弯曲部分在远离所述第二器件区域的方向上弯曲，
所述第二器件区域具有超出所述第二接触区域的第二弯曲部分，从而所述第二弯曲部分在远离所述第一器件区域的方向上弯曲，
所述第一n沟道MOS晶体管和所述第一p沟道MOS晶体管中之一形成于所述第一弯曲部分上，
所述第二n沟道MOS晶体管和所述第二p沟道MOS晶体管中之一形成于所述第二弯曲部分上。
8.一种半导体器件组，包括：第一半导体器件，其中非易失性存储器件、逻辑器件和静态随机存取存储器件被集成于衬底上；以及第二半导体器件，其中逻辑器件和静态随机存取存储器件被集成于另一衬底上，
其特征在于，构成所述第一半导体器件的所述静态随机存取存储器件的第一传输晶体管具有沟道宽度，该沟道宽度大于形成所述第二半导体器件的所述静态随机存取存储器件的第二传输晶体管的沟道宽度，以及
其中所述第一和第二传输晶体管在各沟道宽度方向上具有相同的位线节距。
9.如权利要求8所述的半导体器件组，其中除了所述第一和第二传输晶体管之外，构成所述第一半导体器件中所述静态随机存取存储器件的晶体管和构成所述第二半导体器件中所述静态随机存取存储器件的晶体管在各沟道方向上具有相同的沟道宽度。
10.如权利要求8所述的半导体器件组，其中所述第一半导体器件的所述静态随机存取存储器件和所述第二半导体器件的所述静态随机存取存储器件具有相同阵列的接触塞。
11.如权利要求8所述的半导体器件组，其中所述第一传输晶体管在一侧具有由线性边缘限定的器件区域，所述器件区域包括第一部分和第二部分，该第一部分具有与所述较大沟道宽度相对应的第一宽度，该第二部分具有小于所述第一宽度的第二宽度。
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