JP4501164B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4501164B2 JP4501164B2 JP17118698A JP17118698A JP4501164B2 JP 4501164 B2 JP4501164 B2 JP 4501164B2 JP 17118698 A JP17118698 A JP 17118698A JP 17118698 A JP17118698 A JP 17118698A JP 4501164 B2 JP4501164 B2 JP 4501164B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring
- pattern
- transistor
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000003860 storage Methods 0.000 claims description 116
- 239000010410 layer Substances 0.000 description 427
- 230000015572 biosynthetic process Effects 0.000 description 98
- 238000010586 diagram Methods 0.000 description 97
- 239000010408 film Substances 0.000 description 88
- 238000004519 manufacturing process Methods 0.000 description 81
- 239000011229 interlayer Substances 0.000 description 76
- 238000000034 method Methods 0.000 description 65
- 230000008569 process Effects 0.000 description 46
- 238000005530 etching Methods 0.000 description 40
- 230000004048 modification Effects 0.000 description 34
- 238000012986 modification Methods 0.000 description 34
- 239000012535 impurity Substances 0.000 description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 229920005591 polysilicon Polymers 0.000 description 25
- 230000000052 comparative effect Effects 0.000 description 18
- 239000002184 metal Substances 0.000 description 17
- 108091006146 Channels Proteins 0.000 description 15
- 230000008901 benefit Effects 0.000 description 13
- 238000013461 design Methods 0.000 description 13
- 238000000059 patterning Methods 0.000 description 12
- 238000002955 isolation Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 11
- 230000009467 reduction Effects 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 6
- 230000010363 phase shift Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 230000007261 regionalization Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910018575 Al—Ti Inorganic materials 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- MJBPUQUGJNAPAZ-AWEZNQCLSA-N butin Chemical compound C1([C@@H]2CC(=O)C3=CC=C(C=C3O2)O)=CC=C(O)C(O)=C1 MJBPUQUGJNAPAZ-AWEZNQCLSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- MJBPUQUGJNAPAZ-UHFFFAOYSA-N Butine Natural products O1C2=CC(O)=CC=C2C(=O)CC1C1=CC=C(O)C(O)=C1 MJBPUQUGJNAPAZ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば６トランジスタ構成のＳＲＡＭセル等、メモリセルが相補のチャネル導電型を有するトランジスタ構成である半導体記憶装置に関する。とくに、本発明は、パターンの合わせずれによるトランジスタ特性のバラツキを低減して面積縮小が可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
ＳＲＡＭセルは、一般に、フリップフロップと、ワード線の印加電圧に応じて導通／非導通が制御されフリップフロップの２つの記憶ノードそれぞれをビット線に接続するか否かを決める２つのトランジスタ（ワードトランジスタ）とから構成され、フリップフロップの負荷素子の違いにより、ＭＯＳトランジスタ負荷型と高抵抗負荷型との２種類に大別できる。このうちＭＯＳトランジスタ負荷型は、６つのトランジスタ構成となっており、負荷トランジスタの種類に応じてｐ型チャネルのＭＯＳトランジスタ（以下、ｐＭＯＳ）負荷型、ＴＦＴ(Thin Film Transistor)負荷型が知られている。
【０００３】
従来技術１
図８０は、従来のｐＭＯＳ負荷型ＳＲＡＭセルの配置パターン例を示す平面図である。この図８０は、トランジスタのゲート形成後の様子を示すもので、セル内部接続線やビット線等の上層配線層は省略されている。その代わりに図８０では、上層配線層により接続される部分同士の結線をパターン図に重ねて示している。
【０００４】
図８０において、符号３００はｐＭＯＳ負荷型のＳＲＡＭセル、３０２ａ，３０２ｂはｎ型チャネルを有するＭＯＳトランジスタ（以下、ｎＭＯＳ）が形成されるｐ型の能動領域、３０４ａ，３０４ｂはｐＭＯＳが形成されるｎ型の能動領域を示し、当該能動領域３０２ａ，３０２ｂ，３０４ａ，３０４ｂの周囲は、例えばＬＯＣＯＳ或いはトレンチによる素子分離絶縁領域となっている。
【０００５】
この従来のＳＲＡＭセル３００において、２つのｐ型能動領域３０２ａ，３０２ｂはそれぞれ平面形状がほぼ直角に外側に曲がっており、その屈曲部を挟んで両側に駆動トランジスタＱｎ１（又はＱｎ２）とワードトランジスタＱｎ３（又はＱｎ４）とが形成されている。ワードトランジスタＱｎ３とＱｎ４のポリシリコンゲート(Poly-Si Gate)電極を兼ねるワード線ＷＬが、２つのｐ型能動領域３０２ａ，３０２ｂ双方に対しほぼ直交し図８０の横方向にセル間を貫いて配線されいる。これに対し、駆動トランジスタＱｎ１又はＱｎ２のポリシリコンゲート電極を兼ねる共通ゲート線３０６ａ，３０６ｂはセルごとに個別に設けられている。すなわち、共通ゲート線３０６ａがｐ型能動領域３０２ａに対し図８０の縦方向に直交し、また同様な方向に、共通ゲート線３０６ｂがｐ型能動領域３０２ｂに対し直交している。
これら共通ゲート線３０６ａ，３０６ｂは、それぞれｎ型能動領域３０４ａ，３０４ｂに対しても直交している。これにより、ｎ型能動領域３０４ａ，３０４ｂにそれぞれｐＭＯＳ（負荷トランジスタＱｐ１又はＱｐ２）が形成されている。この負荷トランジスタＱｐ１と前記駆動トランジスタＱｎ１とにより第１のインバータが構成され、同様に、負荷トランジスタＱｐ２と前記駆動トランジスタＱｎ２とにより第２のインバータが構成されている。なお、これら共通ゲート線３０６ａ，３０６ｂは、それぞれ途中から分岐しており、図８０に結線で示すように、２層目のポリシリコン配線層で一方のインバータの入力が他方のインバータ出力に相互に接続されている。また、電源電圧ＶCCの供給線，共通電位ＶSSの供給線およびビット線ＢＬ１，ＢＬ２が図示のように結線されている。
【０００６】
従来技術２
近年、例えば“A LOW COST MICROPROCESSOR COMPATIBLE, 18.4μm2,6-T BULK CELL TECHNOLOGY FOR HIGH SPEED SRAMS. VLSI Symposium Report,PP65-66,1993”において、ワード線を各ワードトランジスタ毎に分離して配置したスプリットワード線(Split Word Line) 型ＳＲＡＭセルが提案されている。
図８１は、この文献に記載されたスプリットワード線型セルの配置パターンを示しており、図８０と同様に示す平面図である。
【０００７】
このスプリットワード線型ＳＲＡＭセル３１０において、ｎＭＯＳが形成されるｐ型能動領域３１２が各インバータ及びワードトランジスタ間で共通に設けられ、かつワード線方向に隣接するセル間でも共通化されている。同様に、ｐＭＯＳが形成されるｎ型能動領域３１４が各インバータ間、及びワード線方向に隣接するセル間で共通に設けられている。
なお、図８１において示す結線は基本的には図８０と同様であるが、ここでは各インバータのｐＭＯＳとｎＭＯＳの直列接続が２層目のポリシリコン層、当該直列接続点と他のインバータ入力との接続および電源電圧ＶCCの供給線等が３層目のポリサイド層、共通電位ＶSSの供給線およびビット線が４層目のメタル配線層で構成されている。
【０００８】
【発明が解決しようとする課題】
ところで、一般に、半導体メモリ装置の高集積化，大容量化を進めるうえでパターン形成の微細化が必須である。このパターン形成の微細化は、主に、パターン自体の微細形成と、異なるパターン間におけるフォトマスクのアライメントにおける合わせずれ量の削減およびパターン間の合わせずれが問題とならない自己整合形成技術の導入とによって達成される。
【０００９】
現在、前者のパターン自体の微細化は、レジスト材料の改良，当該レジストをパターン転写マスクに用いる配線等の加工精度のほか、露光装置の光源を、ｇ線，ｉ線からＫｒＦエキシマレーザ，ＡｒＦエキシマレーザ，更にはＸ線へと、より短波長化することにより達成される。
一方、後者のパターン間の合わせずれに関しては、自己整合形成技術の適用によって高い特性及び信頼性を確保しながら合わせずれ量の大幅な削減ができる。しかし、実際のデバイス製造では自己整合形成技術ができる工程が限られる。その他の工程では、パターン間の合わせずれ量が露光装置の機械精度に依存し、機械精度の大幅な向上がないために、この合わせずれ量の削減はパターン自体の微細化ほど進展していないのが現状である。
したがって、特に自己整合技術が適用できない工程でパターン間の合わせずれが発生した場合でも、それが特性及び信頼性等からみて問題とならないパターン設計が求められる。
【００１０】
しかし、図８０及び図８１に示し前述した従来技術１及び２のＳＲＡＭセルでは、このパターン間の合わせずれを十分に考慮したパターン設計になっていない。
【００１１】
例えば図８０に示す従来技術１のＳＲＡＭセル３００では、ｎＭＯＳを形成するｐ型能動領域３０２ａ，３０２ｂが外側に屈曲し、マスク上のパターンが矩形を組み合わせたパターンとなっているにもかかわらず、実際の出来上がりのパターンは、図示のように角が大きく丸まって変形してしまう。これは、マスクパターンを用いてレジスト上に露光（パターン転写）する際に、レジスト残しによるパターン形成の場合は光強度過剰、レジスト除去によるパターン形成の場合は光強度不足によって引き起こされる。具体的に図示例の場合、駆動トランジスタＱｎ１，Ｑｎ２はゲート幅（チャネル電流方向と直交する重ね合わせサイズ）が増大し、ワードトランジスタＱｎ３，Ｑｎ４はゲート幅が減少する傾向にある。
【００１２】
また、このパターン変形に加え、ｐ型能動領域３０２ａ，３０２ｂのパターン自体が屈曲しており、その上にゲート電極（この場合、ワード線ＷＬ及び共通ゲート線３０６ａ，３０６ｂ）を形成する際に、そのフォトマスクの合わせずれによってトランジスタサイズ（チャネル形成領域の大きさ）がばらついてしまう。
たとえば、図８０において、ｐ型能動領域３０２ａ，３０２ｂのパターン（実際には、ＬＯＣＯＳパターン）に対し、共通ゲート線３０６ａ，３０６ｂ等のゲートパターンが右にずれると、駆動トランジスタＱｎ２のゲート幅が小さくなり、駆動トランジスタＱｎ１のゲート幅が大きくなる。逆に、ゲートパターンが左にずれると、駆動トランジスタＱｎ１のゲート幅が小さくなり、駆動トランジスタＱｎ２のゲート幅が大きくなる。これにより、何れの場合もフリップフロップを構成する２個のインバータ特性が均等でなくなり、フリップフロップの安定性、さらにはＳＲＡＭメモリセルのデータ保持特性が低化する。
また、ゲートパターンが下にずれると、ワードトランジスタＱｎ３，Ｑｎ４のゲート幅が共に小さくなる。これにより、ＳＲＡＭメモリセルの読み出し又は書き込み時に、特に低い電位レベルで保持されていたローノード(Low Node)側において、ビット線からワードトランジスタ，記憶ノード，駆動トランジスタ，共通電位供給線へと流れるセル電流の電流経路の抵抗が大きくなり、読み出し又は書き込み動作が遅くなる。逆に、ゲートパターンが上にずれると、この図８０に示すセルでは問題ないが、ビットコンタクトを挟んで上下対称に配置された図８０の上側に隣接するセルについて、上記した図８０でゲートパターンが下にずれることと同じことが起こり、その結果、セル電流経路の抵抗が大きくなって読み出し又は書き込み動作が遅くなる。
【００１３】
このように、ｎＭＯＳ側のサイズ変化、即ち駆動トランジスタとワードトランジスタのサイズが相対変化すると、セル特性（データ保持特性，高速性等）が低化することとなる。
上述したパターンの合わせずれ量がウェハ内の位置（例えば、チップごとに）によって少しずつ変わることによって、この特性変化もウェハ内の位置によって変化し、これがメモリセルアレイ内、或いはチップ間で半導体製品の特性バラツキとして現れる。
【００１４】
このようなトランジスタサイズに起因した特性の低化及びバラツキの問題は、図８１に示すスプリットワード線型ＳＲＡＭセルでも起こる。
このスプリットワード線型ＳＲＡＭセル３１０では、能動領域３１２，３１４が隣接セル間で共通に接続され、その共通接続部分が他の部分に対して屈曲しているために、屈曲部に隣接する駆動トランジスタＱｎ１，Ｑｎ２と負荷トランジスタＱｐ１，Ｑｐ２の双方でサイズ変化が問題となる。とくに、この種のＳＲＡＭセルはビット線配線方向の合わせずれに弱く、インバータ間でバラツキが生じ易くなり、この場合も当該メモリセルのデータ保持特性が低化し、読み出しまたは書き込み速度が低下する。
【００１５】
かかる特性の低化及びバラツキの問題は、能動領域の屈曲点に対しゲート電極を十分に離すことによって回避できるが、それではセル面積が増大し好ましくない。
【００１６】
ところで、従来では、電源電圧供給線をメタル配線層で形成しているが、例えば図８１に示す如く、電源電圧供給線をＬＯＣＯＳや１層目のポリシリコン配線（ワード線ＷＬ１，ＷＬ２または共通ゲート線３１６ａ，３１６ｂ）と同程度のピッチで配線する必要がある。その場合、高解像度パターンニングではレジスト膜厚を薄くするが、エッチング後のレジスト残膜厚を確保する必要から、電源電圧供給線となるメタル配線層の膜厚を余り厚くできない。たとえば、このときのレジスト膜厚をＬＯＣＯＳや１層目のポリシリコン配線の形成時と同様に０．７μｍとすると、電源電圧供給線となるメタル配線層の膜厚は２００ｎｍ以下にする必要がある。
しかし、２００ｎｍ以下の薄いメタル配線層では、エレクトロマイグレーション（ＥＭ）耐性の観点から配線材料はＴｉ系に限定され、その結果、電源電圧供給線の配線抵抗を低くできないという問題がある。
【００１７】
この問題を回避するために、メタル配線を低抵抗なＡｌで形成しようとすると、Ａｌの上下に積層される反射防止膜やバリアメタルを含めたメタル配線のトータルな膜厚を、ＥＭ耐性の観点から４００ｎｍにしなければならない。この場合、配線層パターンニング時のレジスト膜厚を、第１層目のポリシリコンをパターンニングする際の２倍以上（例えば、１．４μｍ以上）にする必要がある。そのため、Ａｌ配線層のピッチは、第１層目のポリシリコン層の１．５倍程度に大きくとらなければならない。
【００１８】
たとえば、図８１の例において、ｘｙ方向のセルサイズを同等と仮定すると、第１層目のポリシリコン層を４本配置する同じセル一辺のサイズに、Ａｌ配線層により４層目のメタル配線層を２．５本配置することはかなり無理がある。
この図８１のセルパターンでは、ビット線方向のセルサイズが第１層目のポリシリコン層で決められ、その微細化が進まない限り、これ以上のサイズ縮小は難しい。
その一方、ワード線方向のセルサイズは２層目以降の上層配線層のピッチで決まっている。このため、電源電圧供給線の低抵抗化を進めるには、上記した如く配線の材料やピッチに制約があり、配線の多層化をより一層進めざるを得ない。しかし、配線の多層化は、製造プロセスが複雑化するだけでなく、セルサイズ縮小によるコスト低減効果を著しく損ね、或いは却ってコストが増大し、好ましくない。
【００１９】
本発明は、このような実情に鑑みてなされ、メモリセル面積の増大を有効に抑制しながら、或いは逆に縮小しながら、ゲート形成時のパターンずれによる特性低化を有効に防止した半導体記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明に係る半導体記憶装置は、お互いに直列に接続されてそれぞれのゲートが共通に接続された第１導電型の駆動トランジスタと第２導電型の負荷トランジスタとからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータと、前記２つのインバータの一方の入力と他方の出力との共通ノードに接続された第１導電型の第１のアクセストランジスタと、前記２つのインバータの一方の出力と他方の入力との共通ノードに接続された第１導電型の第２のアクセストランジスタと、をそれぞれが含む複数のメモリセルを有し、各メモリセルにおいて、前記第１導電型の駆動トランジスタ、前記第１のアクセストランジスタおよび前記第２のアクセストランジスタのチャネルが形成される第１の能動領域と、前記第２導電型の負荷トランジスタのチャネルが形成される第２の能動領域は、前記メモリセルに含まれる全てのトランジスタのチャネル電流方向が当該メモリセル内で互いに平行となるように配置され、かつ、前記チャネル電流方向と直交する方向の隣接メモリセル間でそれぞれ分離され、前記ゲートは、各インバータを構成する前記駆動トランジスタと前記負荷トランジスタにおいて共有され、前記第１の能動領域と前記第２の能動領域とにそれぞれ交差する直線状の共通ゲート線である。
このようなトランジスタ能動領域の配置パターンは、ｎ型の駆動トランジスタを直列接続させ、その両端のそれぞれに異なる２本のワード線を直交させてワードトランジスタを配置した、いわゆるスプリットワード線型ＳＲＡＭセルに好適である。
【００２６】
以上のような本発明に係る半導体記憶装置では、ｐ型とｎ型の２つのトランジスタ能動領域が、セル内でトランジスタのチャネル電流方向が平行になるように配置される。具体的には、ｐ型とｎ型の２つのトランジスタ能動領域を、例えば、平行に配置された単純な矩形パターン、或いは段差等を設けてワードトランジスタと駆動トランジスタのゲート幅を変えた略矩形状のパターンで形成することができる。したがって、その上に重ねて形成されるゲート電極パターン（ワード線及び共通ゲート線）を互いに平行に配置することができる。
しかも、本発明に係る半導体記憶装置では、トランジスタ能動領域が、その配置方向と直交する隣接セル間で分離され、従来のような屈曲部を有しない。そのため、既に形成された能動領域のパターンに対しゲート電極パターンを重ね合わせる際の合わせずれによって、トランジスタのサイズ（ゲート電極パターンと能動領域の重ね合わせ領域のサイズ）がトランジスタ間で一様に変化する。ｘｙ方向のパターンずれのみならず、回転ずれ（θずれ）が生じてもトランジスタサイズが一様に変化する。したがって、パターン間の合わせずれによってセル内のトランジスタ特性にアンバランスが生じない。
【００３２】
【発明の実施の形態】
以下、本発明に係る半導体装置の実施形態を、６トランジスタ構成のｐＭＯＳ負荷型ＳＲＡＭセルを例として図面を参照しながら詳細に説明する。
図１は、本発明の実施形態に係るｐＭＯＳ負荷型のＳＲＡＭセルの回路図である。
【００３３】
図１において、ｎ型チャネルを有するＭＯＳトランジスタ（以下、“ｎＭＯＳ”という）であるＱｎ１とＱｎ２は駆動トランジスタ、ｐ型チャネルを有するＭＯＳトランジスタ（以下、“ｐＭＯＳ”という）であるＱｐ１とＱｐ２は負荷トランジスタを示し、これらによって入力が互いに交叉して一方の入力が他方の出力に接続され他方の入力が一方の出力に接続された２つのインバータ（フリップフロップ）が構成されている。また、ｎＭＯＳであるＱｎ３とＱｎ４は、ワード線ＷＬ１，ＷＬ２の印加電圧に応じて各インバータの接続点（記憶ノードＮＤ１，ＮＤ２）をビット線ＢＬ１，ＢＬ２に接続するか否かを制御するワードトランジスタを示す。このセル構成は一般的であり、ここでは、これ以上の詳細な接続関係の説明は省略する。
【００３４】
このｐＭＯＳ負荷型のＳＲＡＭセルでは、片側のビット線ＢＬ１を高電位にするようにして、ワードトランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬ１，ＷＬ２を介して所定電圧を印加することで両トランジスタＱｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，ＮＤ２に電荷を蓄積する。片側の記憶ノードが“ハイ（Ｈ）”になると、フリップフロップ構成の特徴として、もう一方の記憶ノードが“ロー（Ｌ）”となるように、駆動トランジスタＱｎ１，Ｑｎ２および負荷トランジスタＱｐ１，Ｑｐ２が動作する。たとえば、記憶ノードＮＤ１が“Ｈ”，記憶ノードＮＤ２が“Ｌ”の場合は、トランジスタＱｎ２とＱｐ１がオン状態、トランジスタＱｎ１とＱｐ２がオフ状態をとり、記憶ノードＮＤ１が電源電圧ＶCCの供給線から電荷の供給を受け、記憶ノードＮＤ２が接地電位に保持され続ける。逆に、ビット線ＢＬ１電位が“Ｌ”のときワードトランジスタＱｎ３がオンすることによって記憶ノードＮＤ１が強制的に“Ｌ”に移行するか、ビット線ＢＬ２電位が“Ｈ”のときにワードトランジスタＱｎ４がオンすることによって記憶ノードＮＤ２が強制的に“Ｈ”に移行すると、トランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２が全て反転し、記憶ノードＮＤ２が電源電圧ＶCCの供給線から電荷の供給を受け、記憶ノードＮＤ１が接地電位に保持されるようになる。このように、電荷保持をフリップフロップで行うことで、電荷を静的に記憶ノードＮＤ１，ＮＤ２に保持し、その電位が“Ｌ”であるか“Ｈ”であるかを、それぞれ“０”と“１”のデータに対応させて、このデータをセル内の６つのトランジスタで記憶させることができる。
【００３５】
図２は、本発明が適用可能な６トランジスタ型ＳＲＡＭセルを説明するための図であり、第１のコンタクト形成後におけるパターン図である。
図２（ａ）に示すタイプＡでは、ｎＭＯＳが形成されるｐ型能動領域，ｐＭＯＳが形成されるｎ型能動領域が、それぞれセル内で２つに分離されている。また、２つのｐ型能動領域が屈曲しており、共に同一なワード線ＷＬに直交することによりワードトランジスタが形成されている。共通電位ＶSSは２つのｐ型能動領域の外側端から供給される。同様に、電源電圧ＶCCは、２つのｎ型不純物領域の外側端から供給される。
図２（ｂ）に示すタイプＢは、タイプＡと比べると、ｐ型能動領域およびｎ型能動領域が単一であり、それぞれの中央部から共通電位ＶSSまたは電源電圧ＶCCが供給される。
図２（ｄ）に示すタイプＤは、ノード配線を第１層目のポリシリコン層のみで行い、かつ平行ライン状に配置するために、タイプＡと比べるとｐ型能動領域が３つに分離され、全体的に縦長のセルとなっている。
図２（ｃ）に示すタイプＣは、いわゆるスプリットゲート型と称するもので、ｐ型能動領域，ｎ型能動領域と、２本のワード線ＷＬ１，ＷＬ２を含む第１層目のポリシリコン層とが直交し、これによりｐ型能動領域両端にそれぞれワードトランジスタが形成されている。
これらのうち、本発明はタイプＡ〜Ｃに適用される。
【００３６】
本発明の特徴および適用可能なＳＲＡＭセルタイプは、大まかには、以下の点に集約できる。
▲１▼：ｐ型能動領域とｎ型能動領域を、それぞれに形成されるトランジスタのチャネル電流方向が平行となるように配置し、かつ、それぞれがセル間で分離する（タイプＣ）。
▲２▼：電源電圧供給線を、層間絶縁層の貫通溝を導電材料で埋め込んだ溝配線とする（タイプＡ〜Ｃ）。
▲３▼：電源電圧供給線へのコンタクト構造を２層コンタクトを用いて形成する（タイプＡ〜Ｃ）。
▲４▼：ビット線接続配線層を溝配線により形成する（タイプＣ）。
▲５▼：電源電圧供給線の一方を溝配線とした場合、他方を上層メタル配線とし、かつ、配線方向と直交する２セル間で連結したパターンとする（好適にはタイプＣ、タイプＡとＢも適用可）。
▲６▼：２つの記憶ノード配線層の形成膜を２層とし、その上層側のエッチング保護膜を一方の配線層パターンにて形成しておき、他方の配線層パターンにて下層の導電膜をパターンニングする際に、エッチング保護層をエッチングマスクとして機能させて２つの記憶ノード配線層を同時形成する（好適にはタイプＣ、タイプＡとＢも適用可）。
【００３７】
以下、より具体的な本発明の実施形態を図面を参照しながら説明する。
なお、以下の説明では、本実施形態に係るＳＲＡＭセルの製造過程を説明することによって、セル構造を明らかにしていく。
【００３８】
第１実施形態
本実施形態は、上記発明の特徴▲１▼をタイプＣに適用した場合を例示する。
図３〜図８は、本実施形態に係るＳＲＡＭセルの各製造過程におけるパターンと断面の構造を示す図であり、各図（ａ）はパターンの重ね合わせ図、各図（ｂ）（及び（ｃ））は、（ａ）に示すＡ−Ａ’線またはＢ−Ｂ’線に沿った断面図である。
【００３９】
図３に示す状態では、特に図示しないが、ｐウェルとｎウェルがシリコンウェーハ等の半導体基板２に形成されている。この半導体基板２の表面側に、図３に示すように、例えばＬＯＣＯＳ，トレンチ等の素子分離領域４を形成する。これにより、素子分離領域４が形成されていないｐウェルの表面領域が、ｎＭＯＳのチャネルが形成されるｐ型能動領域６となり、素子分離領域４が形成されていないｎウェルの表面領域が、ｐＭＯＳのチャネルが形成されるｎ型能動領域７となる。本図示例では、この２つの能動領域６，７がそれぞれ矩形パターンを有し、互いに平行に形成される。
【００４０】
図４に示す工程では、必要に応じてしきい値電圧制御用、チャネルストッパ用のイオン注入を行った後、全面にゲート酸化膜８，第１層目のポリシリコン又はポリサイド（以下“１ＰＳ”という），オフセット絶縁膜１２を順次成膜する。本例では、１ＰＳはポリシリコン膜９とＷＳｉx 膜１０からなり、ゲート酸化膜８およびオフセット絶縁膜１２は酸化シリコンからなる。また、ポリシリコン膜９とＷＳｉx 膜１０の膜厚は共に７０ｎｍ程度、オフセット絶縁膜１２の膜厚は２００ｎｍ程度とする。ポリシリコン膜９は、その成膜時または成膜後に不純物を導入して導電化されている。
続いて、ゲート電極パターンを用いて、オフセット絶縁膜１２，１ＰＳ及びゲート酸化膜８を連続して加工する。これにより、ワードトランジスタＱｎ３またはＱｎ４のゲート電極をそれぞれ兼用する２本のワード線ＷＬ１，ＷＬ２、駆動トランジスタＱｎ１と負荷トランジスタＱｐ１のゲート電極を兼用する共通ゲート線ＧＬ１、及び駆動トランジスタＱｎ２と負荷トランジスタＱｐ２のゲート電極を兼用する共通ゲート線ＧＬ２が同時に形成される。
本実施形態では、２本のワード線ＷＬ１，ＷＬ２がそれぞれｐ型能動領域６の両端付近で直交しセル間を貫いて互いに平行に配線される。また、共通ゲート線ＧＬ１，ＧＬ２がワード線ＷＬ１，ＷＬ２の間隔内でｐ型能動領域６，ｎ型能動領域７の双方に対し直交し、本例ではワード線ＷＬ１，ＷＬ２とともに等間隔となるように互いに平行に配線される。なお、この共通ゲート線ＧＬ１，ＧＬ２はセルごとに設けられた矩形パターンであり、ワード線方向に隣接するセルの共通ゲート線（不図示）と分離されている。
【００４１】
図５においては、各トランジスタのソース及びドレイン不純物領域を形成する。具体的には、ｎ型能動領域７を例えばレジストパターンで覆った状態で、この１ＰＳとオフセット絶縁膜１２の積層パターンと前記素子分離領域４とを自己整合マスクとして、ｐ型能動領域６の表面にｎ型の不純物を高濃度に導入し、ｎ+ 不純物領域１４を形成する。同様な方法によって、ｎ型能動領域７の表面にｐ型の不純物を高濃度に導入し、ｐ+ 不純物領域１６を形成する。これにより、ｐ型能動領域６に、ワードトランジスタＱｎ３，駆動トランジスタＱｎ１，駆動トランジスタＱｎ２及びワードトランジスタＱｎ４が直列接続した状態で同時形成され、また、ｎ型能動領域７には負荷トランジスタＱｐ１，Ｑｐ２が直列接続した状態で同時形成される。
【００４２】
次いで、第１層間絶縁層を全面に成膜し、必要に応じて表面を平坦化する。本例では、次に述べる自己整合コンタクト達成のために、この第１層間絶縁層は選択比が高い２種類の膜、例えば下層の窒化シリコン膜１８と上層の酸化シリコン膜２０とからなる。これらの膜厚は、窒化シリコン膜１８が１００ｎｍ〜２００ｎｍ程度、平坦化後の酸化シリコン膜２０がオフセット絶縁膜上で２００ｎｍ〜３００ｎｍ程度とする。
この第１層間絶縁層１８，２０に、不純物領域１４，１６上に開孔する８つの自己整合コンタクト孔２２ａ〜２７ｂと、共通ゲート線ＧＬ１，ＧＬ２上に開孔するゲート線コンタクト孔２８ａ，２８ｂとの２種類のコンタクト孔を別々のフォトリソグラフィ及び加工の工程を経て形成する。
【００４３】
図９に自己整合コンタクト孔、図１０にゲート線コンタクト孔について、それぞれを開孔したときの拡大断面図を示す。
何れのコンタクト孔形成においても、レジストパターンをフォトリソグラフィにより形成した後、このレジストパターンをマスクに絶縁膜を異方性エッチングするが、この異方性エッチングでは、第１段階として酸化シリコン膜２０を窒化シリコン膜１８との選択比がとれる条件でエッチングし、続いて、窒化シリコン膜１８に対する第２段階のエッチングを行う。
【００４４】
自己整合コンタクト孔の開孔において、レジストパターン形成時にアライメントずれが無い場合は、図９（ａ）に示すように、コンタクト開孔底面全域に不純物領域が表出する。これに対し、アライメントずれがある場合、第１層間絶縁層を高選択比の２層としたことによって、図９（ｂ）に示すように、ゲート電極上で、相対的に絶縁膜のエッチング量を少なくすることができる。たとえば、先に記述した膜厚条件下、上記第１段階のエッチング時の選択比を１０とすると、このエッチングでは、不純物領域上の膜厚が５４０ｎｍ〜６４０ｎｍ程度の酸化シリコン膜２０が全て除去される間に、ゲート電極上方では、膜厚が２００ｎｍ〜３００ｎｍ程度の酸化シリコン膜２０が除去された後に窒化シリコン膜１８については膜厚の半分程度までしかエッチングが進まない。続いて、例えば選択比を１で第２段階のエッチングを行うと、不純物領域が表出する一方で、ゲート電極上方ではオフセット絶縁膜１２の上部が若干（５０ｎｍ〜１００ｎｍ程度）エッチングされた状態となる。これらの２段階のエッチングで異方性を強くすることによって、ゲート電極の側壁に窒化シリコン膜１８の一部が分離スペーサ層として残される。
【００４５】
そして、これらのコンタクト孔に通常のプラグ形成技術を用いて、プラグを同時形成する。
これにより、図５（ａ）に示すように、隣接セル間でワード線に挟まれた２つのｎ+ 不純物領域上に、ビット線コンタクト２２ａ，２２ｂが自己整合的に形成される。また、ワード線ＷＬ１又はＷＬ２と共通ゲート線ＧＬ１又はＧＬ２とに挟まれた２つのｎ+ 不純物領域上にそれぞれ記憶ノードコンタクト２６ａ，２６ｂが、２つのｐ+ 不純物領域上にそれぞれ記憶ノードコンタクト２７ａ，２７ｂが自己整合的に形成される。さらに、共通ゲート線間に挟まれたｎ+ 不純物領域上にそれぞれ共通電位線コンタクト２４が、ｐ+ 不純物領域上に電源線コンタクト２５が自己整合的に形成される。
一方、共通ゲート線ＧＬ１，ＧＬ２上にそれぞれゲート線コンタクト２８ａ，２８ｂが形成される。
【００４６】
このように、本例では、オフセット絶縁膜１２を設け、第１層間絶縁層を高選択比の２層とし、かつ、記憶ノードコンタクト，電源線コンタクト及び共通電位線コンタクトの一括開孔時に２段のエッチングを行うことによって、これらコンタクトの自己整合（厳密には、電気的ショートの回避に関する自己整合）が達成されている。
また、本例におけるゲート線コンタクト２８ａ，２８ｂは、後述する上層配線の配置スペース確保の観点から共通ゲート線に対しその幅方向の内側部分で重ねられており、これに伴うコンタクト抵抗の増大を防ぐために、図１０に示すように、各コンタクト２８ａ，２８ｂは共通ゲート線の上面及び側面で一定の接触面積を確保できる構造となっている。
【００４７】
図６においては、第２層目の配線層を常法にしたがって形成する。
これにより、記憶ノードコンタクト２６ａ，２７ａとゲート線コンタクト２８ａを相互に接続し図１の記憶ノードＮＤ１を構成する第１の記憶ノード配線層３０ａ、記憶ノードコンタクト２６ｂ，２７ｂとゲート線コンタクト２８ｂを相互に接続し図１の記憶ノードＮＤ２を構成する第２の記憶ノード配線層３０ｂが、第１層間絶縁層２０上に形成される。また、ビット線方向（図６の縦方向）に配置される２つの電源電圧供給線、即ち共通電位線コンタクト２４をセル間で共通に接続する共通電位線ＶＳＳと電源線コンタクト２５をセル間で共通に接続する電源線ＶＣＣとがセルのワード線方向両側に形成される。これらの電源電圧供給線ＶＳＳ，ＶＣＣは、ワード線方向に隣接するセル間で共有されている。
さらに、本例では、ランディングパッド層３１ａ，３１ｂをビット線コンタクト２２ａ，２２ｂ上に孤立パターンとして設けている。これは、次の上層プラグを埋め込むコンタクト形成時に多少の合わせずれがあっても、プラグ間抵抗値を増大させないために設けたものである。
【００４８】
図７においては、まず、第２の層間絶縁層３２を全面に成膜した後、前記ビット線コンタクト部分に設けたランディングパッド層３１ａ，３１ｂ上にコンタクト孔を開孔し、これを導電材料で埋め込んで第２層目のプラグ３４ａ，３４ｂを形成する。そして、この第２層目のプラグ３４ａ，３４ｂ上に接するビット線接続配線層３６ａ，３６ｂを、例えば図示のように一方のみワード線方向に長いパターンで形成する。
【００４９】
図８では、同様にして、第３の層間絶縁層３８の成膜と第３層目のプラグ３９ａ，３９ｂを形成する。このとき、一方のプラグ３９ｂは、ワード線方向に長いビット線接続配線層３６ｂの先端部分に設けられる。
そして、この第３層目のプラグ３９ａ，３９ｂ上にそれぞれ接続するビット線ＢＬ１，ＢＬ２を互いに離間しワード線と直交する向きにセル間を貫いて配線する。
その後は、特に図示しないが、必要な場合は更に上層の配線層の形成を行った後、オーバーコート膜成膜及びパッド窓明け等の工程を経て、当該ＳＲＡＭ装置を完成させる。
【００５０】
なお、本実施形態の半導体記憶装置は、上述したＳＲＡＭセルのパターン及び構造に限定されず、種々の変更が可能である。また、製造方法も上記説明に限定されない。
上記説明では能動領域６，７を単純な矩形パターンとしたが、例えば駆動トランジスタのゲート幅をワードトランジスタのゲート幅より大きくして駆動トランジスタの能力比を高め、これによりセル動作を安定させたい場合、能動領域６の両トランジスタ間部分にパターン上の段差を設けてもよい。
また、図５のコンタクト形成では、コンタクト２２ａ〜２７ｂを自己整合コンタクトでなく、フォトマスクアライメントによって位置合わせを行う方法で形成できる。この場合、オフセット絶縁膜１２や窒化膜１８の成膜が不要で製造工程が簡素であるものの、ゲート電極とのアライメント余裕を十分にとっておく必要からセル面積の縮小化には不利となる。
ゲート電極及びオフセット絶縁膜の側壁にサイドウォール等の分離絶縁層を形成することによりアライメント不要な自己整合コンタクトの形成法も採用できる。この場合、分離絶縁層の分だけコンタクト面積が小さくなので、一定のコンタクト面積を確保するにはゲート電極間距離を予め大きくする必要がある。
また、ゲート線コンタクト２８ａ，２８ｂの接続を共通ゲート線の上面のみで達成してもよい。本例のパターンでは、このゲート線コンタクトによって、図６に示す記憶ノード配線層との所定距離が保てなくなるが、そのような場合、図６の工程で形成する記憶ノード配線層３０ａ，３０ｂを、ゲート線コンタクトを避けてワード線の上方に迂回したパターンとしてもよい。
さらに、上記説明ではワード線や共通ゲート線はゲート電極を兼ねた１層目配線層としたが、これらを２層目以降の上層配線層で形成してもよい。
なお、図６に示すランディングパッド層３１ａ，３１ｂの省略も可能であり、この場合、この図６の工程で、ビット線接続配線層３６ａ，３６ｂを他の２層目の配線層３０ａ，３０ｂ，ＶＳＳ，ＶＣＣと同時に形成してよい。
【００５１】
本実施形態のＳＲＡＭセルにおいて、セル内の２つの能動領域６，７はチャネル電流方向が平行となるように配置された単純な矩形パターン又は段差付きの略矩形状パターンで形成され、かつ、その上に重ねて形成されるゲート電極パターン（ワード線ＷＬ１，ＷＬ２及び共通ゲート線ＧＬ１，ＧＬ２）を互いに平行に配置している。
このため、ゲート電極パターン形成時の合わせずれによって、トランジスタのサイズ（ゲート電極パターンと能動領域の重ね合わせ領域のサイズ）がトランジスタ間で一様に変化する。アライメントでは、ｘｙ方向のパターンずれのみならず回転ずれ（θずれ）が生じる可能性もあるが、ｘｙ方向ずれ，θずれの何れに対しても全てのトランジスタサイズが一様に変化する。
とくに、従来のように能動領域が屈曲したパターンでないないので、露光強度の過不足により生じるパターン形状の歪みによる影響を受けにくい。つまり、矩形状パターンである能動領域６，７の端部にかかるまで大幅なアライメントずれがない限り、従来のように特定のトランジスタだけサイズが変化するような事態が有効に回避できる。
したがって、パターン間の合わせずれによってセル内のトランジスタ特性にアンバランスが生じないので、メモリセルのインバータ特性が安定する。これによって、ＳＲＡＭセルの電荷保持特性が製造工程中に低化しない優れたセル特性が達成できる。また、従来のようにセル電流経路の特定箇所で抵抗値が増大しないため、書き込み又は読み出し速度が低下するようなこともない。さらに、ウェーハ内の位置に応じた合わせずれ量の違いによりメモリセルアレイ内、或いはチップ間でセル特性がばらつくこともない。
【００５２】
また、本実施形態のセルパターンは、位相シフト法の適用に関して、以下の利点を有する。
位相シフト法は、デバイスパターン形成時に、シフタと称される位相をシフトさせる手段をフォトマスクに予め設け、露光の際にシフタを通過する光と周囲を通過する光との干渉作用を利用してパターン境界の一方で光強度を強め他方で打ち消し合うようにすることによって、パターンの高解像度化を達成する技術である。このシフタによる光強度分布の偏在効果は、シフタのサイズ（幅及び厚さ等）に依存する一方で、そのサイズは高解像パターン及びその周囲のパターンの位置及び形状によって最適値が存在する。その一方、シフタは通常一括形成されるので、パターン形状等に応じたサイズ変更ができにくい。また、パターンが屈曲したり複雑であると位相矛盾等が生じシフタ配置そのものができない場合がある。したがって、位相シフト法による解像度の向上を有効に行うには、高解像度化を行うパターンが一方方向へ配列された長方形の繰り返しパターンが最も望ましい。
本実施形態では、能動領域、及びワード線等の第１層目の配線層が、この一方方向へ配列された長方形の繰り返しパターンとなっており、従って、位相シフト法によるパターン微細化が容易に実現できる。
【００５３】
さらに、従来技術１のように、能動領域の端部で当該能動領域と隣接ポリシリコン層の双方にコンタクトをとるシェアードコンタクトもない。かかるシェアードコンタクトが存在すると、当該能動領域と隣接ポリシリコン層の双方に対するシェアードコンタクトのパターンニングの際に合わせズレが発生した場合、従来技術１のように能動領域の端部に対してコンタクトをとる構成では、その能動領域のパターン歪みとの関係でコンタクト不良が発生しやすい。本例では、このコンタクト不良が発生しやすいシェアードコンタクトを不要としている。
【００５４】
第２実施形態
本実施形態は、前記本発明の特徴▲１▼〜▲３▼をタイプＣに適用した場合を例示する。
図１１〜図１７は、本実施形態に係るＳＲＡＭセルの各製造過程におけるパターンと断面の構造を示す図であり、各図（ａ）はパターンの重ね合わせ図、各図（ｂ）（及び（ｃ））は、（ａ）に示すＡ−Ａ’線またはＢ−Ｂ’線に沿った断面図である。なお、先の第１実施形態と同一な構成は、同一符号を付して説明を省略する。
図１１及び図１２に示す工程は、先の第１実施形態と同様である。
【００５５】
図１３において、本実施形態では、インバータ間で共通な不純物領域、即ち共通電位が印加されるｎ+ 不純物領域と電源電圧が印加されるｐ+ 不純物領域へのコンタクトがプラグではなく、プラグと同様に層間絶縁層内に埋め込まれた矩形状の溝配線４２，４４によって達成されている。この第１層目の溝配線４２，４４は、共通ゲート線ＧＬ１，ＧＬ２に沿って配置され、ワード線方向に隣接する２セル間で共有されている。溝配線４２，４４の形成は、同一層間絶縁層内で自己整合コンタクトを構成するプラグ２２ａ〜２７ｂと同様な方法で行う。
また、本例では、ゲート線コンタクト２８ａ，２８ｂが、先の第１実施形態の変形例として述べたように、ワード線の上面に接触した形態となっている。
【００５６】
図１４においては、共通電位線ＶＳＳと電源線ＶＣＣを、それぞれ第１層目の溝配線４２又は４４上に直交して、その上面に接触する第２層目の溝配線で形成する。具体的には、第１実施形態のように第１の層間絶縁層２０上での配線層形成を行わずに、第２層目の層間絶縁層３２を成膜する。そして、この第２層目の層間絶縁層３２内に、第２層目のプラグ３４ａ，３４ｂの形成と同時に、溝配線からなる共通電位線ＶＳＳと電源線ＶＣＣをそれぞれビット線方向のセル境界辺に沿って配線する。
本例では、第１実施形態のように第１の層間絶縁層２０上に配線層（図６の記憶ノード配線層３０ａ，３０ｂ）を形成せずに、次の第２層目の層間絶縁層上に形成する。したがって、この図１４における工程では、記憶ノード配線のための接続手段を予め設ける必要がある。よって、上記溝配線からなる共通電位線ＶＳＳ，電源線ＶＣＣ及びプラグ３４ａ，３４ｂと同時に、第１層目のプラグ（記憶ノードコンタクトまたはゲート線コンタクト）上に、第２層目のプラグ４６ａ，４６ｂ，４７ａ，４７ｂ，４８ａ，４８ｂを形成する。プラグ４６ａは記憶ノードコンタクト２６ａ上に、プラグ４７ａは記憶ノードコンタクト２７ａ上に、またプラグ４８ａはゲート線コンタクト２８ａ上に、それぞれ形成される。同様に、プラグ４６ｂは記憶ノードコンタクト２６ｂ上に、プラグ４７ｂは記憶ノードコンタクト２７ｂ上に、またプラグ４８ｂはゲート線コンタクト２８ｂ上に、それぞれ形成される。
【００５７】
図１５においては、第２の層間絶縁層３２上に記憶ノード配線層５０ａ，５０ｂと、ランディングパッド層３１ａ，３１ｂとを第２層目の配線層として同時に形成する。
本例の記憶ノード配線層５０ａはプラグ４６ａ，４７ａ，４８ａを相互に接続し、記憶ノード配線層５０ｂはプラグ４６ｂ，４７ｂ，４８ｂを相互に接続する。このことは、トランジスタに対する電気的な接続関係としては第１実施形態と同様であるが、本例の記憶ノード配線層のパターンが第１実施形態と異なる。本例の記憶ノード配線層５０ａは、プラグ４８ａとプラグ４６ａとの接続部分で、もう一方のゲート線コンタクトに接続されたプラグ４８ｂとの距離が近くなるのを回避するために、第１層目の溝配線４２上方に迂回し、第２の層間絶縁層３２を介して溝配線４２に部分的に重ねられている。同様に、他の記憶ノード配線層５０ｂは、プラグ４８ｂとプラグ４６ｂとの接続部分で、プラグ４８ａとの距離が近くなるのを回避するために第１層目の溝配線４４上方に迂回し、第２の層間絶縁層３２を介して溝配線４４に部分的に重ねられている。また、ゲート線コンタクトを上面接触形としたこととの関係で、記憶ノード配線層５０ａ，５０ｂはプラグ４７ａ又は４７ｂとの接続部分でもワード線上方にそれぞれ迂回して配線されている。
【００５８】
以後の工程は、第１実施形態に比較すると各配線の階層が１層だけ上層側を用いている違いがあるものの、ほぼ第１実施形態と同様である。
すなわち、第３の層間絶縁層３８を成膜し、これにビットコンタクトのためのプラグ５２ａ，５２ｂを形成した後、第３の層間絶縁層３８上にビット線接続配線層３６ａ，３６ｂを形成する（図１６）。また、更に第４層目の層間絶縁層５４を成膜し、これにビットコンタクトのためのプラグ５６ａ，５６ｂを形成した後、第４の層間絶縁層５４上にビット線ＢＬ１，ＢＬ２を形成し（図１７）、第１実施形態と同様な諸工程を経て、当該ＳＲＡＭ装置を完成させる。
【００５９】
なお、本実施形態においても、第１実施形態で例示した種々の変形ができるほか、ゲート線コンタクト及びその上層のプラグを、位置はそのままで軸回転するようにして一対の平行辺を上層の記憶ノード配線層の配線方向に揃える変形も可能である。
【００６０】
本実施形態に係る半導体記憶装置（ＳＲＡＭ装置）においても、第１実施形態と同様な利点、即ちゲート電極パターン形成時のアライメントの合わせずれに起因したデータ保持特性または動作速度の低化がなく、またメモリセルアレイ又はチップ間での特性の均一性が高く、更に位相シフト法の適用も容易で微細化し易い等の利点がある。
【００６１】
本実施形態のＳＲＡＭ装置では、先の第１実施形態と比較すると、記憶ノード配線層パターンに関する違いがある。
この記憶ノード配線層は、第１の実施形態および本実施形態ともに、当該記憶ノード配線層と非接触にすべき２つのコンタクト、即ちゲート線コンタクトと、共通電位線又は電源線のコンタクトとの双方の間をパターン上で通す必要がある。先の第１実施形態では、例えば記憶ノード配線層３０ａを例にとると、図６に示すように、ゲート線コンタクト２８ｂと共通電位線コンタクト２４がプラグで形成され、これらとの接触を平面パターン上で避ける必要から、そのコンタクト間に記憶ノード配線層３０ａを通す必要がある。このため、２つの能動領域６，７の間隔を比較的に広くとり、記憶ノード配線層３０ａは素子分離領域上で両コンタクト２４，２８ａ間を縦に（ビット線方向に）真っ直ぐ通すパターンとなっていた。したがって、先の第１実施形態の配線層は、これを限界解像度で形成しパターンピッチを極力小さくしても、この最小ピッチをＰとすると、ワード線方向のサイズが５Ｐ以上必要であるため、これ以上のセル縮小は困難であった。
これに対し、本実施形態では、図１４に示すように、共通電位線又は電源線のコンタクト構造が２層化している。つまり、このコンタクト構造が、プラグと同様に第１の層間絶縁層２０内に埋め込まれた第１層目の溝配線４２，４４と、その上にセル境界付近で接する第２層目の溝配線（共通電位線ＶＳＳ又は電源線ＶＣＣ）とからなる。また、記憶ノード配線層５０ａ，５０ｂが、第１実施形態の場合より１層だけ上層側の第２の層間絶縁層３２上に配線されている。この場合、記憶ノード配線層５０ａ，５０ｂは、上層の溝配線（共通電位線又は電源線）との接触を回避できればよく、その配線の自由度が第１実施形態と比較してセル外側に向かって増大している。したがって、本実施形態では、記憶ノード配線層をインバータ間で共通な不純物領域上方に迂回して配線させることが可能となった。たとえば、図示例の記憶ノード配線層５０ａ，５０ｂは、その記憶ノードコンタクトからゲート線コンタクトに向かう配線部分が、インバータ間で共通な不純物領域および第１層目の溝配線４２または４４の上方を通って素子分離領域上に達する斜めの配線となっている。この配線部分を斜めとすることで、能動領域間隔を狭くしても他の非接触とすべきゲート線コンタクトと距離を十分に保つことができ、第１実施形態と比較してワード線方向のセル寸法を短縮することを可能としている。
【００６２】
さらに、本実施形態では、電源電圧供給線ＶＳＳ，ＶＣＣを溝配線としたことにより、記憶ノード配線層５０ａ，５０ｂとの接触を防止するために合わせ余裕をとる必要があるものの、この合わせ余裕は同じ階層の配線層間スペースより小さくできる。このため、その分だけワード線方向のセルサイズを小さくできる、または電源電圧供給線ＶＳＳ，ＶＣＣ幅を大きくできるといった利点がある。
【００６３】
一方、先の従来技術２（図８１）では、電源電圧供給線をメタル配線層で形成しているが、電源電圧供給線をＬＯＣＯＳや１層目のポリシリコン配線（ワード線または共通ゲート線）と同程度のピッチで配線する必要がある。その場合、高解像度パターンニングではレジスト膜厚を薄くするが、エッチング後のレジスト残膜厚を確保する必要から、電源電圧供給線となるメタル配線層の膜厚を余り厚くできない。
たとえば、このときのレジスト膜厚をＬＯＣＯＳや１層目のポリサイド配線の形成時と同様に０．７μｍとする。このとき、ＬＯＣＯＳ形成の選択酸化用マスク層（ＳｉＮ層）やポリサイド層は、その膜厚が１００ｎｍ〜４００ｎｍと比較的に厚い場合もあるが、そのレジストに対するエッチング選択比が５〜１０と比較的に大きいので、長い間エッチングしてもレジストの膜減りは少ない。これに対し、メタルのレジストに対するエッチング選択比が２〜３と、ポリサイド等の半分以下と小さいので、レジスト残膜厚を一定量確保する必要から、メタル厚は最大でも２００ｎｍが限界である。そして、この２００ｎｍ以下の薄いメタル配線層では、ＥＭ耐性の観点から配線材料はＴｉ系に限定され、その結果、電源電圧供給線の配線抵抗を低くできない。
【００６４】
これに対し、本実施形態のように、電源電圧供給線を溝配線にすると、同じ配線ピッチ（使用レジスト厚：０．７μｍ）の場合、対レジストのエッチング選択比は層間絶縁層についてであり、これがＳｉＯ2 の場合は５〜１０とポリサイドと同等なので、層間絶縁層の厚さ（即ち、溝配線厚）を４００ｎｍと厚くできる。また、材料もＴｉ系（比抵抗：５５μΩｃｍ）に限定されず、例えばＷ系（比抵抗：１０μΩｃｍ）を用いることができる。
以上より、従来と同じ配線ピッチでも、電源電圧供給線ＶＳＳ，ＶＣＣをメタル配線から溝配線に変更するだけで、その配線抵抗を従来の１／２以下に低減できる。また、Ｗ系材料を採用でき、この場合、配線抵抗は１／１０以下に低減できる。
【００６５】
一方、通常のメタル配線層を用いて溝配線と同等の配線抵抗を実現するには、Ａｌ系配線層が必要となる。さらに、微細なＡｌ配線を実現するには、通常採用されているように、Ａｌからなる主配線層の上下をＴｉ系膜で挟んだ３層構造とする必要がある。この下層Ｔｉ系膜（膜厚は、例えば１００ｎｍ程度）は、上に堆積するＡｌ層の結晶性の向上、及び、その結果もたらされるＡｌ層のＥＭ耐性向上のために導入される。また、上層Ｔｉ系膜（膜厚は、例えば５０ｎｍ程度）は、Ａｌ配線をパターンニングする際の露光において入射光の反射防止用に導入される。
しかし、この３層構造のＡｌ配線層では、上下のＴｉ系膜とＡｌ層との界面でＡｌ−Ｔｉ合金を形成し、その厚みはウエハプロセスの熱履歴によるが、片側で５０〜１００ｎｍにも達する。このＡｌ−Ｔｉ合金はＡｌより比抵抗が高く、このため、Ａｌ配線層で溝配線と同様の配線抵抗を実現しようとすると、Ａｌ層の堆積後の初期膜厚を、最低でも１５０ｎｍ、通常のウエハプロセスでは２５０ｎｍ程度とする必要がある。Ａｌ層の初期膜厚を２５０ｎｍ、３層構造のＡｌ配線層全体の厚さを４００ｎｍとすると、そのパターンニング時のレジスト膜厚を１層目のポリシリコンの２倍以上（例えば、１．４μｍ以上）にしなければならない。このため、Ａｌ配線のピッチを１層目のポリシリコンの１．５倍以上にする必要がある。
以上より、従来技術２あるいは第１実施形態において、電源電圧供給線としてＡｌ配線層を用いることは、セルサイズが増大するので採用できない。
【００６６】
このように本実施形態では、電源電圧供給線を溝配線とすることによって、その配線抵抗の低減、これに伴うセル動作の安定化、或いはメモリセルの微細化といった種々の利点を有するＳＲＡＭ装置を実現できる。
【００６７】
第３実施形態
本実施形態は、前記発明の特徴▲１▼〜▲３▼のタイプＣへの他の適用例として、先の第１実施形態の電源電圧供給線を溝配線に変更する場合である。
図１８（ａ）〜図２５（ａ）は、本実施形態に係るＳＲＡＭセルの各製造過程における配置パターン図である。なお、ここでは各図（ｂ）に、第１実施形態を比較例として併せて示す。また、第１実施形態と同一な構成は、同一符号を付して詳細な説明を省略する。
【００６８】
図１８において、第１実施形態と同様に、能動領域６，７、ゲート電極を兼ねる第１層目のポリシリコン層（ワード線ＷＬ１，ＷＬ２、共通ゲート線ＧＬ１，ＧＬ２）、ソースまたはドレイン不純物領域を、この順で形成する。
また、図１９において、自己整合コンタクト２２ａ〜２７ｂとワード線コンタクト２８ａ，２８ｂを形成する。
【００６９】
続いて、図２０では、第２層目の層間絶縁層を成膜後、この第２層目の層間絶縁層に溝配線により電源電圧供給線ＶＳＳ，ＶＣＣを形成する。この電源電圧供給線ＶＳＳ，ＶＣＣは、ワード線と直交するビット線方向のセル辺に沿って配線され、隣接セル間で共有されている。また、この電源電圧供給線ＶＳＳ，ＶＣＣは、隣接セルの電源電圧供給用のコンタクト（共通電位線コンタクト２４，電源線コンタクト２５）間でワード線方向両側に分岐され、当該電源電圧供給用のコンタクト上にそれぞれ接続されている。これにより、本発明における２層コンタクト構造が達成される。ここで、電源電圧供給用コンタクト２４，２５が本発明における“第１の埋込導電層”に該当し、溝配線による電源電圧供給線ＶＳＳ，ＶＣＣが本発明における“第２の埋込導電層”に該当する。
なお、この溝配線と同時に、図示のように、第２層目のプラグ３４ａ，３４ｂ，４６ａ〜４８ｂを、各種コンタクトとして第１層目のプラグ２２ａ，２２ｂ，２６ａ〜２８ｂ上に形成する。
【００７０】
図２１では、第２層目の層間絶縁層上に、２つのノード配線層３０ａ，３０ｂを形成する。ノード配線層３０ａは第２層目のプラグ４６ａ，４７ａ，４８ａを相互接続し、ノード配線層３０ｂは第２層目のプラグ４６ｂ，４７ｂ，４８ｂを相互接続する。
このとき同時に、ビットコンタクト用の第２層目のプラグ３４ａ，３４ｂ上に、ランディングパッド層３１ａ，３１ｂを形成する。
【００７１】
以後の工程は、第１実施形態に比べ各構成の階層が１レベルだけ上層化しているほか、第１実施形態と同様にして行う。
すなわち、第３層目の層間絶縁層を成膜後に、ビットコンタクト用の第３層目のプラグ５２ａ，５２ｂをランディングパッド層３１ａ，３１ｂ上に形成し（図２２）、これに接続するビット線接続配線層３６ａ，３６ｂを第３層目の層間絶縁層上に形成する（図２３）。第４層目の層間絶縁層を成膜後に、ビットコンタクト用の第４層目のプラグ５６ａ，５６ｂを形成し（図２４）、このそれぞれに接続するビット線ＢＬ１，ＢＬ２を形成する（図２５）。
その後は、所定の工程を経て当該ＳＲＡＭ装置を完成させる。
【００７２】
図２６は、本実施形態の変形例を示す溝配線形成後のパターン図である。
この変形例では、溝配線を単純なストライプにするため、能動領域６２，６４を、従来技術２と同様に隣接セル間で連結し、この連結部分の中央に電源電圧供給用コンタクト２４，２５を配置している。
【００７３】
本実施形態のＳＲＡＭ装置では、先の第２実施形態と同様に、電源電圧供給線ＶＳＳ，ＶＣＣを溝配線としたことによる種々の利点が得られる。このうち、セル面積の縮小に関して、各図（ａ）と（ｂ）を比較すれば明らかなように、ワード線方向のセルサイズが第１実施形態に比べ縮小されていることがわかる。
また、本実施形態では、図２６に示す変形例を除くと、第１実施形態と同様に能動領域パターンに関する種々の利点が得られる。
【００７４】
第４実施形態
本実施形態は、前記発明の特徴▲２▼，▲３▼をタイプＡに適用した場合を例示する。図２７（ａ）〜図３４（ａ）は、本実施形態に係るＳＲＡＭセルの各製造過程における配置パターン図である。なお、ここでは、各図（ｂ）に（ａ）よりセルサイズが大きな従来例１の対応する配置パターンを、各図（ｃ）に（ａ）とセルサイズを同等とした従来例２の対応する配置パターンを示す。この従来例１は本実施形態のセルサイズ縮小効果を示す比較例として、従来例２は本実施形態のプロセスの簡略性を示す比較例として、それぞれ併せて示している。なお、このタイプＡにおいても、第１，第２実施形態のタイプＣと基本的なプロセス手順は同様である。以下、プロセス手順が異なる点と、パターンを中心に説明する。
【００７５】
図２７は、トランジスタ形成後のパターン図である。ここでは、先の第１実施形態と同様な手順で、能動領域、ゲート電極を兼ねる第１層目のポリシリコン層（ワード線、共通ゲート線）、ソースまたはドレイン不純物領域を、この順で形成する。ただし、本例におけるｐ型能動領域はセル内で２つに分離されており、２つのｐ型能動領域７２ａ，７２ｂそれぞれは、そのワード線と平行な部分の対向端が一方方向（図の上側）に屈曲した形状を有する。そして、この屈曲部に対し、共通なワード線ＷＬがそれぞれ直交することによって、ワードトランジスタＱｎ３，Ｑｎ４が設けられている。また、本例におけるｎ型能動領域もセル内で２つに分離されている。
その一方のｎ型能動領域７４ａと前記ｐ型能動領域７２ａの双方に直交して、記憶ノードＮＤ２となる共通ゲート線７６ｂが配置され、これにより、駆動トランジスタＱｎ１と負荷トランジスタＱｐ１が形成されている。同様に、ｎ型能動領域７４ｂと前記ｐ型能動領域７２ｂの双方に直交して、記憶ノードＮＤ１となる共通ゲート線７６ａが配置され、これにより、駆動トランジスタＱｎ２と負荷トランジスタＱｐ２が形成されている。共通ゲート線７６ｂは、途中から分岐してｎ型能動領域７４ｂの隣接位置まで延びている。同様に、共通ゲート線７６ａは、途中から分岐してｐ型能動領域７２ａの隣接位置まで延びている。
【００７６】
図２８では、第１層目の層間絶縁層を成膜後、これに第１層目のプラグからなる各種コンタクト７８ａ〜８６ｂを形成する。このうち、符号７８ａ，７８ｂはビットコンタクト、８０ａ，８０ｂは共通電位線コンタクト、８２ａ，８２ｂは電源線コンタクト、８４ａ〜８６ｂは記憶ノードコンタクトを示す。このうち記憶ノードコンタクト８４ａ，８４ｂは共通ゲート線と隣接能動領域の双方に重なるシャアードコンタクトである。
【００７７】
図２９では、本実施形態のＳＲＡＭセル７０のみ、第２層目の層間絶縁層を成膜後、この第２層目の層間絶縁層に溝配線により電源電圧供給線ＶＳＳ，ＶＣＣを形成する。この電源電圧供給線ＶＳＳ，ＶＣＣは、ワード線方向に配線されている。このうち共通電位線ＶＳＳは、その幹線の途中から分岐した部分により共通電位線コンタクト８０ａ，８０ｂ上にそれぞれ接続されている。一方、電源線ＶＣＣは、ｐＭＯＳ側に位置するワード線方向のセル辺に沿って配線され、隣接セル間で共有されている。この電源線ＶＣＣは、その幹線の途中から隣接セルの両側に分岐した部分により各セル内の電源線コンタクト８２ａ，８２ｂ上に接続されている。これにより、本発明における２層コンタクト構造が達成される。
なお、この溝配線と同時に、図示のように、第２層目のプラグ８８ａ〜９２ｂを、第１層目のコンタクト７８ａ，７８ｂ，８４ａ〜８６ｂ上に形成する。
【００７８】
図３０では、第２層目（従来例１，２では、第１層目）の層間絶縁層上に、２つの記憶ノード配線層９６ａ，９６ｂを形成する。本実施形態のＳＲＡＭセル７０では、ノード配線層９６ａは第２層目のプラグ９０ａと９２ａを、記憶ノード配線層９６ｂは第２層目のプラグ９０ｂと９２ｂを、それぞれ相互接続する。このとき、従来例１，２では、記憶ノード配線層９６ａにより第１層目のプラグ８４ａと８６ａが、記憶ノード配線層９６ｂにより第１層目のプラグ８４ｂと８６ｂが、それぞれ相互接続される。
同時に、ビットコンタクト用の第２層目のプラグ８８ａ，８８ｂ（または、第１層目のビットコンタクト７８ａ，７８ｂ）上に、ランディングパッド層９４ａ，９４ｂを形成する。
さらに、同時に、従来例１のみ、本実施形態で既に形成されている溝配線（図３０（ａ）参照）による場合と同様な位置および電気的な接続関係で、電源電圧供給線ＶＳＳ，ＶＣＣを通常の配線層により形成する。
【００７９】
図３１（ａ）では、第３層目の層間絶縁層を成膜後、これにビットコンタクト用の第３層目のプラグ９８ａ，９８ｂを形成する。このとき、従来例２では第２層目の層間絶縁層に第２層目のプラグ８８ａ，８８ｂが、従来例２では第２層目の層間絶縁層に第２層目のプラグ８８ａ，８８ｂ、５１２ａ〜５１４ｂが同時形成される。
【００８０】
図３２では、従来例２のみ、第２層目の層間絶縁層上に、ビットコンタクト用のランディングバッド層５１６ａ，５１６ｂ、第２層目のプラグ５１２ａ，５１２ｂを相互接続する共通電圧線ＶＳＳ、および第２層目のプラグ５１４ａ，５１４ｂを相互接続する電源線ＶＣＣを同時形成する。
【００８１】
図３３では、従来例２のみ、第３の層間絶縁層を成膜後、これにビットコンタクト用の第３層目のプラグ５１８ａ，５１８ｂをランディングバッド層５１６ａ，５１６ｂ上に形成する。
【００８２】
図３４では、第２または第３層目のビットコンタクト用プラグ上にそれぞれ接続してビット線ＢＬ１，ＢＬ２を配線する。
以後は、所定の工程を経て当該ＳＲＡＭ装置を完成させる。
【００８３】
図３５および図３６は、本実施形態の変形例を示す溝配線形成後のパターン図である。
図３５に示す変形例１では、第１層目のコンタクト形成時に、電源電圧供給用のコンタクトを溝配線１００ａ〜１０２ｂで形成し、電源電圧供給線ＶＳＳ，ＶＣＣを単純ストライプ形状としている。
また、図３６に示す変形例２では、２つに分離されたの能動領域１０４ａと１０４ｂ、又は１０６ａと１０６ｂの対向端のみならず、外側端も屈曲させることによって、電源電圧供給線ＶＳＳ，ＶＣＣを単純ストライプ形状としている。
【００８４】
本実施形態のＳＲＡＭ装置では、先の第２実施形態と同様に、電源電圧供給線ＶＳＳ，ＶＣＣを溝配線としたことによるセル面積の縮小、電源電圧供給線の配線抵抗の低減等の種々の利点が得られる。
このうちセル面積の縮小について、本実施形態に係る図示例では、従来例１との比較ではビット線方向のサイズが縮小され、また、従来例２との比較では、セル面積を同じとした場合に工程数が少ないことが分かる。
【００８５】
また、配線抵抗の低減に関しては、本実施形態では、配線幅、配線の厚さ、材料の面から配線抵抗の低減が可能となる。
図３０の（ａ）と（ｂ）との比較から明らかなように、本実施形態では、電源電圧供給線の幅が２倍程度に拡大されている。従来例（図３０（ｂ））の電源電圧供給線は、同じ階層の配線層からなる記憶ノード配線層とビットコンタクト用のランディングパッド層との近接パターン間を所定の分離スペースをおいて配線される。これに対し、電源電圧供給線を溝配線とすると（図３０（ａ））、隣接パターンとの間は接触を避けるためのアライメント余裕のみで足り、そのぶん電源電圧供給線の配線幅を大きくできる。したがって、電源電圧供給線の配線幅を同じとすれば、そのぶんビット線方向のセルサイズを更に縮小できる。
また、溝配線としたことにより、電源電圧供給線の厚さを例えば２倍以上厚くでき、配線材料が同じでも配線抵抗が１／２以下になる。
さらに、従来より比抵抗が小さい材料を選択でき、この面でも配線抵抗を小さくできる。
【００８６】
第５実施形態
本実施形態は、上記した第４実施形態形態（Ａタイプ）の記憶ノード間接続に関するパターン変形例を示す。
図３７（ａ）〜図４４（ａ）は、本実施形態に係るＳＲＡＭセルの各製造過程における配置パターン図である。なお、ここでは、第４実施形態の従来例１と従来例２に対応して、各図（ｂ）に従来例３と各図（ｃ）に従来例４とを示す。また、先の第４実施形態と同一な構成は、同一符号を付して詳細な説明を省略する。
【００８７】
図３７では、第４実施形態と異なる点は、共通ゲート線１１６ａ，１１６ｂを単純ストライプパターンとしたことである。
【００８８】
次に、第１層目のコンタクトとノード配線を行うが、本例では、２つの記憶ノード配線層を２層化し、その第１層目を層間絶縁層内の溝配線とし、第２層目を上層の層間絶縁層上の通常配線で形成する。
図３８においては、このうち下層の記憶ノード配線層を溝配線で形成する。具体的に、ここでは片方のインバータ側の２つの記憶ノードコンタクトを省略し、この記憶ノードコンタクトが省略された２つの不純物領域と他方側インバータの共通ゲート線１１６ａとを相互接続する記憶ノード配線層１２８ａを、溝配線により形成する。このとき、第１層目の各種コンタクト７８ａ〜８２ｂ，８６ｂ，１２２，１２４が同時形成される。このコンタクトのうち、符号１２２で示すコンタクトは、シェアードコンタクトではなく通常のコンタクトとし、また、符号１２４で示すコンタクトは、共通ゲート線１１６ｂ上に形成する。
【００８９】
図３９では、第２層目の層間絶縁層内に、溝配線からなる電源電圧供給線ＶＳＳ，ＶＣＣと、２層目のプラグ８８ａ，８８ｂ，９２ｂ，１３２及び１３４を、第４実施形態と同様に形成する。このとき、従来例３，４については、２層目のプラグ８８ａ，８８ｂ，９２ｂ，１３２，１３４，５２２ａ〜５２４ｂが形成される。
【００９０】
図４０では、上層の記憶ノード配線層１２８ｂを、第２層目の層間絶縁層上に形成するとともに、ビットコンタクト用のランディングパッド層９４ａ，９４ｂを形成する。このとき、従来例３においては、電源電圧供給線ＶＳＳ，ＶＣＣが形成される。
【００９１】
後は、第４実施形態と同様にして、第３層目の層間絶縁層にビットコンタクト用プラグ９８ａ，９８ｂを形成し（図４１）、従来例４のみ電源電圧供給線ＶＳＳ，ＶＣＣを通常の配線層により形成し（図４２）、従来例４のみ第４層目の層間絶縁層の成膜とビットコンタクト用プラグ５１８ａ，５１８ｂの形成を行った後（図４３）、ビット線ＢＬ１，ＢＬ２の形成を行う（図４４）。
【００９２】
本実施形態においては、先の第４実施形態における図３５または図３６と同様な変形が可能である。
また、本実施形態では、第４実施形態と同様に、電源電圧供給線を溝配線で形成したことによる効果が得られる。
【００９３】
第６実施形態
本実施形態は、前記発明の特徴▲２▼，▲３▼をタイプＢに適用した場合を例示する。図４５（ａ）〜図５２（ａ）は、本実施形態に係るＳＲＡＭセルの各製造過程における配置パターン図である。また、各図（ｂ）は、ノード配線パターンに関する本実施形態の変形例１を示す。なお、ここでは、第４実施形態の従来例１，２に相当する比較例として、各図（ｃ），各図（ｄ）に従来例５，６を示す。また、第４実施形態と同一な構成は、同一符号を付して詳細な説明を省略する。
【００９４】
図４５では、能動領域、ゲート電極を兼ねる第１層目のポリシリコン層（ワード線、共通ゲート線）、ソースまたはドレイン不純物領域を、この順で形成する。ただし、本例における能動領域１４２，１４４は、第４実施形態で２つに分離されていたものを線対称に折り返し近接対向端同士でつなげたようなパターンをしている。ｐ型能動領域１４２の屈曲部に対するワード線ＷＬの関係は第４実施形態と同じである。また、本実施形態の共通ゲート線１４６ａ，１４６ｂは、ビット線方向の単純ストライプパターンとなっている。
【００９５】
図４６では、第１層目の層間絶縁層を成膜後、これに第１層目の各種コンタクト１４８ａ〜１５２ｂ，１５８ａ，１５８ｂを形成する。このうち、符号１５８ａ，１５８ｂで示すコンタクトは、共通ゲート線１４６ａ，１４６ｂ上にそれぞれ形成されている。また、これと同時に、本実施形態では、図４６（ａ），（ｂ）に示すように、能動領域１４２，１４４の中央部から外側に延びる第１層目の溝配線１５４，１５６を形成する。なお、従来例５，６では、この能動領域の中央部に、電源電圧供給用として通常のプラグ５４２，５４３が形成される。
【００９６】
図４７では、本実施形態のＳＲＡＭセル１４０，１４０-1のみ、第２層目の層間絶縁層を成膜後、この第２層目の層間絶縁層に第２層目の溝配線により電源電圧供給線ＶＳＳ，ＶＣＣを形成する。この電源電圧供給線ＶＳＳ，ＶＣＣは、ワード線方向に配線され、下層の溝配線１５４または１５６の端部上に接続されている。このうち電源線ＶＣＣは、ｐＭＯＳ側に位置するワード線方向のセル辺に沿って配線され、隣接セル間で共有されている。
この２層の溝配線によって、本発明における２層コンタクト構造が達成される。
なお、この溝配線と同時に、図示のように、第２層目のプラグ１６０ａ〜１６６ｂを、所定の第１層目のコンタクト上に形成する。
【００９７】
図４８では、第２層目（従来例５，６では、第１層目）の層間絶縁層上に、２つの記憶ノード配線層を形成する。
図４８（ａ），（ｃ）及び（ｄ）では、２つの記憶ノード配線層それぞれが、２つの記憶ノードコンタクト用プラグをビット線方向に接続する配線途中からワード線方向に真っ直ぐ延びる分岐線により他のインバータ側の共通ゲート線との接続が達成されている。記憶ノード配線層１７０ａは、第２層目のプラグ１６２ａ，１６４ａ（または、第１層目のプラグ１５０ａ，１５２ａ）及びゲート線コンタクト１６６ａ（または１５８ａ）を相互接続している。記憶ノード配線層１７０ｂは、第２層目のプラグ１６２ｂ，１６４ｂ（または、第１層目のプラグ１５０ｂ，１５２ｂ）及びゲート線コンタクト１６６ｂ（または１５８ｂ）を相互接続している。
これに対し、図４８（ｂ）の変形例１では、２つの記憶ノード配線層それぞれが、２つの記憶ノードコンタクト用プラグの一方側から、非接触とすべきゲート線コンタクトを避けて第１層目の溝配線上に迂回して配線されている。記憶ノード配線層１７４ａは、記憶ノードコンタクト用プラグ１６４ａと１６２ａを接続した後、第１層目の溝配線１５４の上方を通過してゲート線コンタクト１６６ａを接続している。記憶ノード配線層１７４ｂは、記憶ノードコンタクト用プラグ１６２ａとｂ１６４ｂを接続した後、第１層目の溝配線１５６の上方を通過してゲート線コンタクト１６６ｂを接続している。
このとき同時に、ビットコンタクト用プラグ１６０ａ，１６０ｂ（または、１４８ａ，１４８ｂ）上に、ランディングパッド層１６８ａ，１６８ｂを形成する。
さらに、同時に、従来例５のみ、電源電圧供給線ＶＳＳ，ＶＣＣが、電源電圧供給用のプラグ５４２，５４３を接続してワード線方向に、通常の配線層により形成される。また、従来例６のみ、電源電圧供給用のプラグ５４２，５４３上にランディングパッド層５５４，５５５が同時形成される。
【００９８】
後は、先の実施形態と同様ににして、第３層目の層間絶縁層にビットコンタクト用プラグ１７２ａ，１７２ｂを形成し（図４９）、従来例６のみ電源電圧供給線ＶＳＳ，ＶＣＣを通常の配線層により形成し（図５０）、従来例６のみ第４層目の層間絶縁層の成膜とビットコンタクト用プラグ５５８ａ，５５８ｂの形成を行った後（図５１）、ビット線ＢＬ１，ＢＬ２の形成を行う（図５２）。
以後は、所定の工程を経て当該ＳＲＡＭ装置を完成させる。
【００９９】
図５３および図５４は、本実施形態の変形例２，３を示す溝配線形成後のパターン図である。
図５３に示す変形例２では、第１層目のコンタクト形成時に、電源電圧供給用のコンタクトを通常のプラグで形成しておき、これと電源電圧供給線ＶＳＳ，ＶＣＣとの接続をその幹線からの分岐により達成している。
また、図５４に示す変形例３では、能動領域１４３，１４５において、その中央部からも屈曲部を設け、これにより電源電圧供給線ＶＳＳ，ＶＣＣを単純ストライプ形状としている。
【０１００】
本実施形態のＳＲＡＭ装置では、第４実施形態と同様に、第電源電圧供給線ＶＳＳ，ＶＣＣを溝配線としたことによる利点が得られる。
【０１０１】
第７実施形態
本実施形態は、先の第２実施形態に、前記発明の特徴▲４▼を追加適用した場合を示す。
図５５〜図５８は、本実施形態に係るＳＲＡＭセルの各製造過程における配置パターン図である。
【０１０２】
図５５以前の工程は、第２実施形態と同様である。
図５５では、電源電圧供給線ＶＳＳ，ＶＣＣを溝配線により形成するが、このとき同時に、ビットコンタクト用のプラグ３４ａ，３４ｂの一方（ここでは、３４ｂ）上に接続し、ワード線方向に長い矩形状のビット線接続配線層１８２を、溝配線により形成する。
【０１０３】
図５６では、記憶ノード配線層５０ａ，５０ｂとランディングパッド層を第２層目の層間絶縁層上に形成する。本実施形態では、ランディングパッド層３１ｃを、溝配線からなるビット線接続配線層１８２の端部上に直接接触させて形成する。
【０１０４】
その後は、第３の層間絶縁層を成膜後、そのランディングパッド上の位置に、ビットコンタクト用のプラグ５２ａ，５２ｃを形成し（図５７）、このプラグと接続するビット線ＢＬ１，ＢＬ２を第３の層間絶縁層上に配線し（図５８）、所定の諸工程を経て当該ＳＲＡＭ装置を完成させる。
【０１０５】
本実施形態では、先の第２実施形態と同様な利点に加え、ビット線接続配線層を溝配線化したことにより、多層配線構造を１層だけ低層化できる。これにより、層間絶縁層の成膜、接続プラグ等の形成を省略でき、そのぶん工程が簡略される利点がある。
なお、このビット線接続配線層を溝配線化は、第１実施形態のパターン等、タイプＣのＳＲＡＭ装置に広く適用できる。
【０１０６】
第８実施形態
本実施形態では、第２実施形態の電源電圧供給線に関する変形例を示す。
図５９は、本実施形態に係るＳＲＡＭセルの３層目の配線後における配置パターン図であり、第２実施形態では図１６（ａ）に対応する。また、図６０（ａ）は図５９のＡ−Ａ’線に沿った断面図、図６０（ｂ）は図５９のＢ−Ｂ’線に沿った断面図である。
【０１０７】
第２実施形態では、２層目の配線工程に先立ち、第２層目の層間絶縁層に溝配線による電源電圧供給線ＶＳＳ，ＶＣＣを形成した。
これに対し、本実施形態では、この電源電圧供給線の一方のみ（図示例では、共通電位線ＶＳＳのみ）セル間を貫く長い溝配線とし、他方側に内部接続用の埋込導電層（プラグまたは溝配線）を形成する。図示例の内部接続用の埋込導電層１９２は、下層の溝配線４２上からビット線方向の一方（図示例では、ワード線ＷＬ１側）に配置された溝配線からなる。
【０１０８】
次に第３層目の層間絶縁層を成膜した後、これにビットコンタクト用プラグ５２ａ，５２ｂを形成すると同時に、内部接続用の埋込導電層（溝配線１９２）上にプラグ１９４を形成する。
【０１０９】
そして、第３層目の配線工程で、ビット線接続配線層３６ｂ等と共に、プラグ１９４上に接続された電源電圧供給線（共通電位線ＶＳＳ）を、他の電源電圧供給線（電源線ＶＣＣ）と直交する方向に配線する（図５９）。
その後は、第２実施形態と同様、第４の層間絶縁層を成膜し、ビットコンタクト用プラグを形成した後、ビット線を配線する等の工程を経て、当該ＳＲＡＭ装置を完成させる。
【０１１０】
図６１は、本実施形態の変形例を示す配置パターン図である。
この変形例では、共通電位線ＶＳＳのほか、電源線ＶＣＣも上層配線層で形成している。この場合、共通電位線ＶＳＳと電源線ＶＣＣ間を離すために、内部接続用の埋込導電層１９２，１９６を互いに逆向きに配置した溝配線とする必要がある。この溝配線１９２，１９６上にそれぞれ接するプラグ１９４，１９８上に、共通電位線ＶＳＳと電源線ＶＣＣが、所定間隔の平行なストライプパターンで配置されている。
【０１１１】
本実施形態では、上層配線層で形成された電源電圧供給線は、例えばビット線接続配線層以外に邪魔するものがないため、配線幅を大きくできる。とくに、電源電圧供給線を溝配線と上層配線層で形成した図５９の場合は、幅広の配線層によって配線抵抗の低減も可能である。また、第２実施形態に比較しても、何ら工程増とならない。
【０１１２】
第９実施形態
本実施形態は、前記本発明の特徴▲５▼をタイプＣに適用した場合の例であり、上記第８実施形態の上層配線層（電源電圧供給線）を配線方向と直交する方向のセル間で共通化したものである。
図６２〜図６８は、本実施形態に係るＳＲＡＭセル（タイプＣ）を２セル又は４セルぶん示す配置パターン図である。
この図に示されるように、タイプＣのＳＲＡＭセルは、ビットコンタクトが２つのセル２００，２００’間で共有され、この共有コンタクトが設けられたセル辺を境に、当該２つのセル２００，２００’が線対称配置されている。
【０１１３】
本実施形態では、図６６の上層配線層の形成前までは、第８実施形態とほぼ同様な工程である。
すなわち、トランジスタ形成後、第１層目の溝配線４２，４４を各種コンタクトとともに形成し（図６２）、第２層目の層間絶縁層を成膜後、第２層目の溝配線１９２，１９２’を、プラグ３４ａ等の形成と同時に、共通電位が付与される不純物領域上の第１層目の溝配線４２，４２’上に形成する（図６３）。続いて、第２層目の層間絶縁層上に、記憶ノード配線５０ａ，５０ｂ等の形成と同時に、第２層目の溝配線１９２，１９２’上に接してランディングパッド用の配線層２０２，２０２’を形成する（図６４）。そして、第３層目の層間絶縁層を成膜後、これにビットコンタクト用のプラグ５２ａ，５２ｃ等の形成と同時に、電源電圧供給線用のプラグ１９４，１９４’を形成する（図６５）。
【０１１４】
図６６において、共通電位線ＶＳＳを第３層目の配線層により形成するが、本実施形態では、この共通電位線ＶＳＳが、ビットコンタクト周囲を除いた部分においてビット方向に隣接する２セル間で接続されたパターンとする。
なお、図６６において、符号２０４は、いわゆるワード線の裏打ち配線として、図示せぬ箇所でワード線に接続された低抵抗化のための配線層を示す。このワード線の裏打ち配線２０４は、本例では、共通電位線ＶＳＳと同じ階層で形成されている。このワード線の裏打ち配線２０４が不要な場合、共通電位線ＶＳＳを、ビットコンタクト周囲を開口した面状パターンとすることもできる。
【０１１５】
その後は、他の実施形態と同様に、第４層目の層間絶縁層を成膜後、これにビットコンタクト用のプラグ５６ａ，５６ｂを形成し（図６７）、ビット線ＢＬ１，ＢＬ２を配線する（図６８）。
【０１１６】
本実施形態では、第２，第７実施形態と同様な効果に加え、上層配線層で形成した電源電圧供給線の配線抵抗を低減することが可能となる。
【０１１７】
第１０実施形態
本実施形態は、前記発明の特徴丸６を、上記第９実施形態に追加適用した場合である。
図６９（ａ）〜図７８（ａ）は、本実施形態のＳＲＡＭ装置の配置パターン図、各図（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図、各図（ｃ）は（ａ）のＢ−Ｂ’線に沿った断面図である。また、各図（ｄ）に、比較例として第４実施形態で用いた従来例２を併せて示す。
【０１１８】
本実施形態では、図６９までは、第９実施形態とほぼ同様な工程である。
すなわち、トランジスタ形成後、第１層目の溝配線４２，４４を各種コンタクトとともに形成し、第２層目の層間絶縁層３２を成膜後、第２層目の溝配線１９２を、プラグ３４ａ等の形成と同時に、共通電位が付与される不純物領域上の第１層目の溝配線４２上に形成する。
【０１１９】
図７０では、記憶ノード配線となる膜の成膜を行うが、本実施形態では、この膜を下層の導電膜２１２と、上層のエッチング保護膜２１４の２層構造とする。これは、詳細は次に述べるが、２つの記憶ノード配線層を２回のフォトリソグラフィ加工技術を用いて形成するためである。このエッチング保護膜２１４は、下層の導電膜２１２とエッチング選択比が高い材料であればよく、ＳｉＯ2 等の有機材料、又は下地とは種類の異なる導電材料などで構成される。
なお、これに該当する従来例２の工程では、単層の導電膜９５が成膜される。
【０１２０】
つぎに、図７１では、２つの記憶ノード配線層の一方のパターンで、例えばフォトレジスト等のパターン２１６を形成する。
続く図７２において、このパターン２１６をマスクとしたエッチングにより、エッチングマスク層２１４ａをパターンニングする。
【０１２１】
同様な方法で、他の記憶ノード配線層のパターンにて、導電膜２１２の表出面にフォトレジスト等のパターン２１８を形成し（図７３）、これをマスクとしたエッチングにより、導電膜２１２のパターンニングを行う（図７４）。このとき、エッチング保護層２１４ａが、自己整合マスクとして機能し、その直下の導電膜部分がエッチングされない。このため、図７４に示すエッチング終了後には、２層の第１の記憶ノード配線層２１２ａ（及び２１４ａ）と、単層の第２の記憶ノード配線層２１２ｂが、所定のプラグ間を接続して形成される。
なお、第１の記憶ノード配線層は、その上層側のエッチング保護層２１４ａが膜厚，材料またはエッチング条件によってエッチング終了時点でエッチオフされる場合、或いはパターニング後に別工程で除去する場合には、単層となる。このエッチング保護層２１４ａを別工程で除去することが望ましい場合としては、それが有機材料で耐熱性が劣る場合がある。エッチング保護層２１４ａが導電材料、またはＳｉＯ2 等の通常の絶縁材料であれば、この図示のように、そのまま残存させてよい。
【０１２２】
図７５以降は、ビット線接続配線層をビット線より一層下の配線層で形成する以外、先の第９実施形態と同様な工程を行う。
すなわち、第３の層間絶縁層３８を成膜後、これにプラグ５２ａ，５２ｂ，１９４を形成し（図７５）、共通電位線ＶＳＳおよびビット線接続配線層３６ａ等を形成する（図７６）。また、第４の層間絶縁層５４を成膜し（図７７）、これにビットコンタクト用のプラグ５６ａ，５６ｂを形成し、ビット線ＢＬ１，ｂｌ２を配線する（図７８）。
以後は、所定の諸工程を経て当該ＳＲＡＭ装置を完成させる。
【０１２３】
本実施形態に係るＳＲＡＭ装置その製造方法では、２つの記憶ノード配線層の形成膜を２層とし、その上層側のエッチング保護膜を一方の配線層パターンにて形成しておき、他方の配線層パターンにて下層の導電膜をパターンニングする際に、エッチング保護層をエッチングマスクとして機能させて２つの記憶ノード配線層を同時形成する。
このため、本実施形態では、２つの記憶ノード配線層のピッチが緩和されている。
【０１２４】
図７９は、本実施形態のＳＲＡＭセルのデザインルールおよびセルサイズを、２つの比較例、即ち比較例１（第２，第７〜第９の実施形態）と比較例２（従来例２）とともに示す説明図である。
本発明に係る６トランジスタ型のＳＲＡＭ装置において、配線に関する最小のデザインルールは記憶ノード配線層までで決まる。したがって、図７９において、（ａ）は本実施形態、（ｂ）は比較例１、（ｃ）は比較例２について、ＬＯＣＯＳ，ゲート電極，記憶ノード配線のパターン、それぞれのライン幅、スペース幅、ピッチ（ライン幅とスペース幅の合計）、最小ピッチの半分で規定されるデザインルール、セスサイズを示している。
【０１２５】
比較例１ではデザインルールを決めるのは記憶ノード配線のパターンであり、また、比較例２では、デザインルールを決めるのはＬＯＣＯＳとゲート電極のパターンであり、その何れの場合も、ライン幅およびスペース幅が０．２μｍでピッチが０．４μｍであることから、デザインルールは０．２μｍと小さい。
これに対し、本実施形態のＳＲＡＭ装置では、出来上がりのパターン自体は比較例１と同じにもかかわらず、記憶ノード配線を２つのパターンにて分けて形成することから、その特にスペース幅が従来の０．２μｍから３倍に緩和され、そのためピッチも０．８μｍと２倍に緩和されている。その結果、本実施形態のＳＲＡＭ装置でデザインルールを決めるのはゲート電極パターンとなり、そのピッチは０．６μｍであり、０．３μｍのデザインルールとなっている。これによって、本実施形態では、２つの比較例１，２の何れに対しても、デザインルールが５０％増しになっており、パターン形成が容易になる。
一方、セルサイズの比較では、本実施形態が４．０８μｍ2 と、比較例２の４．２５μｍ2 に比べ小さい。また、この図示例では比較例１とセルサイズは同じであるが、上記したようにデザインルールが５０％増しなので、本実施形態のＳＲＡＭセルが更なるセル面積の縮小化が容易である。
【０１２６】
また、本実施形態では、記憶ノード配線のエッチングマスク層を２つのパターン間で別々のフォトリソグラフィにて形成することから、その２つのパターン間隔は、最低でもフォトリソグラフィのアライメント余裕とエッチングで分離できる下限の幅を満たせば、両者が接触することはない。このため、２つの記憶ノード配線層の間隔をフォトリソグラフィの解像限界以下で形成することが可能となる。したがって、この意味でも、比較例１よりも、セル面積の縮小化が容易である。
【０１２７】
このように、本実施形態では、先の実施形態が有する種々の利点に加え、記憶ノード配線層のピッチが緩和され、また、２つの記憶ノード配線層の間隔をフォトリソグラフィの解像限界以下で形成することが可能となり、そのぶんセル面積の縮小化が容易であるといった利点がある。
【０１２８】
【発明の効果】
以上説明してきたように、本発明に係る半導体記憶装置によれば、異なる導電型の能動領域をチャネル電流方向が平行となるように配置し、かつチャネル電流方向のセル間で分離されている。また、当該能動領域にゲート電極パターンを全て直交させている。これにより、ゲート電極パターンのアライメントずれによってセル内のトランジスタサイズが殆ど変化しない、或いは変化しても一律に変化させることができる。これは、本発明をＳＲＡＭセルに適用した場合、そのインバータ特性が変化しないためデータ保持特性等のメモリセル特性について期待した特性が得られ、またメモリセルアレイ内、或いはチップ間で特性バラツキが低減される。
この平行配置された能動領域およびゲート電極のパターン形成時に位相シフト法の適用が容易化され、この超高解像度パターン形成技術によって、高集積、大容量の半導体記憶装置が実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るｐＭＯＳ負荷型のＳＲＡＭセルの回路図である。
【図２】本発明が適用可能な６トランジスタ型ＳＲＡＭセルを説明するための図である。
【図３】本発明の第１実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、能動領域の形成までを示す。
【図４】本発明の第１実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、ゲート電極パターン（ワード線および共通ゲート線）の形成までを示す。
【図５】本発明の第１実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第１のコンタクト形成までを示す。
【図６】本発明の第１実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第２層目の配線層（記憶ノード配線層，電源線および共通電位線）の形成までを示す。
【図７】本発明の第１実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第３層目の配線層（ビット線接続配線層）の形成までを示す。
【図８】本発明の第１実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第４層目の配線層（ビット線）の形成までを示す。
【図９】図５の工程における自己整合コンタクト孔の開孔後の拡大断面図である。
【図１０】図５の工程におけるゲート線コンタクト孔の開孔後の拡大断面図である。
【図１１】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、能動領域の形成までを示す。
【図１２】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、ゲート電極パターン（ワード線および共通ゲート線）の形成までを示す。
【図１３】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第１のコンタクト形成までを示す。
【図１４】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第２層目の配線層（電源線および共通電位線）の形成までを示す。
【図１５】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第３層目の配線層（記憶ノード配線層）の形成までを示す。
【図１６】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第４層目の配線層（ビット線接続配線層）の形成までを示す。
【図１７】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第５層目の配線層（ビット線）の形成までを示す。
【図１８】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ゲート電極パターン（ワード線および共通ゲート線）の形成までを示す。
【図１９】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第１のコンタクト形成までを示す。
【図２０】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の層間絶縁層に埋込形成された溝配線による電源電圧供給線（電源線および共通電位線）の形成までを示す。
【図２１】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の配線層（記憶ノード配線層）の形成までを示す。
【図２２】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目のプラグ形成までを示す。
【図２３】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目の配線層（ビット線接続配線層）の形成までを示す。
【図２４】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第４層目のプラグ形成までを示す。
【図２５】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第４層目の配線層（ビット線）の形成までを示す。
【図２６】第３実施形態の変形例を示す第２層目の埋込導電層（溝配線）形成後のパターン図である。
【図２７】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ゲート電極パターン（ワード線および共通ゲート線）の形成までを示す。
【図２８】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第１のコンタクト形成までを示す。
【図２９】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の層間絶縁層に埋込形成された溝配線による電源電圧供給線（電源線および共通電位線）の形成までを示す。
【図３０】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の配線層（記憶ノード配線層）の形成までを示す。
【図３１】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目のプラグ形成までを示す。
【図３２】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、従来例について第３層目の配線層（電源線および共通電位線）の形成までを示す。
【図３３】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、従来例について第４層目のプラグ形成までを示す。
【図３４】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ビット線の形成までを示す。
【図３５】第４実施形態の変形例１を示す第２層目の埋込導電層（溝配線）形成後のパターン図である。
【図３６】第４実施形態の変形例２を示す第２層目の埋込導電層（溝配線）形成後のパターン図である。
【図３７】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ゲート電極パターン（ワード線および共通ゲート線）の形成までを示す。
【図３８】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第１のコンタクト形成までを示す。
【図３９】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の層間絶縁層に埋込形成された溝配線による電源電圧供給線（電源線および共通電位線）の形成までを示す。
【図４０】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の配線層（記憶ノード配線層）の形成までを示す。
【図４１】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目のプラグ形成までを示す。
【図４２】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、従来例について第３層目の配線層（電源線および共通電位線）の形成までを示す。
【図４３】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、従来例について第４層目のプラグ形成までを示す。
【図４４】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ビット線の形成までを示す。
【図４５】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、ゲート電極パターン（ワード線および共通ゲート線）の形成までを示す。
【図４６】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、第１のコンタクト形成までを示す。
【図４７】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の層間絶縁層に埋込形成された溝配線による電源電圧供給線（電源線および共通電位線）の形成までを示す。
【図４８】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の配線層（記憶ノード配線層）の形成までを示す。
【図４９】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目のプラグ形成までを示す。
【図５０】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、従来例について第３層目の配線層（電源線および共通電位線）の形成までを示す。
【図５１】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、従来例について第４層目のプラグ形成までを示す。
【図５２】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、ビット線の形成までを示す。
【図５３】第６実施形態の変形例２を示す第２層目の埋込導電層（溝配線）形成後のパターン図である。
【図５４】第６実施形態の変形例３を示す第２層目の埋込導電層（溝配線）形成後のパターン図である。
【図５５】本発明の第７実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の層間絶縁層に埋込形成された溝配線による電源電圧供給線（電源線、共通電位線およびビット線接続配線層）の形成までを示す。
【図５６】本発明の第７実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の配線層（記憶ノード配線層）の形成までを示す。
【図５７】本発明の第７実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目のプラグ形成までを示す。
【図５８】本発明の第７実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ビット線の形成までを示す。
【図５９】本発明の第８実施形態に係るＳＲＡＭセルの製造過程のパターン図であり、第３層目の配線層（共通電位線およびビット線接続配線層）の形成までを示す。
【図６０】図５９に示すＳＲＡＭセルの断面図である。
【図６１】第８実施形態の変形例を示す同パターン図である。
【図６２】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第１のコンタクト形成までを示す。
【図６３】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の層間絶縁層に埋込形成された溝配線による配線（電源線および内部接続用配線）の形成までを示す。
【図６４】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の配線層（記憶ノード配線層）の形成までを示す。
【図６５】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目のプラグ形成までを示す。
【図６６】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目の配線層（共通電位線）の形成までを示す。
【図６７】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第４層目のプラグ形成までを示す。
【図６８】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ビット線の形成までを示す。
【図６９】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第１のコンタクト形成までを示す。
【図７０】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第２層目の配線（記憶ノード配線層）を形成する際の成膜までを示す。
【図７１】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第１の記憶ノード配線パターンにて行うエッチング保護膜加工用のフォトレジストパターン形成までを示す。
【図７２】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、同エッチング保護膜のパターンニングまでを示す。
【図７３】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第２の記憶ノード配線パターンにて行う導電膜加工用のフォトレジストパターン形成までを示す。
【図７４】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、同導電膜のパターンニングまでを示す。
【図７５】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第３層目のプラグ形成までを示す。
【図７６】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第３層目の配線層（共通電位線等）の形成までを示す。
【図７７】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第４層目のプラグ形成までを示す。
【図７８】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、ビット線の形成までを示す。
【図７９】第１０実施形態のＳＲＡＭセルのデザインルールおよびセルサイズを、２つの比較例とともに示す説明図である。
【図８０】従来技術１に係るｐＭＯＳ負荷型ＳＲＡＭセルの配置パターン例を示す平面図である。
【図８１】従来技術２に係るｐＭＯＳ負荷型ＳＲＡＭセルの配置パターン例を示す平面図である。
【符号の説明】
１，４０，６０，６０’，７０，７０-1，７０-2，１１０，１４０，１４０-1，１４０-2，１４０-3，１８０，１９０，１９０’，２００，２００’，２００-1，２００-1’，２１０…ｐＭＯＳ負荷型ＳＲＡＭセル、２…半導体基板、４…素子分離領域、６，６２，７２ａ，７２ｂ，１０４ａ，１０４ｂ，１４０…ｐ型能動領域（第１の能動領域）、７，６４，７４ａ，７４ｂ，１０６ａ，１０６ｂ１４４…ｎ型能動領域（第２の能動領域）、８…ゲート酸化膜、９…ポリシリコン膜、１０…ＷＳｉx 膜、１２…オフセット絶縁膜、１４…ｎ+ 不純物領域、１６…ｐ+ 不純物領域、１８…窒化シリコン膜（第１の層間絶縁層）、２０…酸化シリコン膜（第１の層間絶縁層）、２２ａ〜２８ｂ，７８ａ〜８６ｂ，１２２，１２４，１４８ａ〜１５２ｂ，１５８ａ，１５８ｂ…第１層目のコンタクト、３０ａ，３０ｂ，５０ａ，５０ｂ，９６ａ，９６ｂ，１２８ａ，１２８ｂ，１７０，１７０ｂ，１７４ａ，１７４ｂ…記憶ノード配線層、３１ａ〜３１ｃ，１６８ａ，１６８ｂ，２０２…ランディングパッド層、３２…第２の層間絶縁層、３４ａ，３４ｂ，４６ａ〜４８ｂ，８８ａ〜９２ｂ，１３２，１３４，１６０ａ〜１６６ｂ…第２層目のプラグ、３６ａ，３６ｂ，１８２…ビット線接続配線層、３８…第３の層間絶縁層、３９ａ，３９ｂ，５２ａ〜５２ｃ，９８ａ，９８ｂ，１７２ａ，１７２ｂ，１９４，１９８…第３層目のプラグ、４２，４４，１００ａ〜１０２ｂ，１５４，１５６…第１層目の溝配線（溝配線からなる埋込導電層）、５４…第４の層間絶縁層、５６ａ，５６ｂ，９８ａ，９８ｂ…第４層目のプラグ、１９２，１９６…内部接続用の第２層目の溝配線、２０４…ワード線裏打ち配線、２１２…導電膜、２１２ａ…第１の記憶ノード配線、２１２ｂ…第２の記憶ノード配線、２１４…エッチング保護膜、２１４ａ…エッチングマスク層、２１６，２１８…フォトレジストパターン、ＷＬ１，ＷＬ２…ワード線、ＧＬ１，ＧＬ２，７６ａ，７６ｂ，１１６ａ，１１６ｂ，１４６ａ，１４６ｂ…共通ゲート線、ＢＬ１，ＢＬ２…ビット線、Ｑｎ１，Ｑｎ１…駆動トランジスタ、Ｑｎ３，Ｑｎ４…ワードトランジスタ、Ｑｐ１，Ｑｐ１…負荷トランジスタ。
【発明の属する技術分野】
本発明は、例えば６トランジスタ構成のＳＲＡＭセル等、メモリセルが相補のチャネル導電型を有するトランジスタ構成である半導体記憶装置に関する。とくに、本発明は、パターンの合わせずれによるトランジスタ特性のバラツキを低減して面積縮小が可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
ＳＲＡＭセルは、一般に、フリップフロップと、ワード線の印加電圧に応じて導通／非導通が制御されフリップフロップの２つの記憶ノードそれぞれをビット線に接続するか否かを決める２つのトランジスタ（ワードトランジスタ）とから構成され、フリップフロップの負荷素子の違いにより、ＭＯＳトランジスタ負荷型と高抵抗負荷型との２種類に大別できる。このうちＭＯＳトランジスタ負荷型は、６つのトランジスタ構成となっており、負荷トランジスタの種類に応じてｐ型チャネルのＭＯＳトランジスタ（以下、ｐＭＯＳ）負荷型、ＴＦＴ(Thin Film Transistor)負荷型が知られている。
【０００３】
従来技術１
図８０は、従来のｐＭＯＳ負荷型ＳＲＡＭセルの配置パターン例を示す平面図である。この図８０は、トランジスタのゲート形成後の様子を示すもので、セル内部接続線やビット線等の上層配線層は省略されている。その代わりに図８０では、上層配線層により接続される部分同士の結線をパターン図に重ねて示している。
【０００４】
図８０において、符号３００はｐＭＯＳ負荷型のＳＲＡＭセル、３０２ａ，３０２ｂはｎ型チャネルを有するＭＯＳトランジスタ（以下、ｎＭＯＳ）が形成されるｐ型の能動領域、３０４ａ，３０４ｂはｐＭＯＳが形成されるｎ型の能動領域を示し、当該能動領域３０２ａ，３０２ｂ，３０４ａ，３０４ｂの周囲は、例えばＬＯＣＯＳ或いはトレンチによる素子分離絶縁領域となっている。
【０００５】
この従来のＳＲＡＭセル３００において、２つのｐ型能動領域３０２ａ，３０２ｂはそれぞれ平面形状がほぼ直角に外側に曲がっており、その屈曲部を挟んで両側に駆動トランジスタＱｎ１（又はＱｎ２）とワードトランジスタＱｎ３（又はＱｎ４）とが形成されている。ワードトランジスタＱｎ３とＱｎ４のポリシリコンゲート(Poly-Si Gate)電極を兼ねるワード線ＷＬが、２つのｐ型能動領域３０２ａ，３０２ｂ双方に対しほぼ直交し図８０の横方向にセル間を貫いて配線されいる。これに対し、駆動トランジスタＱｎ１又はＱｎ２のポリシリコンゲート電極を兼ねる共通ゲート線３０６ａ，３０６ｂはセルごとに個別に設けられている。すなわち、共通ゲート線３０６ａがｐ型能動領域３０２ａに対し図８０の縦方向に直交し、また同様な方向に、共通ゲート線３０６ｂがｐ型能動領域３０２ｂに対し直交している。
これら共通ゲート線３０６ａ，３０６ｂは、それぞれｎ型能動領域３０４ａ，３０４ｂに対しても直交している。これにより、ｎ型能動領域３０４ａ，３０４ｂにそれぞれｐＭＯＳ（負荷トランジスタＱｐ１又はＱｐ２）が形成されている。この負荷トランジスタＱｐ１と前記駆動トランジスタＱｎ１とにより第１のインバータが構成され、同様に、負荷トランジスタＱｐ２と前記駆動トランジスタＱｎ２とにより第２のインバータが構成されている。なお、これら共通ゲート線３０６ａ，３０６ｂは、それぞれ途中から分岐しており、図８０に結線で示すように、２層目のポリシリコン配線層で一方のインバータの入力が他方のインバータ出力に相互に接続されている。また、電源電圧ＶCCの供給線，共通電位ＶSSの供給線およびビット線ＢＬ１，ＢＬ２が図示のように結線されている。
【０００６】
従来技術２
近年、例えば“A LOW COST MICROPROCESSOR COMPATIBLE, 18.4μm2,6-T BULK CELL TECHNOLOGY FOR HIGH SPEED SRAMS. VLSI Symposium Report,PP65-66,1993”において、ワード線を各ワードトランジスタ毎に分離して配置したスプリットワード線(Split Word Line) 型ＳＲＡＭセルが提案されている。
図８１は、この文献に記載されたスプリットワード線型セルの配置パターンを示しており、図８０と同様に示す平面図である。
【０００７】
このスプリットワード線型ＳＲＡＭセル３１０において、ｎＭＯＳが形成されるｐ型能動領域３１２が各インバータ及びワードトランジスタ間で共通に設けられ、かつワード線方向に隣接するセル間でも共通化されている。同様に、ｐＭＯＳが形成されるｎ型能動領域３１４が各インバータ間、及びワード線方向に隣接するセル間で共通に設けられている。
なお、図８１において示す結線は基本的には図８０と同様であるが、ここでは各インバータのｐＭＯＳとｎＭＯＳの直列接続が２層目のポリシリコン層、当該直列接続点と他のインバータ入力との接続および電源電圧ＶCCの供給線等が３層目のポリサイド層、共通電位ＶSSの供給線およびビット線が４層目のメタル配線層で構成されている。
【０００８】
【発明が解決しようとする課題】
ところで、一般に、半導体メモリ装置の高集積化，大容量化を進めるうえでパターン形成の微細化が必須である。このパターン形成の微細化は、主に、パターン自体の微細形成と、異なるパターン間におけるフォトマスクのアライメントにおける合わせずれ量の削減およびパターン間の合わせずれが問題とならない自己整合形成技術の導入とによって達成される。
【０００９】
現在、前者のパターン自体の微細化は、レジスト材料の改良，当該レジストをパターン転写マスクに用いる配線等の加工精度のほか、露光装置の光源を、ｇ線，ｉ線からＫｒＦエキシマレーザ，ＡｒＦエキシマレーザ，更にはＸ線へと、より短波長化することにより達成される。
一方、後者のパターン間の合わせずれに関しては、自己整合形成技術の適用によって高い特性及び信頼性を確保しながら合わせずれ量の大幅な削減ができる。しかし、実際のデバイス製造では自己整合形成技術ができる工程が限られる。その他の工程では、パターン間の合わせずれ量が露光装置の機械精度に依存し、機械精度の大幅な向上がないために、この合わせずれ量の削減はパターン自体の微細化ほど進展していないのが現状である。
したがって、特に自己整合技術が適用できない工程でパターン間の合わせずれが発生した場合でも、それが特性及び信頼性等からみて問題とならないパターン設計が求められる。
【００１０】
しかし、図８０及び図８１に示し前述した従来技術１及び２のＳＲＡＭセルでは、このパターン間の合わせずれを十分に考慮したパターン設計になっていない。
【００１１】
例えば図８０に示す従来技術１のＳＲＡＭセル３００では、ｎＭＯＳを形成するｐ型能動領域３０２ａ，３０２ｂが外側に屈曲し、マスク上のパターンが矩形を組み合わせたパターンとなっているにもかかわらず、実際の出来上がりのパターンは、図示のように角が大きく丸まって変形してしまう。これは、マスクパターンを用いてレジスト上に露光（パターン転写）する際に、レジスト残しによるパターン形成の場合は光強度過剰、レジスト除去によるパターン形成の場合は光強度不足によって引き起こされる。具体的に図示例の場合、駆動トランジスタＱｎ１，Ｑｎ２はゲート幅（チャネル電流方向と直交する重ね合わせサイズ）が増大し、ワードトランジスタＱｎ３，Ｑｎ４はゲート幅が減少する傾向にある。
【００１２】
また、このパターン変形に加え、ｐ型能動領域３０２ａ，３０２ｂのパターン自体が屈曲しており、その上にゲート電極（この場合、ワード線ＷＬ及び共通ゲート線３０６ａ，３０６ｂ）を形成する際に、そのフォトマスクの合わせずれによってトランジスタサイズ（チャネル形成領域の大きさ）がばらついてしまう。
たとえば、図８０において、ｐ型能動領域３０２ａ，３０２ｂのパターン（実際には、ＬＯＣＯＳパターン）に対し、共通ゲート線３０６ａ，３０６ｂ等のゲートパターンが右にずれると、駆動トランジスタＱｎ２のゲート幅が小さくなり、駆動トランジスタＱｎ１のゲート幅が大きくなる。逆に、ゲートパターンが左にずれると、駆動トランジスタＱｎ１のゲート幅が小さくなり、駆動トランジスタＱｎ２のゲート幅が大きくなる。これにより、何れの場合もフリップフロップを構成する２個のインバータ特性が均等でなくなり、フリップフロップの安定性、さらにはＳＲＡＭメモリセルのデータ保持特性が低化する。
また、ゲートパターンが下にずれると、ワードトランジスタＱｎ３，Ｑｎ４のゲート幅が共に小さくなる。これにより、ＳＲＡＭメモリセルの読み出し又は書き込み時に、特に低い電位レベルで保持されていたローノード(Low Node)側において、ビット線からワードトランジスタ，記憶ノード，駆動トランジスタ，共通電位供給線へと流れるセル電流の電流経路の抵抗が大きくなり、読み出し又は書き込み動作が遅くなる。逆に、ゲートパターンが上にずれると、この図８０に示すセルでは問題ないが、ビットコンタクトを挟んで上下対称に配置された図８０の上側に隣接するセルについて、上記した図８０でゲートパターンが下にずれることと同じことが起こり、その結果、セル電流経路の抵抗が大きくなって読み出し又は書き込み動作が遅くなる。
【００１３】
このように、ｎＭＯＳ側のサイズ変化、即ち駆動トランジスタとワードトランジスタのサイズが相対変化すると、セル特性（データ保持特性，高速性等）が低化することとなる。
上述したパターンの合わせずれ量がウェハ内の位置（例えば、チップごとに）によって少しずつ変わることによって、この特性変化もウェハ内の位置によって変化し、これがメモリセルアレイ内、或いはチップ間で半導体製品の特性バラツキとして現れる。
【００１４】
このようなトランジスタサイズに起因した特性の低化及びバラツキの問題は、図８１に示すスプリットワード線型ＳＲＡＭセルでも起こる。
このスプリットワード線型ＳＲＡＭセル３１０では、能動領域３１２，３１４が隣接セル間で共通に接続され、その共通接続部分が他の部分に対して屈曲しているために、屈曲部に隣接する駆動トランジスタＱｎ１，Ｑｎ２と負荷トランジスタＱｐ１，Ｑｐ２の双方でサイズ変化が問題となる。とくに、この種のＳＲＡＭセルはビット線配線方向の合わせずれに弱く、インバータ間でバラツキが生じ易くなり、この場合も当該メモリセルのデータ保持特性が低化し、読み出しまたは書き込み速度が低下する。
【００１５】
かかる特性の低化及びバラツキの問題は、能動領域の屈曲点に対しゲート電極を十分に離すことによって回避できるが、それではセル面積が増大し好ましくない。
【００１６】
ところで、従来では、電源電圧供給線をメタル配線層で形成しているが、例えば図８１に示す如く、電源電圧供給線をＬＯＣＯＳや１層目のポリシリコン配線（ワード線ＷＬ１，ＷＬ２または共通ゲート線３１６ａ，３１６ｂ）と同程度のピッチで配線する必要がある。その場合、高解像度パターンニングではレジスト膜厚を薄くするが、エッチング後のレジスト残膜厚を確保する必要から、電源電圧供給線となるメタル配線層の膜厚を余り厚くできない。たとえば、このときのレジスト膜厚をＬＯＣＯＳや１層目のポリシリコン配線の形成時と同様に０．７μｍとすると、電源電圧供給線となるメタル配線層の膜厚は２００ｎｍ以下にする必要がある。
しかし、２００ｎｍ以下の薄いメタル配線層では、エレクトロマイグレーション（ＥＭ）耐性の観点から配線材料はＴｉ系に限定され、その結果、電源電圧供給線の配線抵抗を低くできないという問題がある。
【００１７】
この問題を回避するために、メタル配線を低抵抗なＡｌで形成しようとすると、Ａｌの上下に積層される反射防止膜やバリアメタルを含めたメタル配線のトータルな膜厚を、ＥＭ耐性の観点から４００ｎｍにしなければならない。この場合、配線層パターンニング時のレジスト膜厚を、第１層目のポリシリコンをパターンニングする際の２倍以上（例えば、１．４μｍ以上）にする必要がある。そのため、Ａｌ配線層のピッチは、第１層目のポリシリコン層の１．５倍程度に大きくとらなければならない。
【００１８】
たとえば、図８１の例において、ｘｙ方向のセルサイズを同等と仮定すると、第１層目のポリシリコン層を４本配置する同じセル一辺のサイズに、Ａｌ配線層により４層目のメタル配線層を２．５本配置することはかなり無理がある。
この図８１のセルパターンでは、ビット線方向のセルサイズが第１層目のポリシリコン層で決められ、その微細化が進まない限り、これ以上のサイズ縮小は難しい。
その一方、ワード線方向のセルサイズは２層目以降の上層配線層のピッチで決まっている。このため、電源電圧供給線の低抵抗化を進めるには、上記した如く配線の材料やピッチに制約があり、配線の多層化をより一層進めざるを得ない。しかし、配線の多層化は、製造プロセスが複雑化するだけでなく、セルサイズ縮小によるコスト低減効果を著しく損ね、或いは却ってコストが増大し、好ましくない。
【００１９】
本発明は、このような実情に鑑みてなされ、メモリセル面積の増大を有効に抑制しながら、或いは逆に縮小しながら、ゲート形成時のパターンずれによる特性低化を有効に防止した半導体記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明に係る半導体記憶装置は、お互いに直列に接続されてそれぞれのゲートが共通に接続された第１導電型の駆動トランジスタと第２導電型の負荷トランジスタとからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータと、前記２つのインバータの一方の入力と他方の出力との共通ノードに接続された第１導電型の第１のアクセストランジスタと、前記２つのインバータの一方の出力と他方の入力との共通ノードに接続された第１導電型の第２のアクセストランジスタと、をそれぞれが含む複数のメモリセルを有し、各メモリセルにおいて、前記第１導電型の駆動トランジスタ、前記第１のアクセストランジスタおよび前記第２のアクセストランジスタのチャネルが形成される第１の能動領域と、前記第２導電型の負荷トランジスタのチャネルが形成される第２の能動領域は、前記メモリセルに含まれる全てのトランジスタのチャネル電流方向が当該メモリセル内で互いに平行となるように配置され、かつ、前記チャネル電流方向と直交する方向の隣接メモリセル間でそれぞれ分離され、前記ゲートは、各インバータを構成する前記駆動トランジスタと前記負荷トランジスタにおいて共有され、前記第１の能動領域と前記第２の能動領域とにそれぞれ交差する直線状の共通ゲート線である。
このようなトランジスタ能動領域の配置パターンは、ｎ型の駆動トランジスタを直列接続させ、その両端のそれぞれに異なる２本のワード線を直交させてワードトランジスタを配置した、いわゆるスプリットワード線型ＳＲＡＭセルに好適である。
【００２６】
以上のような本発明に係る半導体記憶装置では、ｐ型とｎ型の２つのトランジスタ能動領域が、セル内でトランジスタのチャネル電流方向が平行になるように配置される。具体的には、ｐ型とｎ型の２つのトランジスタ能動領域を、例えば、平行に配置された単純な矩形パターン、或いは段差等を設けてワードトランジスタと駆動トランジスタのゲート幅を変えた略矩形状のパターンで形成することができる。したがって、その上に重ねて形成されるゲート電極パターン（ワード線及び共通ゲート線）を互いに平行に配置することができる。
しかも、本発明に係る半導体記憶装置では、トランジスタ能動領域が、その配置方向と直交する隣接セル間で分離され、従来のような屈曲部を有しない。そのため、既に形成された能動領域のパターンに対しゲート電極パターンを重ね合わせる際の合わせずれによって、トランジスタのサイズ（ゲート電極パターンと能動領域の重ね合わせ領域のサイズ）がトランジスタ間で一様に変化する。ｘｙ方向のパターンずれのみならず、回転ずれ（θずれ）が生じてもトランジスタサイズが一様に変化する。したがって、パターン間の合わせずれによってセル内のトランジスタ特性にアンバランスが生じない。
【００３２】
【発明の実施の形態】
以下、本発明に係る半導体装置の実施形態を、６トランジスタ構成のｐＭＯＳ負荷型ＳＲＡＭセルを例として図面を参照しながら詳細に説明する。
図１は、本発明の実施形態に係るｐＭＯＳ負荷型のＳＲＡＭセルの回路図である。
【００３３】
図１において、ｎ型チャネルを有するＭＯＳトランジスタ（以下、“ｎＭＯＳ”という）であるＱｎ１とＱｎ２は駆動トランジスタ、ｐ型チャネルを有するＭＯＳトランジスタ（以下、“ｐＭＯＳ”という）であるＱｐ１とＱｐ２は負荷トランジスタを示し、これらによって入力が互いに交叉して一方の入力が他方の出力に接続され他方の入力が一方の出力に接続された２つのインバータ（フリップフロップ）が構成されている。また、ｎＭＯＳであるＱｎ３とＱｎ４は、ワード線ＷＬ１，ＷＬ２の印加電圧に応じて各インバータの接続点（記憶ノードＮＤ１，ＮＤ２）をビット線ＢＬ１，ＢＬ２に接続するか否かを制御するワードトランジスタを示す。このセル構成は一般的であり、ここでは、これ以上の詳細な接続関係の説明は省略する。
【００３４】
このｐＭＯＳ負荷型のＳＲＡＭセルでは、片側のビット線ＢＬ１を高電位にするようにして、ワードトランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬ１，ＷＬ２を介して所定電圧を印加することで両トランジスタＱｎ３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，ＮＤ２に電荷を蓄積する。片側の記憶ノードが“ハイ（Ｈ）”になると、フリップフロップ構成の特徴として、もう一方の記憶ノードが“ロー（Ｌ）”となるように、駆動トランジスタＱｎ１，Ｑｎ２および負荷トランジスタＱｐ１，Ｑｐ２が動作する。たとえば、記憶ノードＮＤ１が“Ｈ”，記憶ノードＮＤ２が“Ｌ”の場合は、トランジスタＱｎ２とＱｐ１がオン状態、トランジスタＱｎ１とＱｐ２がオフ状態をとり、記憶ノードＮＤ１が電源電圧ＶCCの供給線から電荷の供給を受け、記憶ノードＮＤ２が接地電位に保持され続ける。逆に、ビット線ＢＬ１電位が“Ｌ”のときワードトランジスタＱｎ３がオンすることによって記憶ノードＮＤ１が強制的に“Ｌ”に移行するか、ビット線ＢＬ２電位が“Ｈ”のときにワードトランジスタＱｎ４がオンすることによって記憶ノードＮＤ２が強制的に“Ｈ”に移行すると、トランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２が全て反転し、記憶ノードＮＤ２が電源電圧ＶCCの供給線から電荷の供給を受け、記憶ノードＮＤ１が接地電位に保持されるようになる。このように、電荷保持をフリップフロップで行うことで、電荷を静的に記憶ノードＮＤ１，ＮＤ２に保持し、その電位が“Ｌ”であるか“Ｈ”であるかを、それぞれ“０”と“１”のデータに対応させて、このデータをセル内の６つのトランジスタで記憶させることができる。
【００３５】
図２は、本発明が適用可能な６トランジスタ型ＳＲＡＭセルを説明するための図であり、第１のコンタクト形成後におけるパターン図である。
図２（ａ）に示すタイプＡでは、ｎＭＯＳが形成されるｐ型能動領域，ｐＭＯＳが形成されるｎ型能動領域が、それぞれセル内で２つに分離されている。また、２つのｐ型能動領域が屈曲しており、共に同一なワード線ＷＬに直交することによりワードトランジスタが形成されている。共通電位ＶSSは２つのｐ型能動領域の外側端から供給される。同様に、電源電圧ＶCCは、２つのｎ型不純物領域の外側端から供給される。
図２（ｂ）に示すタイプＢは、タイプＡと比べると、ｐ型能動領域およびｎ型能動領域が単一であり、それぞれの中央部から共通電位ＶSSまたは電源電圧ＶCCが供給される。
図２（ｄ）に示すタイプＤは、ノード配線を第１層目のポリシリコン層のみで行い、かつ平行ライン状に配置するために、タイプＡと比べるとｐ型能動領域が３つに分離され、全体的に縦長のセルとなっている。
図２（ｃ）に示すタイプＣは、いわゆるスプリットゲート型と称するもので、ｐ型能動領域，ｎ型能動領域と、２本のワード線ＷＬ１，ＷＬ２を含む第１層目のポリシリコン層とが直交し、これによりｐ型能動領域両端にそれぞれワードトランジスタが形成されている。
これらのうち、本発明はタイプＡ〜Ｃに適用される。
【００３６】
本発明の特徴および適用可能なＳＲＡＭセルタイプは、大まかには、以下の点に集約できる。
▲１▼：ｐ型能動領域とｎ型能動領域を、それぞれに形成されるトランジスタのチャネル電流方向が平行となるように配置し、かつ、それぞれがセル間で分離する（タイプＣ）。
▲２▼：電源電圧供給線を、層間絶縁層の貫通溝を導電材料で埋め込んだ溝配線とする（タイプＡ〜Ｃ）。
▲３▼：電源電圧供給線へのコンタクト構造を２層コンタクトを用いて形成する（タイプＡ〜Ｃ）。
▲４▼：ビット線接続配線層を溝配線により形成する（タイプＣ）。
▲５▼：電源電圧供給線の一方を溝配線とした場合、他方を上層メタル配線とし、かつ、配線方向と直交する２セル間で連結したパターンとする（好適にはタイプＣ、タイプＡとＢも適用可）。
▲６▼：２つの記憶ノード配線層の形成膜を２層とし、その上層側のエッチング保護膜を一方の配線層パターンにて形成しておき、他方の配線層パターンにて下層の導電膜をパターンニングする際に、エッチング保護層をエッチングマスクとして機能させて２つの記憶ノード配線層を同時形成する（好適にはタイプＣ、タイプＡとＢも適用可）。
【００３７】
以下、より具体的な本発明の実施形態を図面を参照しながら説明する。
なお、以下の説明では、本実施形態に係るＳＲＡＭセルの製造過程を説明することによって、セル構造を明らかにしていく。
【００３８】
第１実施形態
本実施形態は、上記発明の特徴▲１▼をタイプＣに適用した場合を例示する。
図３〜図８は、本実施形態に係るＳＲＡＭセルの各製造過程におけるパターンと断面の構造を示す図であり、各図（ａ）はパターンの重ね合わせ図、各図（ｂ）（及び（ｃ））は、（ａ）に示すＡ−Ａ’線またはＢ−Ｂ’線に沿った断面図である。
【００３９】
図３に示す状態では、特に図示しないが、ｐウェルとｎウェルがシリコンウェーハ等の半導体基板２に形成されている。この半導体基板２の表面側に、図３に示すように、例えばＬＯＣＯＳ，トレンチ等の素子分離領域４を形成する。これにより、素子分離領域４が形成されていないｐウェルの表面領域が、ｎＭＯＳのチャネルが形成されるｐ型能動領域６となり、素子分離領域４が形成されていないｎウェルの表面領域が、ｐＭＯＳのチャネルが形成されるｎ型能動領域７となる。本図示例では、この２つの能動領域６，７がそれぞれ矩形パターンを有し、互いに平行に形成される。
【００４０】
図４に示す工程では、必要に応じてしきい値電圧制御用、チャネルストッパ用のイオン注入を行った後、全面にゲート酸化膜８，第１層目のポリシリコン又はポリサイド（以下“１ＰＳ”という），オフセット絶縁膜１２を順次成膜する。本例では、１ＰＳはポリシリコン膜９とＷＳｉx 膜１０からなり、ゲート酸化膜８およびオフセット絶縁膜１２は酸化シリコンからなる。また、ポリシリコン膜９とＷＳｉx 膜１０の膜厚は共に７０ｎｍ程度、オフセット絶縁膜１２の膜厚は２００ｎｍ程度とする。ポリシリコン膜９は、その成膜時または成膜後に不純物を導入して導電化されている。
続いて、ゲート電極パターンを用いて、オフセット絶縁膜１２，１ＰＳ及びゲート酸化膜８を連続して加工する。これにより、ワードトランジスタＱｎ３またはＱｎ４のゲート電極をそれぞれ兼用する２本のワード線ＷＬ１，ＷＬ２、駆動トランジスタＱｎ１と負荷トランジスタＱｐ１のゲート電極を兼用する共通ゲート線ＧＬ１、及び駆動トランジスタＱｎ２と負荷トランジスタＱｐ２のゲート電極を兼用する共通ゲート線ＧＬ２が同時に形成される。
本実施形態では、２本のワード線ＷＬ１，ＷＬ２がそれぞれｐ型能動領域６の両端付近で直交しセル間を貫いて互いに平行に配線される。また、共通ゲート線ＧＬ１，ＧＬ２がワード線ＷＬ１，ＷＬ２の間隔内でｐ型能動領域６，ｎ型能動領域７の双方に対し直交し、本例ではワード線ＷＬ１，ＷＬ２とともに等間隔となるように互いに平行に配線される。なお、この共通ゲート線ＧＬ１，ＧＬ２はセルごとに設けられた矩形パターンであり、ワード線方向に隣接するセルの共通ゲート線（不図示）と分離されている。
【００４１】
図５においては、各トランジスタのソース及びドレイン不純物領域を形成する。具体的には、ｎ型能動領域７を例えばレジストパターンで覆った状態で、この１ＰＳとオフセット絶縁膜１２の積層パターンと前記素子分離領域４とを自己整合マスクとして、ｐ型能動領域６の表面にｎ型の不純物を高濃度に導入し、ｎ+ 不純物領域１４を形成する。同様な方法によって、ｎ型能動領域７の表面にｐ型の不純物を高濃度に導入し、ｐ+ 不純物領域１６を形成する。これにより、ｐ型能動領域６に、ワードトランジスタＱｎ３，駆動トランジスタＱｎ１，駆動トランジスタＱｎ２及びワードトランジスタＱｎ４が直列接続した状態で同時形成され、また、ｎ型能動領域７には負荷トランジスタＱｐ１，Ｑｐ２が直列接続した状態で同時形成される。
【００４２】
次いで、第１層間絶縁層を全面に成膜し、必要に応じて表面を平坦化する。本例では、次に述べる自己整合コンタクト達成のために、この第１層間絶縁層は選択比が高い２種類の膜、例えば下層の窒化シリコン膜１８と上層の酸化シリコン膜２０とからなる。これらの膜厚は、窒化シリコン膜１８が１００ｎｍ〜２００ｎｍ程度、平坦化後の酸化シリコン膜２０がオフセット絶縁膜上で２００ｎｍ〜３００ｎｍ程度とする。
この第１層間絶縁層１８，２０に、不純物領域１４，１６上に開孔する８つの自己整合コンタクト孔２２ａ〜２７ｂと、共通ゲート線ＧＬ１，ＧＬ２上に開孔するゲート線コンタクト孔２８ａ，２８ｂとの２種類のコンタクト孔を別々のフォトリソグラフィ及び加工の工程を経て形成する。
【００４３】
図９に自己整合コンタクト孔、図１０にゲート線コンタクト孔について、それぞれを開孔したときの拡大断面図を示す。
何れのコンタクト孔形成においても、レジストパターンをフォトリソグラフィにより形成した後、このレジストパターンをマスクに絶縁膜を異方性エッチングするが、この異方性エッチングでは、第１段階として酸化シリコン膜２０を窒化シリコン膜１８との選択比がとれる条件でエッチングし、続いて、窒化シリコン膜１８に対する第２段階のエッチングを行う。
【００４４】
自己整合コンタクト孔の開孔において、レジストパターン形成時にアライメントずれが無い場合は、図９（ａ）に示すように、コンタクト開孔底面全域に不純物領域が表出する。これに対し、アライメントずれがある場合、第１層間絶縁層を高選択比の２層としたことによって、図９（ｂ）に示すように、ゲート電極上で、相対的に絶縁膜のエッチング量を少なくすることができる。たとえば、先に記述した膜厚条件下、上記第１段階のエッチング時の選択比を１０とすると、このエッチングでは、不純物領域上の膜厚が５４０ｎｍ〜６４０ｎｍ程度の酸化シリコン膜２０が全て除去される間に、ゲート電極上方では、膜厚が２００ｎｍ〜３００ｎｍ程度の酸化シリコン膜２０が除去された後に窒化シリコン膜１８については膜厚の半分程度までしかエッチングが進まない。続いて、例えば選択比を１で第２段階のエッチングを行うと、不純物領域が表出する一方で、ゲート電極上方ではオフセット絶縁膜１２の上部が若干（５０ｎｍ〜１００ｎｍ程度）エッチングされた状態となる。これらの２段階のエッチングで異方性を強くすることによって、ゲート電極の側壁に窒化シリコン膜１８の一部が分離スペーサ層として残される。
【００４５】
そして、これらのコンタクト孔に通常のプラグ形成技術を用いて、プラグを同時形成する。
これにより、図５（ａ）に示すように、隣接セル間でワード線に挟まれた２つのｎ+ 不純物領域上に、ビット線コンタクト２２ａ，２２ｂが自己整合的に形成される。また、ワード線ＷＬ１又はＷＬ２と共通ゲート線ＧＬ１又はＧＬ２とに挟まれた２つのｎ+ 不純物領域上にそれぞれ記憶ノードコンタクト２６ａ，２６ｂが、２つのｐ+ 不純物領域上にそれぞれ記憶ノードコンタクト２７ａ，２７ｂが自己整合的に形成される。さらに、共通ゲート線間に挟まれたｎ+ 不純物領域上にそれぞれ共通電位線コンタクト２４が、ｐ+ 不純物領域上に電源線コンタクト２５が自己整合的に形成される。
一方、共通ゲート線ＧＬ１，ＧＬ２上にそれぞれゲート線コンタクト２８ａ，２８ｂが形成される。
【００４６】
このように、本例では、オフセット絶縁膜１２を設け、第１層間絶縁層を高選択比の２層とし、かつ、記憶ノードコンタクト，電源線コンタクト及び共通電位線コンタクトの一括開孔時に２段のエッチングを行うことによって、これらコンタクトの自己整合（厳密には、電気的ショートの回避に関する自己整合）が達成されている。
また、本例におけるゲート線コンタクト２８ａ，２８ｂは、後述する上層配線の配置スペース確保の観点から共通ゲート線に対しその幅方向の内側部分で重ねられており、これに伴うコンタクト抵抗の増大を防ぐために、図１０に示すように、各コンタクト２８ａ，２８ｂは共通ゲート線の上面及び側面で一定の接触面積を確保できる構造となっている。
【００４７】
図６においては、第２層目の配線層を常法にしたがって形成する。
これにより、記憶ノードコンタクト２６ａ，２７ａとゲート線コンタクト２８ａを相互に接続し図１の記憶ノードＮＤ１を構成する第１の記憶ノード配線層３０ａ、記憶ノードコンタクト２６ｂ，２７ｂとゲート線コンタクト２８ｂを相互に接続し図１の記憶ノードＮＤ２を構成する第２の記憶ノード配線層３０ｂが、第１層間絶縁層２０上に形成される。また、ビット線方向（図６の縦方向）に配置される２つの電源電圧供給線、即ち共通電位線コンタクト２４をセル間で共通に接続する共通電位線ＶＳＳと電源線コンタクト２５をセル間で共通に接続する電源線ＶＣＣとがセルのワード線方向両側に形成される。これらの電源電圧供給線ＶＳＳ，ＶＣＣは、ワード線方向に隣接するセル間で共有されている。
さらに、本例では、ランディングパッド層３１ａ，３１ｂをビット線コンタクト２２ａ，２２ｂ上に孤立パターンとして設けている。これは、次の上層プラグを埋め込むコンタクト形成時に多少の合わせずれがあっても、プラグ間抵抗値を増大させないために設けたものである。
【００４８】
図７においては、まず、第２の層間絶縁層３２を全面に成膜した後、前記ビット線コンタクト部分に設けたランディングパッド層３１ａ，３１ｂ上にコンタクト孔を開孔し、これを導電材料で埋め込んで第２層目のプラグ３４ａ，３４ｂを形成する。そして、この第２層目のプラグ３４ａ，３４ｂ上に接するビット線接続配線層３６ａ，３６ｂを、例えば図示のように一方のみワード線方向に長いパターンで形成する。
【００４９】
図８では、同様にして、第３の層間絶縁層３８の成膜と第３層目のプラグ３９ａ，３９ｂを形成する。このとき、一方のプラグ３９ｂは、ワード線方向に長いビット線接続配線層３６ｂの先端部分に設けられる。
そして、この第３層目のプラグ３９ａ，３９ｂ上にそれぞれ接続するビット線ＢＬ１，ＢＬ２を互いに離間しワード線と直交する向きにセル間を貫いて配線する。
その後は、特に図示しないが、必要な場合は更に上層の配線層の形成を行った後、オーバーコート膜成膜及びパッド窓明け等の工程を経て、当該ＳＲＡＭ装置を完成させる。
【００５０】
なお、本実施形態の半導体記憶装置は、上述したＳＲＡＭセルのパターン及び構造に限定されず、種々の変更が可能である。また、製造方法も上記説明に限定されない。
上記説明では能動領域６，７を単純な矩形パターンとしたが、例えば駆動トランジスタのゲート幅をワードトランジスタのゲート幅より大きくして駆動トランジスタの能力比を高め、これによりセル動作を安定させたい場合、能動領域６の両トランジスタ間部分にパターン上の段差を設けてもよい。
また、図５のコンタクト形成では、コンタクト２２ａ〜２７ｂを自己整合コンタクトでなく、フォトマスクアライメントによって位置合わせを行う方法で形成できる。この場合、オフセット絶縁膜１２や窒化膜１８の成膜が不要で製造工程が簡素であるものの、ゲート電極とのアライメント余裕を十分にとっておく必要からセル面積の縮小化には不利となる。
ゲート電極及びオフセット絶縁膜の側壁にサイドウォール等の分離絶縁層を形成することによりアライメント不要な自己整合コンタクトの形成法も採用できる。この場合、分離絶縁層の分だけコンタクト面積が小さくなので、一定のコンタクト面積を確保するにはゲート電極間距離を予め大きくする必要がある。
また、ゲート線コンタクト２８ａ，２８ｂの接続を共通ゲート線の上面のみで達成してもよい。本例のパターンでは、このゲート線コンタクトによって、図６に示す記憶ノード配線層との所定距離が保てなくなるが、そのような場合、図６の工程で形成する記憶ノード配線層３０ａ，３０ｂを、ゲート線コンタクトを避けてワード線の上方に迂回したパターンとしてもよい。
さらに、上記説明ではワード線や共通ゲート線はゲート電極を兼ねた１層目配線層としたが、これらを２層目以降の上層配線層で形成してもよい。
なお、図６に示すランディングパッド層３１ａ，３１ｂの省略も可能であり、この場合、この図６の工程で、ビット線接続配線層３６ａ，３６ｂを他の２層目の配線層３０ａ，３０ｂ，ＶＳＳ，ＶＣＣと同時に形成してよい。
【００５１】
本実施形態のＳＲＡＭセルにおいて、セル内の２つの能動領域６，７はチャネル電流方向が平行となるように配置された単純な矩形パターン又は段差付きの略矩形状パターンで形成され、かつ、その上に重ねて形成されるゲート電極パターン（ワード線ＷＬ１，ＷＬ２及び共通ゲート線ＧＬ１，ＧＬ２）を互いに平行に配置している。
このため、ゲート電極パターン形成時の合わせずれによって、トランジスタのサイズ（ゲート電極パターンと能動領域の重ね合わせ領域のサイズ）がトランジスタ間で一様に変化する。アライメントでは、ｘｙ方向のパターンずれのみならず回転ずれ（θずれ）が生じる可能性もあるが、ｘｙ方向ずれ，θずれの何れに対しても全てのトランジスタサイズが一様に変化する。
とくに、従来のように能動領域が屈曲したパターンでないないので、露光強度の過不足により生じるパターン形状の歪みによる影響を受けにくい。つまり、矩形状パターンである能動領域６，７の端部にかかるまで大幅なアライメントずれがない限り、従来のように特定のトランジスタだけサイズが変化するような事態が有効に回避できる。
したがって、パターン間の合わせずれによってセル内のトランジスタ特性にアンバランスが生じないので、メモリセルのインバータ特性が安定する。これによって、ＳＲＡＭセルの電荷保持特性が製造工程中に低化しない優れたセル特性が達成できる。また、従来のようにセル電流経路の特定箇所で抵抗値が増大しないため、書き込み又は読み出し速度が低下するようなこともない。さらに、ウェーハ内の位置に応じた合わせずれ量の違いによりメモリセルアレイ内、或いはチップ間でセル特性がばらつくこともない。
【００５２】
また、本実施形態のセルパターンは、位相シフト法の適用に関して、以下の利点を有する。
位相シフト法は、デバイスパターン形成時に、シフタと称される位相をシフトさせる手段をフォトマスクに予め設け、露光の際にシフタを通過する光と周囲を通過する光との干渉作用を利用してパターン境界の一方で光強度を強め他方で打ち消し合うようにすることによって、パターンの高解像度化を達成する技術である。このシフタによる光強度分布の偏在効果は、シフタのサイズ（幅及び厚さ等）に依存する一方で、そのサイズは高解像パターン及びその周囲のパターンの位置及び形状によって最適値が存在する。その一方、シフタは通常一括形成されるので、パターン形状等に応じたサイズ変更ができにくい。また、パターンが屈曲したり複雑であると位相矛盾等が生じシフタ配置そのものができない場合がある。したがって、位相シフト法による解像度の向上を有効に行うには、高解像度化を行うパターンが一方方向へ配列された長方形の繰り返しパターンが最も望ましい。
本実施形態では、能動領域、及びワード線等の第１層目の配線層が、この一方方向へ配列された長方形の繰り返しパターンとなっており、従って、位相シフト法によるパターン微細化が容易に実現できる。
【００５３】
さらに、従来技術１のように、能動領域の端部で当該能動領域と隣接ポリシリコン層の双方にコンタクトをとるシェアードコンタクトもない。かかるシェアードコンタクトが存在すると、当該能動領域と隣接ポリシリコン層の双方に対するシェアードコンタクトのパターンニングの際に合わせズレが発生した場合、従来技術１のように能動領域の端部に対してコンタクトをとる構成では、その能動領域のパターン歪みとの関係でコンタクト不良が発生しやすい。本例では、このコンタクト不良が発生しやすいシェアードコンタクトを不要としている。
【００５４】
第２実施形態
本実施形態は、前記本発明の特徴▲１▼〜▲３▼をタイプＣに適用した場合を例示する。
図１１〜図１７は、本実施形態に係るＳＲＡＭセルの各製造過程におけるパターンと断面の構造を示す図であり、各図（ａ）はパターンの重ね合わせ図、各図（ｂ）（及び（ｃ））は、（ａ）に示すＡ−Ａ’線またはＢ−Ｂ’線に沿った断面図である。なお、先の第１実施形態と同一な構成は、同一符号を付して説明を省略する。
図１１及び図１２に示す工程は、先の第１実施形態と同様である。
【００５５】
図１３において、本実施形態では、インバータ間で共通な不純物領域、即ち共通電位が印加されるｎ+ 不純物領域と電源電圧が印加されるｐ+ 不純物領域へのコンタクトがプラグではなく、プラグと同様に層間絶縁層内に埋め込まれた矩形状の溝配線４２，４４によって達成されている。この第１層目の溝配線４２，４４は、共通ゲート線ＧＬ１，ＧＬ２に沿って配置され、ワード線方向に隣接する２セル間で共有されている。溝配線４２，４４の形成は、同一層間絶縁層内で自己整合コンタクトを構成するプラグ２２ａ〜２７ｂと同様な方法で行う。
また、本例では、ゲート線コンタクト２８ａ，２８ｂが、先の第１実施形態の変形例として述べたように、ワード線の上面に接触した形態となっている。
【００５６】
図１４においては、共通電位線ＶＳＳと電源線ＶＣＣを、それぞれ第１層目の溝配線４２又は４４上に直交して、その上面に接触する第２層目の溝配線で形成する。具体的には、第１実施形態のように第１の層間絶縁層２０上での配線層形成を行わずに、第２層目の層間絶縁層３２を成膜する。そして、この第２層目の層間絶縁層３２内に、第２層目のプラグ３４ａ，３４ｂの形成と同時に、溝配線からなる共通電位線ＶＳＳと電源線ＶＣＣをそれぞれビット線方向のセル境界辺に沿って配線する。
本例では、第１実施形態のように第１の層間絶縁層２０上に配線層（図６の記憶ノード配線層３０ａ，３０ｂ）を形成せずに、次の第２層目の層間絶縁層上に形成する。したがって、この図１４における工程では、記憶ノード配線のための接続手段を予め設ける必要がある。よって、上記溝配線からなる共通電位線ＶＳＳ，電源線ＶＣＣ及びプラグ３４ａ，３４ｂと同時に、第１層目のプラグ（記憶ノードコンタクトまたはゲート線コンタクト）上に、第２層目のプラグ４６ａ，４６ｂ，４７ａ，４７ｂ，４８ａ，４８ｂを形成する。プラグ４６ａは記憶ノードコンタクト２６ａ上に、プラグ４７ａは記憶ノードコンタクト２７ａ上に、またプラグ４８ａはゲート線コンタクト２８ａ上に、それぞれ形成される。同様に、プラグ４６ｂは記憶ノードコンタクト２６ｂ上に、プラグ４７ｂは記憶ノードコンタクト２７ｂ上に、またプラグ４８ｂはゲート線コンタクト２８ｂ上に、それぞれ形成される。
【００５７】
図１５においては、第２の層間絶縁層３２上に記憶ノード配線層５０ａ，５０ｂと、ランディングパッド層３１ａ，３１ｂとを第２層目の配線層として同時に形成する。
本例の記憶ノード配線層５０ａはプラグ４６ａ，４７ａ，４８ａを相互に接続し、記憶ノード配線層５０ｂはプラグ４６ｂ，４７ｂ，４８ｂを相互に接続する。このことは、トランジスタに対する電気的な接続関係としては第１実施形態と同様であるが、本例の記憶ノード配線層のパターンが第１実施形態と異なる。本例の記憶ノード配線層５０ａは、プラグ４８ａとプラグ４６ａとの接続部分で、もう一方のゲート線コンタクトに接続されたプラグ４８ｂとの距離が近くなるのを回避するために、第１層目の溝配線４２上方に迂回し、第２の層間絶縁層３２を介して溝配線４２に部分的に重ねられている。同様に、他の記憶ノード配線層５０ｂは、プラグ４８ｂとプラグ４６ｂとの接続部分で、プラグ４８ａとの距離が近くなるのを回避するために第１層目の溝配線４４上方に迂回し、第２の層間絶縁層３２を介して溝配線４４に部分的に重ねられている。また、ゲート線コンタクトを上面接触形としたこととの関係で、記憶ノード配線層５０ａ，５０ｂはプラグ４７ａ又は４７ｂとの接続部分でもワード線上方にそれぞれ迂回して配線されている。
【００５８】
以後の工程は、第１実施形態に比較すると各配線の階層が１層だけ上層側を用いている違いがあるものの、ほぼ第１実施形態と同様である。
すなわち、第３の層間絶縁層３８を成膜し、これにビットコンタクトのためのプラグ５２ａ，５２ｂを形成した後、第３の層間絶縁層３８上にビット線接続配線層３６ａ，３６ｂを形成する（図１６）。また、更に第４層目の層間絶縁層５４を成膜し、これにビットコンタクトのためのプラグ５６ａ，５６ｂを形成した後、第４の層間絶縁層５４上にビット線ＢＬ１，ＢＬ２を形成し（図１７）、第１実施形態と同様な諸工程を経て、当該ＳＲＡＭ装置を完成させる。
【００５９】
なお、本実施形態においても、第１実施形態で例示した種々の変形ができるほか、ゲート線コンタクト及びその上層のプラグを、位置はそのままで軸回転するようにして一対の平行辺を上層の記憶ノード配線層の配線方向に揃える変形も可能である。
【００６０】
本実施形態に係る半導体記憶装置（ＳＲＡＭ装置）においても、第１実施形態と同様な利点、即ちゲート電極パターン形成時のアライメントの合わせずれに起因したデータ保持特性または動作速度の低化がなく、またメモリセルアレイ又はチップ間での特性の均一性が高く、更に位相シフト法の適用も容易で微細化し易い等の利点がある。
【００６１】
本実施形態のＳＲＡＭ装置では、先の第１実施形態と比較すると、記憶ノード配線層パターンに関する違いがある。
この記憶ノード配線層は、第１の実施形態および本実施形態ともに、当該記憶ノード配線層と非接触にすべき２つのコンタクト、即ちゲート線コンタクトと、共通電位線又は電源線のコンタクトとの双方の間をパターン上で通す必要がある。先の第１実施形態では、例えば記憶ノード配線層３０ａを例にとると、図６に示すように、ゲート線コンタクト２８ｂと共通電位線コンタクト２４がプラグで形成され、これらとの接触を平面パターン上で避ける必要から、そのコンタクト間に記憶ノード配線層３０ａを通す必要がある。このため、２つの能動領域６，７の間隔を比較的に広くとり、記憶ノード配線層３０ａは素子分離領域上で両コンタクト２４，２８ａ間を縦に（ビット線方向に）真っ直ぐ通すパターンとなっていた。したがって、先の第１実施形態の配線層は、これを限界解像度で形成しパターンピッチを極力小さくしても、この最小ピッチをＰとすると、ワード線方向のサイズが５Ｐ以上必要であるため、これ以上のセル縮小は困難であった。
これに対し、本実施形態では、図１４に示すように、共通電位線又は電源線のコンタクト構造が２層化している。つまり、このコンタクト構造が、プラグと同様に第１の層間絶縁層２０内に埋め込まれた第１層目の溝配線４２，４４と、その上にセル境界付近で接する第２層目の溝配線（共通電位線ＶＳＳ又は電源線ＶＣＣ）とからなる。また、記憶ノード配線層５０ａ，５０ｂが、第１実施形態の場合より１層だけ上層側の第２の層間絶縁層３２上に配線されている。この場合、記憶ノード配線層５０ａ，５０ｂは、上層の溝配線（共通電位線又は電源線）との接触を回避できればよく、その配線の自由度が第１実施形態と比較してセル外側に向かって増大している。したがって、本実施形態では、記憶ノード配線層をインバータ間で共通な不純物領域上方に迂回して配線させることが可能となった。たとえば、図示例の記憶ノード配線層５０ａ，５０ｂは、その記憶ノードコンタクトからゲート線コンタクトに向かう配線部分が、インバータ間で共通な不純物領域および第１層目の溝配線４２または４４の上方を通って素子分離領域上に達する斜めの配線となっている。この配線部分を斜めとすることで、能動領域間隔を狭くしても他の非接触とすべきゲート線コンタクトと距離を十分に保つことができ、第１実施形態と比較してワード線方向のセル寸法を短縮することを可能としている。
【００６２】
さらに、本実施形態では、電源電圧供給線ＶＳＳ，ＶＣＣを溝配線としたことにより、記憶ノード配線層５０ａ，５０ｂとの接触を防止するために合わせ余裕をとる必要があるものの、この合わせ余裕は同じ階層の配線層間スペースより小さくできる。このため、その分だけワード線方向のセルサイズを小さくできる、または電源電圧供給線ＶＳＳ，ＶＣＣ幅を大きくできるといった利点がある。
【００６３】
一方、先の従来技術２（図８１）では、電源電圧供給線をメタル配線層で形成しているが、電源電圧供給線をＬＯＣＯＳや１層目のポリシリコン配線（ワード線または共通ゲート線）と同程度のピッチで配線する必要がある。その場合、高解像度パターンニングではレジスト膜厚を薄くするが、エッチング後のレジスト残膜厚を確保する必要から、電源電圧供給線となるメタル配線層の膜厚を余り厚くできない。
たとえば、このときのレジスト膜厚をＬＯＣＯＳや１層目のポリサイド配線の形成時と同様に０．７μｍとする。このとき、ＬＯＣＯＳ形成の選択酸化用マスク層（ＳｉＮ層）やポリサイド層は、その膜厚が１００ｎｍ〜４００ｎｍと比較的に厚い場合もあるが、そのレジストに対するエッチング選択比が５〜１０と比較的に大きいので、長い間エッチングしてもレジストの膜減りは少ない。これに対し、メタルのレジストに対するエッチング選択比が２〜３と、ポリサイド等の半分以下と小さいので、レジスト残膜厚を一定量確保する必要から、メタル厚は最大でも２００ｎｍが限界である。そして、この２００ｎｍ以下の薄いメタル配線層では、ＥＭ耐性の観点から配線材料はＴｉ系に限定され、その結果、電源電圧供給線の配線抵抗を低くできない。
【００６４】
これに対し、本実施形態のように、電源電圧供給線を溝配線にすると、同じ配線ピッチ（使用レジスト厚：０．７μｍ）の場合、対レジストのエッチング選択比は層間絶縁層についてであり、これがＳｉＯ2 の場合は５〜１０とポリサイドと同等なので、層間絶縁層の厚さ（即ち、溝配線厚）を４００ｎｍと厚くできる。また、材料もＴｉ系（比抵抗：５５μΩｃｍ）に限定されず、例えばＷ系（比抵抗：１０μΩｃｍ）を用いることができる。
以上より、従来と同じ配線ピッチでも、電源電圧供給線ＶＳＳ，ＶＣＣをメタル配線から溝配線に変更するだけで、その配線抵抗を従来の１／２以下に低減できる。また、Ｗ系材料を採用でき、この場合、配線抵抗は１／１０以下に低減できる。
【００６５】
一方、通常のメタル配線層を用いて溝配線と同等の配線抵抗を実現するには、Ａｌ系配線層が必要となる。さらに、微細なＡｌ配線を実現するには、通常採用されているように、Ａｌからなる主配線層の上下をＴｉ系膜で挟んだ３層構造とする必要がある。この下層Ｔｉ系膜（膜厚は、例えば１００ｎｍ程度）は、上に堆積するＡｌ層の結晶性の向上、及び、その結果もたらされるＡｌ層のＥＭ耐性向上のために導入される。また、上層Ｔｉ系膜（膜厚は、例えば５０ｎｍ程度）は、Ａｌ配線をパターンニングする際の露光において入射光の反射防止用に導入される。
しかし、この３層構造のＡｌ配線層では、上下のＴｉ系膜とＡｌ層との界面でＡｌ−Ｔｉ合金を形成し、その厚みはウエハプロセスの熱履歴によるが、片側で５０〜１００ｎｍにも達する。このＡｌ−Ｔｉ合金はＡｌより比抵抗が高く、このため、Ａｌ配線層で溝配線と同様の配線抵抗を実現しようとすると、Ａｌ層の堆積後の初期膜厚を、最低でも１５０ｎｍ、通常のウエハプロセスでは２５０ｎｍ程度とする必要がある。Ａｌ層の初期膜厚を２５０ｎｍ、３層構造のＡｌ配線層全体の厚さを４００ｎｍとすると、そのパターンニング時のレジスト膜厚を１層目のポリシリコンの２倍以上（例えば、１．４μｍ以上）にしなければならない。このため、Ａｌ配線のピッチを１層目のポリシリコンの１．５倍以上にする必要がある。
以上より、従来技術２あるいは第１実施形態において、電源電圧供給線としてＡｌ配線層を用いることは、セルサイズが増大するので採用できない。
【００６６】
このように本実施形態では、電源電圧供給線を溝配線とすることによって、その配線抵抗の低減、これに伴うセル動作の安定化、或いはメモリセルの微細化といった種々の利点を有するＳＲＡＭ装置を実現できる。
【００６７】
第３実施形態
本実施形態は、前記発明の特徴▲１▼〜▲３▼のタイプＣへの他の適用例として、先の第１実施形態の電源電圧供給線を溝配線に変更する場合である。
図１８（ａ）〜図２５（ａ）は、本実施形態に係るＳＲＡＭセルの各製造過程における配置パターン図である。なお、ここでは各図（ｂ）に、第１実施形態を比較例として併せて示す。また、第１実施形態と同一な構成は、同一符号を付して詳細な説明を省略する。
【００６８】
図１８において、第１実施形態と同様に、能動領域６，７、ゲート電極を兼ねる第１層目のポリシリコン層（ワード線ＷＬ１，ＷＬ２、共通ゲート線ＧＬ１，ＧＬ２）、ソースまたはドレイン不純物領域を、この順で形成する。
また、図１９において、自己整合コンタクト２２ａ〜２７ｂとワード線コンタクト２８ａ，２８ｂを形成する。
【００６９】
続いて、図２０では、第２層目の層間絶縁層を成膜後、この第２層目の層間絶縁層に溝配線により電源電圧供給線ＶＳＳ，ＶＣＣを形成する。この電源電圧供給線ＶＳＳ，ＶＣＣは、ワード線と直交するビット線方向のセル辺に沿って配線され、隣接セル間で共有されている。また、この電源電圧供給線ＶＳＳ，ＶＣＣは、隣接セルの電源電圧供給用のコンタクト（共通電位線コンタクト２４，電源線コンタクト２５）間でワード線方向両側に分岐され、当該電源電圧供給用のコンタクト上にそれぞれ接続されている。これにより、本発明における２層コンタクト構造が達成される。ここで、電源電圧供給用コンタクト２４，２５が本発明における“第１の埋込導電層”に該当し、溝配線による電源電圧供給線ＶＳＳ，ＶＣＣが本発明における“第２の埋込導電層”に該当する。
なお、この溝配線と同時に、図示のように、第２層目のプラグ３４ａ，３４ｂ，４６ａ〜４８ｂを、各種コンタクトとして第１層目のプラグ２２ａ，２２ｂ，２６ａ〜２８ｂ上に形成する。
【００７０】
図２１では、第２層目の層間絶縁層上に、２つのノード配線層３０ａ，３０ｂを形成する。ノード配線層３０ａは第２層目のプラグ４６ａ，４７ａ，４８ａを相互接続し、ノード配線層３０ｂは第２層目のプラグ４６ｂ，４７ｂ，４８ｂを相互接続する。
このとき同時に、ビットコンタクト用の第２層目のプラグ３４ａ，３４ｂ上に、ランディングパッド層３１ａ，３１ｂを形成する。
【００７１】
以後の工程は、第１実施形態に比べ各構成の階層が１レベルだけ上層化しているほか、第１実施形態と同様にして行う。
すなわち、第３層目の層間絶縁層を成膜後に、ビットコンタクト用の第３層目のプラグ５２ａ，５２ｂをランディングパッド層３１ａ，３１ｂ上に形成し（図２２）、これに接続するビット線接続配線層３６ａ，３６ｂを第３層目の層間絶縁層上に形成する（図２３）。第４層目の層間絶縁層を成膜後に、ビットコンタクト用の第４層目のプラグ５６ａ，５６ｂを形成し（図２４）、このそれぞれに接続するビット線ＢＬ１，ＢＬ２を形成する（図２５）。
その後は、所定の工程を経て当該ＳＲＡＭ装置を完成させる。
【００７２】
図２６は、本実施形態の変形例を示す溝配線形成後のパターン図である。
この変形例では、溝配線を単純なストライプにするため、能動領域６２，６４を、従来技術２と同様に隣接セル間で連結し、この連結部分の中央に電源電圧供給用コンタクト２４，２５を配置している。
【００７３】
本実施形態のＳＲＡＭ装置では、先の第２実施形態と同様に、電源電圧供給線ＶＳＳ，ＶＣＣを溝配線としたことによる種々の利点が得られる。このうち、セル面積の縮小に関して、各図（ａ）と（ｂ）を比較すれば明らかなように、ワード線方向のセルサイズが第１実施形態に比べ縮小されていることがわかる。
また、本実施形態では、図２６に示す変形例を除くと、第１実施形態と同様に能動領域パターンに関する種々の利点が得られる。
【００７４】
第４実施形態
本実施形態は、前記発明の特徴▲２▼，▲３▼をタイプＡに適用した場合を例示する。図２７（ａ）〜図３４（ａ）は、本実施形態に係るＳＲＡＭセルの各製造過程における配置パターン図である。なお、ここでは、各図（ｂ）に（ａ）よりセルサイズが大きな従来例１の対応する配置パターンを、各図（ｃ）に（ａ）とセルサイズを同等とした従来例２の対応する配置パターンを示す。この従来例１は本実施形態のセルサイズ縮小効果を示す比較例として、従来例２は本実施形態のプロセスの簡略性を示す比較例として、それぞれ併せて示している。なお、このタイプＡにおいても、第１，第２実施形態のタイプＣと基本的なプロセス手順は同様である。以下、プロセス手順が異なる点と、パターンを中心に説明する。
【００７５】
図２７は、トランジスタ形成後のパターン図である。ここでは、先の第１実施形態と同様な手順で、能動領域、ゲート電極を兼ねる第１層目のポリシリコン層（ワード線、共通ゲート線）、ソースまたはドレイン不純物領域を、この順で形成する。ただし、本例におけるｐ型能動領域はセル内で２つに分離されており、２つのｐ型能動領域７２ａ，７２ｂそれぞれは、そのワード線と平行な部分の対向端が一方方向（図の上側）に屈曲した形状を有する。そして、この屈曲部に対し、共通なワード線ＷＬがそれぞれ直交することによって、ワードトランジスタＱｎ３，Ｑｎ４が設けられている。また、本例におけるｎ型能動領域もセル内で２つに分離されている。
その一方のｎ型能動領域７４ａと前記ｐ型能動領域７２ａの双方に直交して、記憶ノードＮＤ２となる共通ゲート線７６ｂが配置され、これにより、駆動トランジスタＱｎ１と負荷トランジスタＱｐ１が形成されている。同様に、ｎ型能動領域７４ｂと前記ｐ型能動領域７２ｂの双方に直交して、記憶ノードＮＤ１となる共通ゲート線７６ａが配置され、これにより、駆動トランジスタＱｎ２と負荷トランジスタＱｐ２が形成されている。共通ゲート線７６ｂは、途中から分岐してｎ型能動領域７４ｂの隣接位置まで延びている。同様に、共通ゲート線７６ａは、途中から分岐してｐ型能動領域７２ａの隣接位置まで延びている。
【００７６】
図２８では、第１層目の層間絶縁層を成膜後、これに第１層目のプラグからなる各種コンタクト７８ａ〜８６ｂを形成する。このうち、符号７８ａ，７８ｂはビットコンタクト、８０ａ，８０ｂは共通電位線コンタクト、８２ａ，８２ｂは電源線コンタクト、８４ａ〜８６ｂは記憶ノードコンタクトを示す。このうち記憶ノードコンタクト８４ａ，８４ｂは共通ゲート線と隣接能動領域の双方に重なるシャアードコンタクトである。
【００７７】
図２９では、本実施形態のＳＲＡＭセル７０のみ、第２層目の層間絶縁層を成膜後、この第２層目の層間絶縁層に溝配線により電源電圧供給線ＶＳＳ，ＶＣＣを形成する。この電源電圧供給線ＶＳＳ，ＶＣＣは、ワード線方向に配線されている。このうち共通電位線ＶＳＳは、その幹線の途中から分岐した部分により共通電位線コンタクト８０ａ，８０ｂ上にそれぞれ接続されている。一方、電源線ＶＣＣは、ｐＭＯＳ側に位置するワード線方向のセル辺に沿って配線され、隣接セル間で共有されている。この電源線ＶＣＣは、その幹線の途中から隣接セルの両側に分岐した部分により各セル内の電源線コンタクト８２ａ，８２ｂ上に接続されている。これにより、本発明における２層コンタクト構造が達成される。
なお、この溝配線と同時に、図示のように、第２層目のプラグ８８ａ〜９２ｂを、第１層目のコンタクト７８ａ，７８ｂ，８４ａ〜８６ｂ上に形成する。
【００７８】
図３０では、第２層目（従来例１，２では、第１層目）の層間絶縁層上に、２つの記憶ノード配線層９６ａ，９６ｂを形成する。本実施形態のＳＲＡＭセル７０では、ノード配線層９６ａは第２層目のプラグ９０ａと９２ａを、記憶ノード配線層９６ｂは第２層目のプラグ９０ｂと９２ｂを、それぞれ相互接続する。このとき、従来例１，２では、記憶ノード配線層９６ａにより第１層目のプラグ８４ａと８６ａが、記憶ノード配線層９６ｂにより第１層目のプラグ８４ｂと８６ｂが、それぞれ相互接続される。
同時に、ビットコンタクト用の第２層目のプラグ８８ａ，８８ｂ（または、第１層目のビットコンタクト７８ａ，７８ｂ）上に、ランディングパッド層９４ａ，９４ｂを形成する。
さらに、同時に、従来例１のみ、本実施形態で既に形成されている溝配線（図３０（ａ）参照）による場合と同様な位置および電気的な接続関係で、電源電圧供給線ＶＳＳ，ＶＣＣを通常の配線層により形成する。
【００７９】
図３１（ａ）では、第３層目の層間絶縁層を成膜後、これにビットコンタクト用の第３層目のプラグ９８ａ，９８ｂを形成する。このとき、従来例２では第２層目の層間絶縁層に第２層目のプラグ８８ａ，８８ｂが、従来例２では第２層目の層間絶縁層に第２層目のプラグ８８ａ，８８ｂ、５１２ａ〜５１４ｂが同時形成される。
【００８０】
図３２では、従来例２のみ、第２層目の層間絶縁層上に、ビットコンタクト用のランディングバッド層５１６ａ，５１６ｂ、第２層目のプラグ５１２ａ，５１２ｂを相互接続する共通電圧線ＶＳＳ、および第２層目のプラグ５１４ａ，５１４ｂを相互接続する電源線ＶＣＣを同時形成する。
【００８１】
図３３では、従来例２のみ、第３の層間絶縁層を成膜後、これにビットコンタクト用の第３層目のプラグ５１８ａ，５１８ｂをランディングバッド層５１６ａ，５１６ｂ上に形成する。
【００８２】
図３４では、第２または第３層目のビットコンタクト用プラグ上にそれぞれ接続してビット線ＢＬ１，ＢＬ２を配線する。
以後は、所定の工程を経て当該ＳＲＡＭ装置を完成させる。
【００８３】
図３５および図３６は、本実施形態の変形例を示す溝配線形成後のパターン図である。
図３５に示す変形例１では、第１層目のコンタクト形成時に、電源電圧供給用のコンタクトを溝配線１００ａ〜１０２ｂで形成し、電源電圧供給線ＶＳＳ，ＶＣＣを単純ストライプ形状としている。
また、図３６に示す変形例２では、２つに分離されたの能動領域１０４ａと１０４ｂ、又は１０６ａと１０６ｂの対向端のみならず、外側端も屈曲させることによって、電源電圧供給線ＶＳＳ，ＶＣＣを単純ストライプ形状としている。
【００８４】
本実施形態のＳＲＡＭ装置では、先の第２実施形態と同様に、電源電圧供給線ＶＳＳ，ＶＣＣを溝配線としたことによるセル面積の縮小、電源電圧供給線の配線抵抗の低減等の種々の利点が得られる。
このうちセル面積の縮小について、本実施形態に係る図示例では、従来例１との比較ではビット線方向のサイズが縮小され、また、従来例２との比較では、セル面積を同じとした場合に工程数が少ないことが分かる。
【００８５】
また、配線抵抗の低減に関しては、本実施形態では、配線幅、配線の厚さ、材料の面から配線抵抗の低減が可能となる。
図３０の（ａ）と（ｂ）との比較から明らかなように、本実施形態では、電源電圧供給線の幅が２倍程度に拡大されている。従来例（図３０（ｂ））の電源電圧供給線は、同じ階層の配線層からなる記憶ノード配線層とビットコンタクト用のランディングパッド層との近接パターン間を所定の分離スペースをおいて配線される。これに対し、電源電圧供給線を溝配線とすると（図３０（ａ））、隣接パターンとの間は接触を避けるためのアライメント余裕のみで足り、そのぶん電源電圧供給線の配線幅を大きくできる。したがって、電源電圧供給線の配線幅を同じとすれば、そのぶんビット線方向のセルサイズを更に縮小できる。
また、溝配線としたことにより、電源電圧供給線の厚さを例えば２倍以上厚くでき、配線材料が同じでも配線抵抗が１／２以下になる。
さらに、従来より比抵抗が小さい材料を選択でき、この面でも配線抵抗を小さくできる。
【００８６】
第５実施形態
本実施形態は、上記した第４実施形態形態（Ａタイプ）の記憶ノード間接続に関するパターン変形例を示す。
図３７（ａ）〜図４４（ａ）は、本実施形態に係るＳＲＡＭセルの各製造過程における配置パターン図である。なお、ここでは、第４実施形態の従来例１と従来例２に対応して、各図（ｂ）に従来例３と各図（ｃ）に従来例４とを示す。また、先の第４実施形態と同一な構成は、同一符号を付して詳細な説明を省略する。
【００８７】
図３７では、第４実施形態と異なる点は、共通ゲート線１１６ａ，１１６ｂを単純ストライプパターンとしたことである。
【００８８】
次に、第１層目のコンタクトとノード配線を行うが、本例では、２つの記憶ノード配線層を２層化し、その第１層目を層間絶縁層内の溝配線とし、第２層目を上層の層間絶縁層上の通常配線で形成する。
図３８においては、このうち下層の記憶ノード配線層を溝配線で形成する。具体的に、ここでは片方のインバータ側の２つの記憶ノードコンタクトを省略し、この記憶ノードコンタクトが省略された２つの不純物領域と他方側インバータの共通ゲート線１１６ａとを相互接続する記憶ノード配線層１２８ａを、溝配線により形成する。このとき、第１層目の各種コンタクト７８ａ〜８２ｂ，８６ｂ，１２２，１２４が同時形成される。このコンタクトのうち、符号１２２で示すコンタクトは、シェアードコンタクトではなく通常のコンタクトとし、また、符号１２４で示すコンタクトは、共通ゲート線１１６ｂ上に形成する。
【００８９】
図３９では、第２層目の層間絶縁層内に、溝配線からなる電源電圧供給線ＶＳＳ，ＶＣＣと、２層目のプラグ８８ａ，８８ｂ，９２ｂ，１３２及び１３４を、第４実施形態と同様に形成する。このとき、従来例３，４については、２層目のプラグ８８ａ，８８ｂ，９２ｂ，１３２，１３４，５２２ａ〜５２４ｂが形成される。
【００９０】
図４０では、上層の記憶ノード配線層１２８ｂを、第２層目の層間絶縁層上に形成するとともに、ビットコンタクト用のランディングパッド層９４ａ，９４ｂを形成する。このとき、従来例３においては、電源電圧供給線ＶＳＳ，ＶＣＣが形成される。
【００９１】
後は、第４実施形態と同様にして、第３層目の層間絶縁層にビットコンタクト用プラグ９８ａ，９８ｂを形成し（図４１）、従来例４のみ電源電圧供給線ＶＳＳ，ＶＣＣを通常の配線層により形成し（図４２）、従来例４のみ第４層目の層間絶縁層の成膜とビットコンタクト用プラグ５１８ａ，５１８ｂの形成を行った後（図４３）、ビット線ＢＬ１，ＢＬ２の形成を行う（図４４）。
【００９２】
本実施形態においては、先の第４実施形態における図３５または図３６と同様な変形が可能である。
また、本実施形態では、第４実施形態と同様に、電源電圧供給線を溝配線で形成したことによる効果が得られる。
【００９３】
第６実施形態
本実施形態は、前記発明の特徴▲２▼，▲３▼をタイプＢに適用した場合を例示する。図４５（ａ）〜図５２（ａ）は、本実施形態に係るＳＲＡＭセルの各製造過程における配置パターン図である。また、各図（ｂ）は、ノード配線パターンに関する本実施形態の変形例１を示す。なお、ここでは、第４実施形態の従来例１，２に相当する比較例として、各図（ｃ），各図（ｄ）に従来例５，６を示す。また、第４実施形態と同一な構成は、同一符号を付して詳細な説明を省略する。
【００９４】
図４５では、能動領域、ゲート電極を兼ねる第１層目のポリシリコン層（ワード線、共通ゲート線）、ソースまたはドレイン不純物領域を、この順で形成する。ただし、本例における能動領域１４２，１４４は、第４実施形態で２つに分離されていたものを線対称に折り返し近接対向端同士でつなげたようなパターンをしている。ｐ型能動領域１４２の屈曲部に対するワード線ＷＬの関係は第４実施形態と同じである。また、本実施形態の共通ゲート線１４６ａ，１４６ｂは、ビット線方向の単純ストライプパターンとなっている。
【００９５】
図４６では、第１層目の層間絶縁層を成膜後、これに第１層目の各種コンタクト１４８ａ〜１５２ｂ，１５８ａ，１５８ｂを形成する。このうち、符号１５８ａ，１５８ｂで示すコンタクトは、共通ゲート線１４６ａ，１４６ｂ上にそれぞれ形成されている。また、これと同時に、本実施形態では、図４６（ａ），（ｂ）に示すように、能動領域１４２，１４４の中央部から外側に延びる第１層目の溝配線１５４，１５６を形成する。なお、従来例５，６では、この能動領域の中央部に、電源電圧供給用として通常のプラグ５４２，５４３が形成される。
【００９６】
図４７では、本実施形態のＳＲＡＭセル１４０，１４０-1のみ、第２層目の層間絶縁層を成膜後、この第２層目の層間絶縁層に第２層目の溝配線により電源電圧供給線ＶＳＳ，ＶＣＣを形成する。この電源電圧供給線ＶＳＳ，ＶＣＣは、ワード線方向に配線され、下層の溝配線１５４または１５６の端部上に接続されている。このうち電源線ＶＣＣは、ｐＭＯＳ側に位置するワード線方向のセル辺に沿って配線され、隣接セル間で共有されている。
この２層の溝配線によって、本発明における２層コンタクト構造が達成される。
なお、この溝配線と同時に、図示のように、第２層目のプラグ１６０ａ〜１６６ｂを、所定の第１層目のコンタクト上に形成する。
【００９７】
図４８では、第２層目（従来例５，６では、第１層目）の層間絶縁層上に、２つの記憶ノード配線層を形成する。
図４８（ａ），（ｃ）及び（ｄ）では、２つの記憶ノード配線層それぞれが、２つの記憶ノードコンタクト用プラグをビット線方向に接続する配線途中からワード線方向に真っ直ぐ延びる分岐線により他のインバータ側の共通ゲート線との接続が達成されている。記憶ノード配線層１７０ａは、第２層目のプラグ１６２ａ，１６４ａ（または、第１層目のプラグ１５０ａ，１５２ａ）及びゲート線コンタクト１６６ａ（または１５８ａ）を相互接続している。記憶ノード配線層１７０ｂは、第２層目のプラグ１６２ｂ，１６４ｂ（または、第１層目のプラグ１５０ｂ，１５２ｂ）及びゲート線コンタクト１６６ｂ（または１５８ｂ）を相互接続している。
これに対し、図４８（ｂ）の変形例１では、２つの記憶ノード配線層それぞれが、２つの記憶ノードコンタクト用プラグの一方側から、非接触とすべきゲート線コンタクトを避けて第１層目の溝配線上に迂回して配線されている。記憶ノード配線層１７４ａは、記憶ノードコンタクト用プラグ１６４ａと１６２ａを接続した後、第１層目の溝配線１５４の上方を通過してゲート線コンタクト１６６ａを接続している。記憶ノード配線層１７４ｂは、記憶ノードコンタクト用プラグ１６２ａとｂ１６４ｂを接続した後、第１層目の溝配線１５６の上方を通過してゲート線コンタクト１６６ｂを接続している。
このとき同時に、ビットコンタクト用プラグ１６０ａ，１６０ｂ（または、１４８ａ，１４８ｂ）上に、ランディングパッド層１６８ａ，１６８ｂを形成する。
さらに、同時に、従来例５のみ、電源電圧供給線ＶＳＳ，ＶＣＣが、電源電圧供給用のプラグ５４２，５４３を接続してワード線方向に、通常の配線層により形成される。また、従来例６のみ、電源電圧供給用のプラグ５４２，５４３上にランディングパッド層５５４，５５５が同時形成される。
【００９８】
後は、先の実施形態と同様ににして、第３層目の層間絶縁層にビットコンタクト用プラグ１７２ａ，１７２ｂを形成し（図４９）、従来例６のみ電源電圧供給線ＶＳＳ，ＶＣＣを通常の配線層により形成し（図５０）、従来例６のみ第４層目の層間絶縁層の成膜とビットコンタクト用プラグ５５８ａ，５５８ｂの形成を行った後（図５１）、ビット線ＢＬ１，ＢＬ２の形成を行う（図５２）。
以後は、所定の工程を経て当該ＳＲＡＭ装置を完成させる。
【００９９】
図５３および図５４は、本実施形態の変形例２，３を示す溝配線形成後のパターン図である。
図５３に示す変形例２では、第１層目のコンタクト形成時に、電源電圧供給用のコンタクトを通常のプラグで形成しておき、これと電源電圧供給線ＶＳＳ，ＶＣＣとの接続をその幹線からの分岐により達成している。
また、図５４に示す変形例３では、能動領域１４３，１４５において、その中央部からも屈曲部を設け、これにより電源電圧供給線ＶＳＳ，ＶＣＣを単純ストライプ形状としている。
【０１００】
本実施形態のＳＲＡＭ装置では、第４実施形態と同様に、第電源電圧供給線ＶＳＳ，ＶＣＣを溝配線としたことによる利点が得られる。
【０１０１】
第７実施形態
本実施形態は、先の第２実施形態に、前記発明の特徴▲４▼を追加適用した場合を示す。
図５５〜図５８は、本実施形態に係るＳＲＡＭセルの各製造過程における配置パターン図である。
【０１０２】
図５５以前の工程は、第２実施形態と同様である。
図５５では、電源電圧供給線ＶＳＳ，ＶＣＣを溝配線により形成するが、このとき同時に、ビットコンタクト用のプラグ３４ａ，３４ｂの一方（ここでは、３４ｂ）上に接続し、ワード線方向に長い矩形状のビット線接続配線層１８２を、溝配線により形成する。
【０１０３】
図５６では、記憶ノード配線層５０ａ，５０ｂとランディングパッド層を第２層目の層間絶縁層上に形成する。本実施形態では、ランディングパッド層３１ｃを、溝配線からなるビット線接続配線層１８２の端部上に直接接触させて形成する。
【０１０４】
その後は、第３の層間絶縁層を成膜後、そのランディングパッド上の位置に、ビットコンタクト用のプラグ５２ａ，５２ｃを形成し（図５７）、このプラグと接続するビット線ＢＬ１，ＢＬ２を第３の層間絶縁層上に配線し（図５８）、所定の諸工程を経て当該ＳＲＡＭ装置を完成させる。
【０１０５】
本実施形態では、先の第２実施形態と同様な利点に加え、ビット線接続配線層を溝配線化したことにより、多層配線構造を１層だけ低層化できる。これにより、層間絶縁層の成膜、接続プラグ等の形成を省略でき、そのぶん工程が簡略される利点がある。
なお、このビット線接続配線層を溝配線化は、第１実施形態のパターン等、タイプＣのＳＲＡＭ装置に広く適用できる。
【０１０６】
第８実施形態
本実施形態では、第２実施形態の電源電圧供給線に関する変形例を示す。
図５９は、本実施形態に係るＳＲＡＭセルの３層目の配線後における配置パターン図であり、第２実施形態では図１６（ａ）に対応する。また、図６０（ａ）は図５９のＡ−Ａ’線に沿った断面図、図６０（ｂ）は図５９のＢ−Ｂ’線に沿った断面図である。
【０１０７】
第２実施形態では、２層目の配線工程に先立ち、第２層目の層間絶縁層に溝配線による電源電圧供給線ＶＳＳ，ＶＣＣを形成した。
これに対し、本実施形態では、この電源電圧供給線の一方のみ（図示例では、共通電位線ＶＳＳのみ）セル間を貫く長い溝配線とし、他方側に内部接続用の埋込導電層（プラグまたは溝配線）を形成する。図示例の内部接続用の埋込導電層１９２は、下層の溝配線４２上からビット線方向の一方（図示例では、ワード線ＷＬ１側）に配置された溝配線からなる。
【０１０８】
次に第３層目の層間絶縁層を成膜した後、これにビットコンタクト用プラグ５２ａ，５２ｂを形成すると同時に、内部接続用の埋込導電層（溝配線１９２）上にプラグ１９４を形成する。
【０１０９】
そして、第３層目の配線工程で、ビット線接続配線層３６ｂ等と共に、プラグ１９４上に接続された電源電圧供給線（共通電位線ＶＳＳ）を、他の電源電圧供給線（電源線ＶＣＣ）と直交する方向に配線する（図５９）。
その後は、第２実施形態と同様、第４の層間絶縁層を成膜し、ビットコンタクト用プラグを形成した後、ビット線を配線する等の工程を経て、当該ＳＲＡＭ装置を完成させる。
【０１１０】
図６１は、本実施形態の変形例を示す配置パターン図である。
この変形例では、共通電位線ＶＳＳのほか、電源線ＶＣＣも上層配線層で形成している。この場合、共通電位線ＶＳＳと電源線ＶＣＣ間を離すために、内部接続用の埋込導電層１９２，１９６を互いに逆向きに配置した溝配線とする必要がある。この溝配線１９２，１９６上にそれぞれ接するプラグ１９４，１９８上に、共通電位線ＶＳＳと電源線ＶＣＣが、所定間隔の平行なストライプパターンで配置されている。
【０１１１】
本実施形態では、上層配線層で形成された電源電圧供給線は、例えばビット線接続配線層以外に邪魔するものがないため、配線幅を大きくできる。とくに、電源電圧供給線を溝配線と上層配線層で形成した図５９の場合は、幅広の配線層によって配線抵抗の低減も可能である。また、第２実施形態に比較しても、何ら工程増とならない。
【０１１２】
第９実施形態
本実施形態は、前記本発明の特徴▲５▼をタイプＣに適用した場合の例であり、上記第８実施形態の上層配線層（電源電圧供給線）を配線方向と直交する方向のセル間で共通化したものである。
図６２〜図６８は、本実施形態に係るＳＲＡＭセル（タイプＣ）を２セル又は４セルぶん示す配置パターン図である。
この図に示されるように、タイプＣのＳＲＡＭセルは、ビットコンタクトが２つのセル２００，２００’間で共有され、この共有コンタクトが設けられたセル辺を境に、当該２つのセル２００，２００’が線対称配置されている。
【０１１３】
本実施形態では、図６６の上層配線層の形成前までは、第８実施形態とほぼ同様な工程である。
すなわち、トランジスタ形成後、第１層目の溝配線４２，４４を各種コンタクトとともに形成し（図６２）、第２層目の層間絶縁層を成膜後、第２層目の溝配線１９２，１９２’を、プラグ３４ａ等の形成と同時に、共通電位が付与される不純物領域上の第１層目の溝配線４２，４２’上に形成する（図６３）。続いて、第２層目の層間絶縁層上に、記憶ノード配線５０ａ，５０ｂ等の形成と同時に、第２層目の溝配線１９２，１９２’上に接してランディングパッド用の配線層２０２，２０２’を形成する（図６４）。そして、第３層目の層間絶縁層を成膜後、これにビットコンタクト用のプラグ５２ａ，５２ｃ等の形成と同時に、電源電圧供給線用のプラグ１９４，１９４’を形成する（図６５）。
【０１１４】
図６６において、共通電位線ＶＳＳを第３層目の配線層により形成するが、本実施形態では、この共通電位線ＶＳＳが、ビットコンタクト周囲を除いた部分においてビット方向に隣接する２セル間で接続されたパターンとする。
なお、図６６において、符号２０４は、いわゆるワード線の裏打ち配線として、図示せぬ箇所でワード線に接続された低抵抗化のための配線層を示す。このワード線の裏打ち配線２０４は、本例では、共通電位線ＶＳＳと同じ階層で形成されている。このワード線の裏打ち配線２０４が不要な場合、共通電位線ＶＳＳを、ビットコンタクト周囲を開口した面状パターンとすることもできる。
【０１１５】
その後は、他の実施形態と同様に、第４層目の層間絶縁層を成膜後、これにビットコンタクト用のプラグ５６ａ，５６ｂを形成し（図６７）、ビット線ＢＬ１，ＢＬ２を配線する（図６８）。
【０１１６】
本実施形態では、第２，第７実施形態と同様な効果に加え、上層配線層で形成した電源電圧供給線の配線抵抗を低減することが可能となる。
【０１１７】
第１０実施形態
本実施形態は、前記発明の特徴丸６を、上記第９実施形態に追加適用した場合である。
図６９（ａ）〜図７８（ａ）は、本実施形態のＳＲＡＭ装置の配置パターン図、各図（ｂ）は（ａ）のＡ−Ａ’線に沿った断面図、各図（ｃ）は（ａ）のＢ−Ｂ’線に沿った断面図である。また、各図（ｄ）に、比較例として第４実施形態で用いた従来例２を併せて示す。
【０１１８】
本実施形態では、図６９までは、第９実施形態とほぼ同様な工程である。
すなわち、トランジスタ形成後、第１層目の溝配線４２，４４を各種コンタクトとともに形成し、第２層目の層間絶縁層３２を成膜後、第２層目の溝配線１９２を、プラグ３４ａ等の形成と同時に、共通電位が付与される不純物領域上の第１層目の溝配線４２上に形成する。
【０１１９】
図７０では、記憶ノード配線となる膜の成膜を行うが、本実施形態では、この膜を下層の導電膜２１２と、上層のエッチング保護膜２１４の２層構造とする。これは、詳細は次に述べるが、２つの記憶ノード配線層を２回のフォトリソグラフィ加工技術を用いて形成するためである。このエッチング保護膜２１４は、下層の導電膜２１２とエッチング選択比が高い材料であればよく、ＳｉＯ2 等の有機材料、又は下地とは種類の異なる導電材料などで構成される。
なお、これに該当する従来例２の工程では、単層の導電膜９５が成膜される。
【０１２０】
つぎに、図７１では、２つの記憶ノード配線層の一方のパターンで、例えばフォトレジスト等のパターン２１６を形成する。
続く図７２において、このパターン２１６をマスクとしたエッチングにより、エッチングマスク層２１４ａをパターンニングする。
【０１２１】
同様な方法で、他の記憶ノード配線層のパターンにて、導電膜２１２の表出面にフォトレジスト等のパターン２１８を形成し（図７３）、これをマスクとしたエッチングにより、導電膜２１２のパターンニングを行う（図７４）。このとき、エッチング保護層２１４ａが、自己整合マスクとして機能し、その直下の導電膜部分がエッチングされない。このため、図７４に示すエッチング終了後には、２層の第１の記憶ノード配線層２１２ａ（及び２１４ａ）と、単層の第２の記憶ノード配線層２１２ｂが、所定のプラグ間を接続して形成される。
なお、第１の記憶ノード配線層は、その上層側のエッチング保護層２１４ａが膜厚，材料またはエッチング条件によってエッチング終了時点でエッチオフされる場合、或いはパターニング後に別工程で除去する場合には、単層となる。このエッチング保護層２１４ａを別工程で除去することが望ましい場合としては、それが有機材料で耐熱性が劣る場合がある。エッチング保護層２１４ａが導電材料、またはＳｉＯ2 等の通常の絶縁材料であれば、この図示のように、そのまま残存させてよい。
【０１２２】
図７５以降は、ビット線接続配線層をビット線より一層下の配線層で形成する以外、先の第９実施形態と同様な工程を行う。
すなわち、第３の層間絶縁層３８を成膜後、これにプラグ５２ａ，５２ｂ，１９４を形成し（図７５）、共通電位線ＶＳＳおよびビット線接続配線層３６ａ等を形成する（図７６）。また、第４の層間絶縁層５４を成膜し（図７７）、これにビットコンタクト用のプラグ５６ａ，５６ｂを形成し、ビット線ＢＬ１，ｂｌ２を配線する（図７８）。
以後は、所定の諸工程を経て当該ＳＲＡＭ装置を完成させる。
【０１２３】
本実施形態に係るＳＲＡＭ装置その製造方法では、２つの記憶ノード配線層の形成膜を２層とし、その上層側のエッチング保護膜を一方の配線層パターンにて形成しておき、他方の配線層パターンにて下層の導電膜をパターンニングする際に、エッチング保護層をエッチングマスクとして機能させて２つの記憶ノード配線層を同時形成する。
このため、本実施形態では、２つの記憶ノード配線層のピッチが緩和されている。
【０１２４】
図７９は、本実施形態のＳＲＡＭセルのデザインルールおよびセルサイズを、２つの比較例、即ち比較例１（第２，第７〜第９の実施形態）と比較例２（従来例２）とともに示す説明図である。
本発明に係る６トランジスタ型のＳＲＡＭ装置において、配線に関する最小のデザインルールは記憶ノード配線層までで決まる。したがって、図７９において、（ａ）は本実施形態、（ｂ）は比較例１、（ｃ）は比較例２について、ＬＯＣＯＳ，ゲート電極，記憶ノード配線のパターン、それぞれのライン幅、スペース幅、ピッチ（ライン幅とスペース幅の合計）、最小ピッチの半分で規定されるデザインルール、セスサイズを示している。
【０１２５】
比較例１ではデザインルールを決めるのは記憶ノード配線のパターンであり、また、比較例２では、デザインルールを決めるのはＬＯＣＯＳとゲート電極のパターンであり、その何れの場合も、ライン幅およびスペース幅が０．２μｍでピッチが０．４μｍであることから、デザインルールは０．２μｍと小さい。
これに対し、本実施形態のＳＲＡＭ装置では、出来上がりのパターン自体は比較例１と同じにもかかわらず、記憶ノード配線を２つのパターンにて分けて形成することから、その特にスペース幅が従来の０．２μｍから３倍に緩和され、そのためピッチも０．８μｍと２倍に緩和されている。その結果、本実施形態のＳＲＡＭ装置でデザインルールを決めるのはゲート電極パターンとなり、そのピッチは０．６μｍであり、０．３μｍのデザインルールとなっている。これによって、本実施形態では、２つの比較例１，２の何れに対しても、デザインルールが５０％増しになっており、パターン形成が容易になる。
一方、セルサイズの比較では、本実施形態が４．０８μｍ2 と、比較例２の４．２５μｍ2 に比べ小さい。また、この図示例では比較例１とセルサイズは同じであるが、上記したようにデザインルールが５０％増しなので、本実施形態のＳＲＡＭセルが更なるセル面積の縮小化が容易である。
【０１２６】
また、本実施形態では、記憶ノード配線のエッチングマスク層を２つのパターン間で別々のフォトリソグラフィにて形成することから、その２つのパターン間隔は、最低でもフォトリソグラフィのアライメント余裕とエッチングで分離できる下限の幅を満たせば、両者が接触することはない。このため、２つの記憶ノード配線層の間隔をフォトリソグラフィの解像限界以下で形成することが可能となる。したがって、この意味でも、比較例１よりも、セル面積の縮小化が容易である。
【０１２７】
このように、本実施形態では、先の実施形態が有する種々の利点に加え、記憶ノード配線層のピッチが緩和され、また、２つの記憶ノード配線層の間隔をフォトリソグラフィの解像限界以下で形成することが可能となり、そのぶんセル面積の縮小化が容易であるといった利点がある。
【０１２８】
【発明の効果】
以上説明してきたように、本発明に係る半導体記憶装置によれば、異なる導電型の能動領域をチャネル電流方向が平行となるように配置し、かつチャネル電流方向のセル間で分離されている。また、当該能動領域にゲート電極パターンを全て直交させている。これにより、ゲート電極パターンのアライメントずれによってセル内のトランジスタサイズが殆ど変化しない、或いは変化しても一律に変化させることができる。これは、本発明をＳＲＡＭセルに適用した場合、そのインバータ特性が変化しないためデータ保持特性等のメモリセル特性について期待した特性が得られ、またメモリセルアレイ内、或いはチップ間で特性バラツキが低減される。
この平行配置された能動領域およびゲート電極のパターン形成時に位相シフト法の適用が容易化され、この超高解像度パターン形成技術によって、高集積、大容量の半導体記憶装置が実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るｐＭＯＳ負荷型のＳＲＡＭセルの回路図である。
【図２】本発明が適用可能な６トランジスタ型ＳＲＡＭセルを説明するための図である。
【図３】本発明の第１実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、能動領域の形成までを示す。
【図４】本発明の第１実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、ゲート電極パターン（ワード線および共通ゲート線）の形成までを示す。
【図５】本発明の第１実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第１のコンタクト形成までを示す。
【図６】本発明の第１実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第２層目の配線層（記憶ノード配線層，電源線および共通電位線）の形成までを示す。
【図７】本発明の第１実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第３層目の配線層（ビット線接続配線層）の形成までを示す。
【図８】本発明の第１実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第４層目の配線層（ビット線）の形成までを示す。
【図９】図５の工程における自己整合コンタクト孔の開孔後の拡大断面図である。
【図１０】図５の工程におけるゲート線コンタクト孔の開孔後の拡大断面図である。
【図１１】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、能動領域の形成までを示す。
【図１２】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、ゲート電極パターン（ワード線および共通ゲート線）の形成までを示す。
【図１３】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第１のコンタクト形成までを示す。
【図１４】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第２層目の配線層（電源線および共通電位線）の形成までを示す。
【図１５】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第３層目の配線層（記憶ノード配線層）の形成までを示す。
【図１６】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第４層目の配線層（ビット線接続配線層）の形成までを示す。
【図１７】本発明の第２実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第５層目の配線層（ビット線）の形成までを示す。
【図１８】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ゲート電極パターン（ワード線および共通ゲート線）の形成までを示す。
【図１９】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第１のコンタクト形成までを示す。
【図２０】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の層間絶縁層に埋込形成された溝配線による電源電圧供給線（電源線および共通電位線）の形成までを示す。
【図２１】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の配線層（記憶ノード配線層）の形成までを示す。
【図２２】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目のプラグ形成までを示す。
【図２３】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目の配線層（ビット線接続配線層）の形成までを示す。
【図２４】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第４層目のプラグ形成までを示す。
【図２５】本発明の第３実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第４層目の配線層（ビット線）の形成までを示す。
【図２６】第３実施形態の変形例を示す第２層目の埋込導電層（溝配線）形成後のパターン図である。
【図２７】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ゲート電極パターン（ワード線および共通ゲート線）の形成までを示す。
【図２８】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第１のコンタクト形成までを示す。
【図２９】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の層間絶縁層に埋込形成された溝配線による電源電圧供給線（電源線および共通電位線）の形成までを示す。
【図３０】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の配線層（記憶ノード配線層）の形成までを示す。
【図３１】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目のプラグ形成までを示す。
【図３２】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、従来例について第３層目の配線層（電源線および共通電位線）の形成までを示す。
【図３３】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、従来例について第４層目のプラグ形成までを示す。
【図３４】本発明の第４実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ビット線の形成までを示す。
【図３５】第４実施形態の変形例１を示す第２層目の埋込導電層（溝配線）形成後のパターン図である。
【図３６】第４実施形態の変形例２を示す第２層目の埋込導電層（溝配線）形成後のパターン図である。
【図３７】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ゲート電極パターン（ワード線および共通ゲート線）の形成までを示す。
【図３８】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第１のコンタクト形成までを示す。
【図３９】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の層間絶縁層に埋込形成された溝配線による電源電圧供給線（電源線および共通電位線）の形成までを示す。
【図４０】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の配線層（記憶ノード配線層）の形成までを示す。
【図４１】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目のプラグ形成までを示す。
【図４２】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、従来例について第３層目の配線層（電源線および共通電位線）の形成までを示す。
【図４３】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、従来例について第４層目のプラグ形成までを示す。
【図４４】本発明の第５実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ビット線の形成までを示す。
【図４５】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、ゲート電極パターン（ワード線および共通ゲート線）の形成までを示す。
【図４６】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、第１のコンタクト形成までを示す。
【図４７】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の層間絶縁層に埋込形成された溝配線による電源電圧供給線（電源線および共通電位線）の形成までを示す。
【図４８】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の配線層（記憶ノード配線層）の形成までを示す。
【図４９】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目のプラグ形成までを示す。
【図５０】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、従来例について第３層目の配線層（電源線および共通電位線）の形成までを示す。
【図５１】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、従来例について第４層目のプラグ形成までを示す。
【図５２】本発明の第６実施形態および変形例１に係るＳＲＡＭセルの各製造過程のパターン図であり、ビット線の形成までを示す。
【図５３】第６実施形態の変形例２を示す第２層目の埋込導電層（溝配線）形成後のパターン図である。
【図５４】第６実施形態の変形例３を示す第２層目の埋込導電層（溝配線）形成後のパターン図である。
【図５５】本発明の第７実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の層間絶縁層に埋込形成された溝配線による電源電圧供給線（電源線、共通電位線およびビット線接続配線層）の形成までを示す。
【図５６】本発明の第７実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の配線層（記憶ノード配線層）の形成までを示す。
【図５７】本発明の第７実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目のプラグ形成までを示す。
【図５８】本発明の第７実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ビット線の形成までを示す。
【図５９】本発明の第８実施形態に係るＳＲＡＭセルの製造過程のパターン図であり、第３層目の配線層（共通電位線およびビット線接続配線層）の形成までを示す。
【図６０】図５９に示すＳＲＡＭセルの断面図である。
【図６１】第８実施形態の変形例を示す同パターン図である。
【図６２】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第１のコンタクト形成までを示す。
【図６３】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の層間絶縁層に埋込形成された溝配線による配線（電源線および内部接続用配線）の形成までを示す。
【図６４】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第２層目の配線層（記憶ノード配線層）の形成までを示す。
【図６５】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目のプラグ形成までを示す。
【図６６】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第３層目の配線層（共通電位線）の形成までを示す。
【図６７】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、第４層目のプラグ形成までを示す。
【図６８】本発明の第９実施形態に係るＳＲＡＭセルの各製造過程のパターン図であり、ビット線の形成までを示す。
【図６９】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第１のコンタクト形成までを示す。
【図７０】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第２層目の配線（記憶ノード配線層）を形成する際の成膜までを示す。
【図７１】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第１の記憶ノード配線パターンにて行うエッチング保護膜加工用のフォトレジストパターン形成までを示す。
【図７２】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、同エッチング保護膜のパターンニングまでを示す。
【図７３】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第２の記憶ノード配線パターンにて行う導電膜加工用のフォトレジストパターン形成までを示す。
【図７４】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、同導電膜のパターンニングまでを示す。
【図７５】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第３層目のプラグ形成までを示す。
【図７６】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第３層目の配線層（共通電位線等）の形成までを示す。
【図７７】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、第４層目のプラグ形成までを示す。
【図７８】本発明の第１０実施形態に係るＳＲＡＭセルの各製造過程のパターン図および断面図であり、ビット線の形成までを示す。
【図７９】第１０実施形態のＳＲＡＭセルのデザインルールおよびセルサイズを、２つの比較例とともに示す説明図である。
【図８０】従来技術１に係るｐＭＯＳ負荷型ＳＲＡＭセルの配置パターン例を示す平面図である。
【図８１】従来技術２に係るｐＭＯＳ負荷型ＳＲＡＭセルの配置パターン例を示す平面図である。
【符号の説明】
１，４０，６０，６０’，７０，７０-1，７０-2，１１０，１４０，１４０-1，１４０-2，１４０-3，１８０，１９０，１９０’，２００，２００’，２００-1，２００-1’，２１０…ｐＭＯＳ負荷型ＳＲＡＭセル、２…半導体基板、４…素子分離領域、６，６２，７２ａ，７２ｂ，１０４ａ，１０４ｂ，１４０…ｐ型能動領域（第１の能動領域）、７，６４，７４ａ，７４ｂ，１０６ａ，１０６ｂ１４４…ｎ型能動領域（第２の能動領域）、８…ゲート酸化膜、９…ポリシリコン膜、１０…ＷＳｉx 膜、１２…オフセット絶縁膜、１４…ｎ+ 不純物領域、１６…ｐ+ 不純物領域、１８…窒化シリコン膜（第１の層間絶縁層）、２０…酸化シリコン膜（第１の層間絶縁層）、２２ａ〜２８ｂ，７８ａ〜８６ｂ，１２２，１２４，１４８ａ〜１５２ｂ，１５８ａ，１５８ｂ…第１層目のコンタクト、３０ａ，３０ｂ，５０ａ，５０ｂ，９６ａ，９６ｂ，１２８ａ，１２８ｂ，１７０，１７０ｂ，１７４ａ，１７４ｂ…記憶ノード配線層、３１ａ〜３１ｃ，１６８ａ，１６８ｂ，２０２…ランディングパッド層、３２…第２の層間絶縁層、３４ａ，３４ｂ，４６ａ〜４８ｂ，８８ａ〜９２ｂ，１３２，１３４，１６０ａ〜１６６ｂ…第２層目のプラグ、３６ａ，３６ｂ，１８２…ビット線接続配線層、３８…第３の層間絶縁層、３９ａ，３９ｂ，５２ａ〜５２ｃ，９８ａ，９８ｂ，１７２ａ，１７２ｂ，１９４，１９８…第３層目のプラグ、４２，４４，１００ａ〜１０２ｂ，１５４，１５６…第１層目の溝配線（溝配線からなる埋込導電層）、５４…第４の層間絶縁層、５６ａ，５６ｂ，９８ａ，９８ｂ…第４層目のプラグ、１９２，１９６…内部接続用の第２層目の溝配線、２０４…ワード線裏打ち配線、２１２…導電膜、２１２ａ…第１の記憶ノード配線、２１２ｂ…第２の記憶ノード配線、２１４…エッチング保護膜、２１４ａ…エッチングマスク層、２１６，２１８…フォトレジストパターン、ＷＬ１，ＷＬ２…ワード線、ＧＬ１，ＧＬ２，７６ａ，７６ｂ，１１６ａ，１１６ｂ，１４６ａ，１４６ｂ…共通ゲート線、ＢＬ１，ＢＬ２…ビット線、Ｑｎ１，Ｑｎ１…駆動トランジスタ、Ｑｎ３，Ｑｎ４…ワードトランジスタ、Ｑｐ１，Ｑｐ１…負荷トランジスタ。
Claims (6)
- お互いに直列に接続されてそれぞれのゲートが共通に接続された第１導電型の駆動トランジスタと第２導電型の負荷トランジスタとからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータと、前記２つのインバータの一方の入力と他方の出力との共通ノードに接続された第１導電型の第１のアクセストランジスタと、前記２つのインバータの一方の出力と他方の入力との共通ノードに接続された第１導電型の第２のアクセストランジスタと、をそれぞれが含む複数のメモリセルを有し、
各メモリセルにおいて、
前記第１導電型の駆動トランジスタ、前記第１のアクセストランジスタおよび前記第２のアクセストランジスタのチャネルが形成される第１の能動領域と、前記第２導電型の負荷トランジスタのチャネルが形成される第２の能動領域は、前記メモリセルに含まれる全てのトランジスタのチャネル電流方向が当該メモリセル内で互いに平行となるように配置され、かつ、前記チャネル電流方向と直交する方向の隣接メモリセル間でそれぞれ分離され、
前記ゲートは、各インバータを構成する前記駆動トランジスタと前記負荷トランジスタにおいて共有され、前記第１の能動領域と前記第２の能動領域とにそれぞれ交差する直線状の共通ゲート線である
半導体記憶装置。 - 前記共通ゲート線が、前記第１または第２の能動領域の各々に対して直交して配置されている
請求項１に記載の半導体記憶装置。 - 前記第１の能動領域が、前記チャネル電流方向と同じ方向の隣接メモリセル間で共有されている
請求項１に記載の半導体記憶装置。 - 前記第１のアクセストランジスタ、前記第２のアクセストランジスタの各ゲートを制御する配線として、前記第１の能動領域と直交し、かつ、互いに平行に複数のメモリセルを貫いて配線された２本のワード線と、
各メモリセル内で、前記２本のワード線の配線方向と同じ方向で互いに平行に配置され、かつ、各インバータを構成する前記駆動トランジスタと前記負荷トランジスタの共通ゲート電極として前記第１能動領域と前記第２の能動領域の双方に対してそれぞれが直交する２本の前記共通ゲート線と、
を有する請求項１に記載の半導体記憶装置。 - 前記第１の能動領域に前記駆動トランジスタと前記アクセストランジスタとが２対、直列に設けられ、前記第２の能動領域に２つの前記負荷トランジスタが直列に設けられている
請求項１に記載の半導体記憶装置。 - 前記共通ゲート線が前記第１の能動領域との交差する部分と、当該共通ゲート線が前記第２の能動領域との交差する部分との間に、当該共通ゲート線と上層配線層とのコンタクトが形成されている
請求項５に記載の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17118698A JP4501164B2 (ja) | 1998-05-01 | 1998-06-18 | 半導体記憶装置 |
| TW088106973A TW530409B (en) | 1998-05-01 | 1999-04-29 | Semiconductor memory device and its manufacturing method |
| US09/301,982 US6229186B1 (en) | 1998-05-01 | 1999-04-29 | Semiconductor memory device using inverter configuration |
| KR1019990015768A KR100646298B1 (ko) | 1998-05-01 | 1999-05-01 | 반도체 기억 장치 및 그 제조 방법 |
| US09/779,813 US6642555B1 (en) | 1998-05-01 | 2001-02-08 | Semiconductor memory device |
| US09/779,889 US6537877B2 (en) | 1998-05-01 | 2001-02-08 | Semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12254298 | 1998-05-01 | ||
| JP10-122542 | 1998-05-01 | ||
| JP17118698A JP4501164B2 (ja) | 1998-05-01 | 1998-06-18 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009083754A Division JP2009177200A (ja) | 1998-05-01 | 2009-03-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031298A JP2000031298A (ja) | 2000-01-28 |
| JP4501164B2 true JP4501164B2 (ja) | 2010-07-14 |
Family
ID=26459640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17118698A Expired - Lifetime JP4501164B2 (ja) | 1998-05-01 | 1998-06-18 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6229186B1 (ja) |
| JP (1) | JP4501164B2 (ja) |
| KR (1) | KR100646298B1 (ja) |
| TW (1) | TW530409B (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4825999B2 (ja) * | 1999-05-14 | 2011-11-30 | ソニー株式会社 | 半導体記憶装置およびその製造方法 |
| JP2001332633A (ja) * | 2000-05-24 | 2001-11-30 | Sony Corp | 半導体メモリ |
| JP3386038B2 (ja) * | 2000-06-22 | 2003-03-10 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JP2002100749A (ja) * | 2000-09-25 | 2002-04-05 | Sony Corp | 半導体装置およびその製造方法 |
| US6900513B2 (en) | 2001-01-22 | 2005-05-31 | Nec Electronics Corporation | Semiconductor memory device and manufacturing method thereof |
| JP2003050263A (ja) * | 2001-08-08 | 2003-02-21 | Mitsubishi Electric Corp | 半導体装置およびｔｅｇ配置方法 |
| US6864529B2 (en) | 2001-08-23 | 2005-03-08 | Hewlett-Packard Development Company, L.P. | Thin film transistor memory device |
| KR100456688B1 (ko) * | 2002-01-07 | 2004-11-10 | 삼성전자주식회사 | 완전 씨모스 에스램 셀 |
| JP2003203993A (ja) | 2002-01-10 | 2003-07-18 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| JP4278338B2 (ja) * | 2002-04-01 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR20030085323A (ko) * | 2002-04-30 | 2003-11-05 | 주식회사 하이닉스반도체 | 에스렘(ｓｒａｍ) 셀 및 그 제조방법 |
| KR20040011016A (ko) * | 2002-07-26 | 2004-02-05 | 동부전자 주식회사 | 알에프 반도체소자 제조방법 |
| JP2004153003A (ja) | 2002-10-30 | 2004-05-27 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置 |
| US7173305B2 (en) * | 2003-04-08 | 2007-02-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned contact for silicon-on-insulator devices |
| KR100519801B1 (ko) * | 2004-04-26 | 2005-10-10 | 삼성전자주식회사 | 스트레스 완충 스페이서에 의해 둘러싸여진 노드 콘택플러그를 갖는 반도체소자들 및 그 제조방법들 |
| JP2006054430A (ja) * | 2004-07-12 | 2006-02-23 | Renesas Technology Corp | 半導体装置 |
| JP4291751B2 (ja) * | 2004-07-23 | 2009-07-08 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| DE102005052000B3 (de) * | 2005-10-31 | 2007-07-05 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit einer Kontaktstruktur auf der Grundlage von Kupfer und Wolfram |
| JP5296963B2 (ja) * | 2005-12-21 | 2013-09-25 | エルピーダメモリ株式会社 | 多層配線半導体集積回路、半導体装置 |
| KR100796505B1 (ko) * | 2006-12-29 | 2008-01-21 | 동부일렉트로닉스 주식회사 | 플래시 기억 소자의 형성 방법 |
| JP4466732B2 (ja) | 2007-12-11 | 2010-05-26 | ソニー株式会社 | 半導体記憶装置 |
| US8803245B2 (en) | 2008-06-30 | 2014-08-12 | Mcafee, Inc. | Method of forming stacked trench contacts and structures formed thereby |
| CN102124555B (zh) * | 2009-10-19 | 2014-05-14 | 松下电器产业株式会社 | 半导体装置 |
| US8426310B2 (en) * | 2010-05-25 | 2013-04-23 | Freescale Semiconductor, Inc. | Method of forming a shared contact in a semiconductor device |
| JP2010183123A (ja) * | 2010-05-28 | 2010-08-19 | Renesas Electronics Corp | 半導体装置 |
| US8778789B2 (en) * | 2012-11-30 | 2014-07-15 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits having low resistance metal gate structures |
| US9558791B2 (en) * | 2013-12-05 | 2017-01-31 | Taiwan Semiconductor Manufacturing Company Limited | Three-dimensional static random access memory device structures |
| US9177634B1 (en) * | 2014-02-04 | 2015-11-03 | Xilinx, Inc. | Two gate pitch FPGA memory cell |
| US9412742B2 (en) * | 2014-06-10 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout design for manufacturing a memory cell |
| US9613952B2 (en) * | 2014-07-25 | 2017-04-04 | Macronix International Co., Ltd. | Semiconductor ESD protection device |
| CN106158847B (zh) * | 2015-04-01 | 2019-05-07 | 旺宏电子股份有限公司 | 半导体装置 |
| US9935100B2 (en) * | 2015-11-09 | 2018-04-03 | Qualcomm Incorporated | Power rail inbound middle of line (MOL) routing |
| US10497692B2 (en) | 2017-08-29 | 2019-12-03 | Globalfoundries Inc. | SRAM structure with alternate gate pitches |
| US10692808B2 (en) | 2017-09-18 | 2020-06-23 | Qualcomm Incorporated | High performance cell design in a technology with high density metal routing |
| US10523206B2 (en) | 2018-03-15 | 2019-12-31 | Globalfoundries Inc. | CMOS inverters with asymmetric contact distances and methods of making such inverters |
| US10846458B2 (en) | 2018-08-30 | 2020-11-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Engineering change order cell structure having always-on transistor |
| US10389359B1 (en) * | 2018-10-03 | 2019-08-20 | Micron Technology, Inc. | Buffer circuit |
| US11557537B2 (en) * | 2020-08-06 | 2023-01-17 | Micron Technology, Inc. | Reduced pitch memory subsystem for memory device |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590541A (ja) * | 1991-03-18 | 1993-04-09 | United Technol Corp <Utc> | Ｓｒａｍメモリーセル |
| JPH05136373A (ja) * | 1990-11-21 | 1993-06-01 | Ricoh Co Ltd | 半導体集積回路装置及びその製造方法 |
| JPH05299621A (ja) * | 1992-04-20 | 1993-11-12 | Mitsubishi Electric Corp | 半導体メモリ装置およびゲートアレイ装置 |
| JPH06188398A (ja) * | 1992-12-18 | 1994-07-08 | Kawasaki Steel Corp | 半導体集積回路 |
| JPH07130877A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 完全ｃｍｏｓ型スタティック記憶セル |
| JPH07130880A (ja) * | 1993-10-29 | 1995-05-19 | Sony Corp | 半導体記憶装置 |
| JPH1093024A (ja) * | 1996-09-11 | 1998-04-10 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35838E (en) * | 1987-12-28 | 1998-07-07 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cell structure |
| US5349206A (en) * | 1988-11-10 | 1994-09-20 | Seiko Epson Corporation | Integrated memory circuit with high density load elements |
| US5055716A (en) * | 1990-05-15 | 1991-10-08 | Siarc | Basic cell for bicmos gate array |
| US5287304A (en) * | 1990-12-31 | 1994-02-15 | Texas Instruments Incorporated | Memory cell circuit and array |
| GB2254487B (en) * | 1991-03-23 | 1995-06-21 | Sony Corp | Full CMOS type static random access memories |
| JP3015186B2 (ja) * | 1991-03-28 | 2000-03-06 | 三菱電機株式会社 | 半導体記憶装置とそのデータの読み出しおよび書き込み方法 |
| US5298782A (en) * | 1991-06-03 | 1994-03-29 | Sgs-Thomson Microelectronics, Inc. | Stacked CMOS SRAM cell with polysilicon transistor load |
| JP2905647B2 (ja) * | 1992-04-30 | 1999-06-14 | 三菱電機株式会社 | スタティックランダムアクセスメモリ装置 |
| JP3403231B2 (ja) * | 1993-05-12 | 2003-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3780003B2 (ja) * | 1993-06-15 | 2006-05-31 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| TW297158B (ja) * | 1994-05-27 | 1997-02-01 | Hitachi Ltd | |
| US5742075A (en) * | 1994-10-07 | 1998-04-21 | Iowa State University Research Foundation, Inc. | Amorphous silicon on insulator VLSI circuit structures |
| US5539216A (en) * | 1994-10-27 | 1996-07-23 | Motorola, Inc. | Monolithic semiconductor body with convex structure |
| JPH08181225A (ja) * | 1994-10-28 | 1996-07-12 | Nkk Corp | 半導体記憶装置 |
| KR0186070B1 (ko) * | 1995-12-28 | 1999-03-20 | 문정환 | 반도체 메모리 구조 및 그 제조방법 |
| JPH09260510A (ja) * | 1996-01-17 | 1997-10-03 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US5719079A (en) * | 1996-05-28 | 1998-02-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making a semiconductor device having high density 4T SRAM in logic with salicide process |
| US5844836A (en) * | 1997-03-24 | 1998-12-01 | Advanced Micro Devices, Inc. | Memory cell having increased capacitance via a local interconnect to gate capacitor and a method for making such a cell |
| US6130470A (en) * | 1997-03-24 | 2000-10-10 | Advanced Micro Devices, Inc. | Static random access memory cell having buried sidewall capacitors between storage nodes |
| US5879980A (en) * | 1997-03-24 | 1999-03-09 | Advanced Micro Devices, Inc. | Method of making static random access memory cell having a trench field plate for increased capacitance |
| US5920097A (en) * | 1997-03-26 | 1999-07-06 | Advanced Micro Devices, Inc. | Compact, dual-transistor integrated circuit |
| US5981995A (en) * | 1997-06-13 | 1999-11-09 | Advanced Micro Devices, Inc. | Static random access memory cell having buried sidewall transistors, buried bit lines, and buried vdd and vss nodes |
| US6285088B1 (en) * | 1998-05-13 | 2001-09-04 | Texas Instruments Incorporated | Compact memory circuit |
-
1998
- 1998-06-18 JP JP17118698A patent/JP4501164B2/ja not_active Expired - Lifetime
-
1999
- 1999-04-29 TW TW088106973A patent/TW530409B/zh active
- 1999-04-29 US US09/301,982 patent/US6229186B1/en not_active Expired - Lifetime
- 1999-05-01 KR KR1019990015768A patent/KR100646298B1/ko active IP Right Grant
-
2001
- 2001-02-08 US US09/779,889 patent/US6537877B2/en not_active Expired - Lifetime
- 2001-02-08 US US09/779,813 patent/US6642555B1/en not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136373A (ja) * | 1990-11-21 | 1993-06-01 | Ricoh Co Ltd | 半導体集積回路装置及びその製造方法 |
| JPH0590541A (ja) * | 1991-03-18 | 1993-04-09 | United Technol Corp <Utc> | Ｓｒａｍメモリーセル |
| JPH05299621A (ja) * | 1992-04-20 | 1993-11-12 | Mitsubishi Electric Corp | 半導体メモリ装置およびゲートアレイ装置 |
| JPH06188398A (ja) * | 1992-12-18 | 1994-07-08 | Kawasaki Steel Corp | 半導体集積回路 |
| JPH07130880A (ja) * | 1993-10-29 | 1995-05-19 | Sony Corp | 半導体記憶装置 |
| JPH07130877A (ja) * | 1993-11-05 | 1995-05-19 | Sony Corp | 完全ｃｍｏｓ型スタティック記憶セル |
| JPH1093024A (ja) * | 1996-09-11 | 1998-04-10 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6537877B2 (en) | 2003-03-25 |
| US20020024105A1 (en) | 2002-02-28 |
| TW530409B (en) | 2003-05-01 |
| JP2000031298A (ja) | 2000-01-28 |
| KR19990088014A (ko) | 1999-12-27 |
| KR100646298B1 (ko) | 2006-11-15 |
| US6229186B1 (en) | 2001-05-08 |
| US6642555B1 (en) | 2003-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4501164B2 (ja) | 半導体記憶装置 | |
| US7199433B2 (en) | Method of manufacturing semiconductor integrated circuit device having capacitor element | |
| RU2156013C2 (ru) | Конструкция ячейки памяти с вертикально расположенными друг над другом пересечениями | |
| US4755864A (en) | Semiconductor read only memory device with selectively present mask layer | |
| KR100253032B1 (ko) | 스테이틱 랜덤 액세스 메모리를 갖는 반도체 메모리 장치 및 그의 제조방법 | |
| JP5674251B2 (ja) | 半導体記憶装置 | |
| USRE45698E1 (en) | Semiconductor memory device | |
| JPH07169856A (ja) | 半導体装置 | |
| JP4465743B2 (ja) | 半導体記憶装置 | |
| US7049197B2 (en) | Method of manufacturing a semiconductor device | |
| JP2000243857A (ja) | 半導体メモリデバイス及びその製造方法 | |
| JP2933010B2 (ja) | 半導体装置 | |
| JP4825999B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0945869A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0917962A (ja) | 半導体集積回路装置 | |
| JPH06224393A (ja) | 半導体記憶装置 | |
| JPH04162775A (ja) | 半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050302 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090127 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100119 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100310 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100330 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100412 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130430 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140430 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |