KR0186070B1 - 반도체 메모리 구조 및 그 제조방법 - Google Patents

반도체 메모리 구조 및 그 제조방법 Download PDF

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KR0186070B1 KR1019950062054A KR19950062054A KR0186070B1 KR 0186070 B1 KR0186070 B1 KR 0186070B1 KR 1019950062054 A KR1019950062054 A KR 1019950062054A KR 19950062054 A KR19950062054 A KR 19950062054A KR 0186070 B1 KR0186070 B1 KR 0186070B1
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Abstract

본 발명에 의한 반도체 메모리 구조 및 그 제조방법은, 기판에 필드산화막을 성장시켜 액티브영역과 소자격리영역을 구분하는 공정과; 상기 기판 상의 액티브영역과 필드산화막 상의 소정 부분에 제1게이트를 형성하는 공정과; 상기 제1게이트를 마스크로 불순물을 제1이온주입하여 제1게이트의 비트라인쪽 및 셀 노드쪽 기판 내에 제1불순물 이온주입영역을 형성하는 공정과; 셀 노드쪽의 기판 표면이 소정 부분 노출되도록, 상기 제1게이트를 포함한 기판 상의 액티브영역에 절연막을 형성하는 공정과; 비트라인쪽의 상기 절연막이 소정 부분 노출되도록, 셀 노드쪽의 제1게이트 에지 영역 상에 형성된 절연막과 표면이 노출된 기판 및 제1게이트가 형성되어 있는 상기 필드산화막 상에 제2게이트를 형성하는 공정과; 상기 제1 및 제2게이트를 마스크로 불순물을 제2이온주입하여 제1게이트의 비트라인쪽 기판 내에 제2불순물이온주입영역을 형성하는 공정과; 비트라인쪽의 상기 제1게이트 측면과 셀 노드쪽의 상기 제2게이트 측면에 측벽 스페이서를 형성하는 공정 및; 상기 제1, 제2게이트, 측벽 스페이서를 마스크로 불순물을 제3이온주입하여 제1게이트의 비트라인쪽 및 셀 노드쪽 기판 내에 도핑 농도가 서로 다른 소오스/드레인 영역을 형성하는 공정으로 이루어져, 1) 매몰 콘택 형성시 야기되던 기판의 실리콘 손실 문제를 방지할 수 있으며, 2) 액세스 트랜지스터의 전류를 셀 노드의 상태(예컨대, 로우 또는 하이 상태)에 따라 다르게 제어할 수 있게 되어 셀의 동작 안정성을 확보할 수 있고, 3) ≤ RAM 구현시 사이드 트랜지스터의 게이트가 또 다른 인터커넥션(interconnection) 대용으로 이용될 수 있으므로 셀 내에서의 상호 접속이 용이하며, 4) 읽어내기(read) 동작(operation)시, 액세스 트랜지스터의 셀 노드쪽 소오스 영역이 비트라인과 연결된 드레인 영역보다 n+ 저항이 크므로 전류구동능력이 떨어지게 되어 셀의 동작 안정성을 확보할 수 있게 된다.

Description

반도체 메모리 구조 및 그 제조방법
제1도는 종래 기술에 따른 SRAM 메모리 셀의 회로 구성도.
제2(a)도 내지 제2(d)도는 제1도에 도시된 SRAM 메모리 셀의 액세스 트랜지스터의 제조방법을 도시한 공정수순도.
제3도는 본 발명에 따른 SRAM 메모리 셀의 회로 구성도.
제4(a)도 내지 제4(d)도는 제3도에 도시된 SRAM 메모리 셀의 액세스 트랜지스터 제조방법을 도시한 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
100 : 기판 102 : 필드산화막
104 : 게이트 절연막 106 : 제1폴리실리콘막
109 : no 영역 110 : 절연막
112 : 비아 콘택 114 : 제2폴리실리콘막
116 : n- LDD영역 118 : 측벽 스페이서
120 : n+ 영역 122 : n++ 영역
124 : 드레인 영역 126 : 소오스 영역
본 발명은 반도체 메모리 구조 및 그 제조방법에 관한 것으로, 특히 에스램(Static Random Access Memory; 이하, SRAM이라 한다) 액세스(access) 트랜지스터의 전류를 용이하게 제어할 수 있도록 한 반도체 메모리 구조 및 그 제조방법에 관한 것이다.
일반적으로 SRAM 반도체 메모리 소자는 제1도에 도시된 SRAM 셀의 회로 구성도에서 알 수 있듯이, 하나의 워드라인(word line : W/L)과 두 개의 비트라인(bit line : B/L)이 각각의 SRAM 셀에 연결되어 결과적으로 두 개의 액세스 트랜지스터가 각 셀에 공급되도록 이루어져, 액세스 트랜지스터인 M1, M2와 구동 트랜지스터인 M3, M4는 nMOS 트랜지스터로 구성되고, 부하소자(load devices)인 M5, M6 트랜지스터는 pMOS 트랜지스터로 구성되도록 되어 있다.
즉, SRAM 셀은 크게 인버터(inverter) 두 개(예컨대, M5와 M3로 이루어진 제1인버터와, M6와 M4로 이루어진 제2인버터)로 구성된 래치(latch)와 액세스 트랜지스터 M1, M2로 구성됨을 알 수 있다.
이때, 상기 액세스 트랜지스터 M1은 부하소자인 M5 트랜지스터와 구동 트랜지스터인 M3와 연결되며, 액세스 트랜지스터 M2는 부하소자인 M6 트랜지스터와 구동 트랜지스터인 M4와 연결되도록 이루어지고, 상기 액세스 트랜지스터 M1의 제1셀 노드(a)는 액세스 트랜지스터 M2와 연결되어 있는 구동 트랜지스터 M4의 게이트와 연결되며, 상기 액세스 트랜지스터 M2의 제2셀 노드(b)는 액세스 트랜지스터 M1과 연결되어 있는 구동 트랜지스터 M3의 게이트와 연결되도록 회로가 이루어져 있다.
따라서, 워드라인과 비트라인에 의해 하나의 셀이 선택되어진 상태에서, 선택된 워드라인이 온(on)되면 비트라인의 전압에 따라 셀 노드 전압이 하이(high) 또는 로우(low) 상태로 되면서, 액세스 트랜지스터를 통하여 써넣기(write) 또는 읽어내기(read) 동작을 할 수 있게 된다.
제2(a)도 내지 제2(d)도에는 이와 같은 동작 특성을 갖는 SRAM 메모리 셀의 액세스 트랜지스터 제조방법을 나타낸 공정수순도가 도시되어 있다. 이를 참조하여 그 제조방법을 살펴보면 다음과 같다.
제1단계로서, 제2(a)도에 도시된 바와 같이 반도체 기판(1) 상의 소자격리영역에 필드산화막(3)을 성장시켜, 액티브영역으로 사용될 부분과 소자격리영역으로 사용될 부분을 구분한 뒤, 기판 상의 액티브영역에 게이트 절연막(5)을 형성한다.
제2단계로서, 제2(b)도에 도시된 바와 같이, 구동트랜지스터 M3의 게이트와 제2셀 노드(b)를 연결하기 위하여, 상기 기판 표면이 소정 부분 노출되도록 게이트 절연막(5)을 식각하여 매몰 콘택(buried contact)(7)을 형성하고, 상기 패턴 전면에 도전성막인 폴리실리콘막(9)을 형성한다. 이어서, 상기 폴리실리콘막(9)에 불순물을 도핑(doping)하기 위하여 고농도의 n형 불순물인 포클(POCl3)을 이온주입한다. 이 과정에서, 게이트 절연막(5)이 제거되어 표면이 노출된 부분의 기판 내로 고동도의 n형 불순물이 도핑된다. 그 결과, 매몰 콘택(7)의 기판 내부에 n+ 불순물 영역이 형성된다.
제3단계로서, 제2(c)도에 도시된 바와 같이 상기 폴리실리콘막(9)을 소정 부분 식각하여 게이트(9')를 형성한 다음, 이를 마스크로하여 저농도의 n형 불순물을 이온주입하여 기판(1) 내에 n- 저농도이온주입영역(11)(n- lightly doped drain 영역 : 이하, n- LDD 영역이라 한다)(11)을 형성한다. 이어, 매몰 콘택(7)이 형성되어 있지 않은 비트라인쪽의 게이트 절연막(5)을 식각하여 그 부분의 기판(1) 표면을 노출시키고, 매몰 콘택(7) 내의 기판 중 표면이 노출된 부분을 임의의 두께 만큼 식각한 후, 상기 게이트(9')의 측면에 측벽 스페이서(13)를 형성한다.
제4단계로서, 제2(d)도에 도시된 바와 같이 상기 게이트(9')와 측벽 스페이서(13)를 마스크로하여 기판 내로 고농도의 n형 불순물 이온주입하여 n+ 소오스/드레인 영역(15)을 형성하므로써, SRAM 셀의 액세스 트랜지스터 제조를 완료한다.
그러나, 상기 공정을 통해 제조된 액세스 트랜지스터는 액세스 트랜지스터의 셀 노드와 그와 반대편에 있는 구동 트랜지스터의 게이트를 연결시키기 위하여 도입된 매몰 콘택을 형성하는 과정에서 실리콘 손실(loss)이 유발되어 셀 노드의 접촉저항이 증가하게 되므로 셀의 동작 안정성(stability)이 저하되는 단점이 발생하게 된다.
또한, 현재 SRAM 셀에서 채용하고 있는 액세스 트랜지스터의 전류는 셀 노드의 전압상태와 무관하게 흐르고, 오직 워드라인의 전압에 의해서 제어되므로, 특히 로우 모드(low mode)쪽에 연결된 액세스 트랜지스터는 액세스 트랜지스터 자체가 공급할 수 있는 최대 전류를 공급하게 되어, 로우 모드 쪽의 전압을 상승시키는 요인으로 작용하게 되므로 셀의 동작 안정성을 더욱 저하시키게 된다.
이에 본 발명은 상기와 같은 단점을 개선하기 위하여 이루어진 것으로, SRAM 액세스 트랜지스터의 셀 노드 쪽 게이트 에지 영역에 셀 노드와 접속됨과 동시에 반대쪽 구동 트랜지스터의 게이트에 접속되는 여분의 게이트를 형성하므로써, 셀의 동작 안정성을 높일 수 있도록 한 반도체 메모리의 구조 및 그 제조방법을 제공함에 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 구조는, 필드산화막에 의해 액티브영역이 구분되어 있는 기판과; 상기 기판의 액티브영역과 필드산화막 상의 소정 부분에 형성된 제1게이트와; 셀 노드쪽의 상기 기판 표면이 소정 부분 노출되도록 제1게이트를 포함한 기판 상에 형성된 절연막과; 비트라인쪽의 기판과 이와 연결된 제1게이트 에지 영역 상의 상기 절연막이 노출되도록, 상기 제1게이트 상의 절연막과 표면이 노출된 기판 및 제1게이트가 형성되어 있는 필드산화막 상에 형성된 제2게이트와; 비트라인쪽의 상기 제1게이트 측면과 셀 노드쪽의 상기 제2게이트 측면에 형성된 측벽 스페이서 및; 서로 다른 도핑 농도를 가지도록, 제1게이트의 비트라인쪽 및 셀 노드쪽 기판 내에 형성된 드레인 영역 및 소오스 영역으로 이루어진 것을 특징으로 한다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 제조방법은, 기판에 필드산화막을 성장시켜 액티브영역과 소자격리영역을 구분하는 공정과; 상기 기판 상의 액티브영역과 필드산화막 상의 소정 부분에 제1게이트를 형성하는 공정과; 상기 제1게이트를 마스크로 불순물을 제1이온주입하여 제1게이트의 비트라인쪽 및 셀 노드쪽 기판 내에 제1불순물이온주입영역을 형성하는 공정과; 셀 노드쪽의 기판 표면이 소정 부분 노출되도록, 상기 제1게이트를 포함한 기판 상의 액티브영역에 절연막을 형성하는 공정과; 비트라인쪽의 상기 절연막이 소정 부분 노출되도록, 셀 노드쪽의 제1게이트 에지 영역 상에 형성된 절연막과 표면이 노출된 기판 및 제1게이트가 형성되어 있는 상기 필드산화막 상에 제2게이트를 형성하는 공정과; 상기 제1 및 제2게이트를 마스크로 불순물을 제2이온주입하여 제1게이트의 비트라인쪽 기판 내에 제2불순물이온주입영역을 형성하는 공정과; 비트라인쪽의 상기 제1게이트 측면과 셀 노드쪽의 상기 제2게이트 측면에 측벽 스페이서를 형성하는 공정 및; 상기 제1, 제2게이트, 측벽 스페이서를 마스크로 불순물을 제3이온주입하여 제1게이트의 비트라인쪽 및 셀 노드쪽 기판 내에 도핑 농도가 서로 다른 소오스/드레인 영역을 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
상기 공정 결과, SRAM 반도체 메모리 셀의 동작특성을 향상시킬 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 SRAM 액세스 트랜지스터 M1, M2의 제1 및 제2셀 노드(a'), (b')쪽 게이트 에지 영역에 접속되도록 사이드 트랜지스터(side transistor)를 형성하되, 상기 사이드 트랜지스터 M7, M8의 게이트가 상기 셀 노드와 접속되면서 반대쪽 구동 트랜지스터 M3, M4의 게이트에 동시 접속되도록 메모리 셀을 형성하므로써, 액세스 트랜지스터의 전류를 셀 노드의 상태(예컨대, 하이 또는 로우 상태)에 따라 다르게 제어할 수 있도록 한 것으로, 이를 제3도에 도시된 SRAM 셀의 회로 구성도를 이용하여 살펴보면 다음과 같다.
상기 회로 구성도를 참조하면, SRAM 셀은 크게 인버터(inverter) 두 개(예컨대, M5와 M3로 이루어진 제1인버터와, M6와 M4로 이루어진 제2인버터)로 구성된 래치(latch)와, 액세스 트랜지스터 M1, M2, 그리고 상기 액세스 트랜지스터 M1, M2의 제1 및 제2셀 노드(a'), (b')쪽 게이트 에지에 접속되도록 형성된 사이드 트랜지스터(side transistor) M7, M8로 구성되어 있음을 알 수 있다.
여기서, 상기 사이드 트랜지스터 M7은 제1셀 노드(a')를 통하여 부하소자인 M5 트랜지스터와 구동 트랜지스터인 M3와 연결되며, 사이드 트랜지스터 M8은 제2셀 노드(b')를 통하여 부하소자인 M6 트랜지스터와 구동 트랜지스터인 M4와 연결되고, 상기 제1셀 노드(a')는 사이드 트랜지스터 M8과 연결되어 있는 구동 트랜지스터 M4의 게이트와 연결되도록 접속되며, 상기 제2셀 노드(b')는 사이드 트랜지스터 M7과 연결되어 있는 구동 트랜지스터 M3의 게이트와 연결되도록 접속된다. 그리고, 상기 사이드 트랜지스터 M7, M8은 항상 온 상태를 유지하는 디플리션타입(depletion type)으로 동작되도록 이루어져 있다.
따라서, 상기 SRAM 셀은 제1 및 제2셀 노드(a'), (b')가 로우 상태가 되면, 셀 노드에 연결된 사이드 트랜지스터 M7, M8의 게이트에도 로우 전압(low voltage)이 인가되어 사이드 트랜지스터 M7, M8 채널의 전류가 저하되므로, 액세스 트랜지스터 M1, M2의 전류가 감소하게 된다. 이로 인해 Idr/Ida(구동트랜지스터의 전류/액세스 트랜지스터의 전류)의 비가 커지게 되어 제1 및 제2셀 노드(a'), (b')의 로우 상태를 가속시킬 수 있게 된다.
반대로, 제1 및 제2셀 노드(a'), (b')가 하이 상태가 되면, 사이드 트랜지스터 M7, M8의 게이트에도 하이 전압(high voltage)이 인가되어 사이드 트랜지스터 M7, M8 채널의 전류를 충분히 온시킬 수 있게 되므로, 기존의 액세스 트랜지스터와 동일한 전류구동능력을 발휘할 수 있게 되어 제1 및 제2셀 노드(a'), (b')를 하이 상태로 만들어 줄 수 있게 된다.
제4(a)도 내지 제4(d)도에는 이와 같은 동작 특성을 갖는 SRAM 메모리 셀의 액세스 트랜지스터 제조방법을 나타낸 공정수순도가 도시되어 있다. 이를 참조하여 그 제조방법을 각 공정별로 구분하여 구체적으로 살펴보면 다음과 같다.
제1단계로서, 제4(a)도에 도시된 바와 같이 반도체 기판(100) 상의 소자격리영역에 필드산화막(102)을 성장시켜, 액티브영역으로 사용될 영역과 소자격리영역으로 사용될 영역을 구분한 뒤, 상기 기판 상의 액티브영역에 게이트 절연막(104)을 형성한다. 이어, 상기 게이트 절연막(104)과 필드산화막(102) 상에 제1도전성막으로서 제1폴리실리콘막(106)을 형성하고, 게이트 절연막(104)의 표면이 소정 부분 노출되도록 상기 제1폴리실리콘막(106)을 식각하여 액세스 트랜지스터의 제1게이트(106)를 형성한 다음, 상기 제1게이트(106)를 마스크로하여 그 하부의 게이트 절연막(104)을 식각한다. 그후, 액세스 트랜지스터의 셀 노드쪽 제1게이트 에지 영역에 형성될 사이드 트랜지스터의 동작을 디플리션 타입으로 만들기 위하여 문턱전압(threshold voltage) 조절을 목적으로한 저농도의 n형 불순물을 제1이온주입 한다. 그 결과, 상기 제1게이트(106) 좌/우측 기판(100) 내에 제1불순물이온주입영역으로서, no 영역(108)이 형성된다.
제2단계로서, 제4(b)도에 도시된 바와 같이 상기 제1게이트(106)를 포함한 기판(100) 상의 액티브영역에 얇은 두께의 절연막(110)을 성장시킨다. 여기서, 상기 절연막(110)은 이후 형성될 사이드 트랜지스터의 게이트 절연막 역할을 할 뿐 아니라 액세스 트랜지스터의 게이트와 사이드 트랜지스터의 게이트 사이를 절연시키는 역할을 담당한다. 이어, 상기 셀 노드(a' 또는 b')와 반대편 구동 트랜지스터(M4 또는 M3)의 게이트를 접속시키기 위하여, 액세스 트랜지스터의 셀 노드쪽 기판 표면이 소정 부분 노출되도록 상기 절연막(110)을 식각하여 비아 콘택(via contact)(112)을 형성한다.
제3단계로서, 제4(c)도에 도시된 바와 상기 패턴 전면에 제2도전성막으로서 제2폴리실리콘막(114)을 형성하고, 그 내부로 고농도의 n형 불순물을 도핑한 뒤, 비아 콘택(112)이 형성되어 있지 않은 쪽의 제1게이트 에지 영역과 이와 연결된 기판 상에 형성된 절연막(110)이 노출되도록 제2폴리실리콘막(114)을 식각하여 사이드 트랜지스터의 제2게이트를 형성한다. 이어, 액세스 트랜지스터의 LDD 영역을 형성하기 위하여 기판 내로 저농도의 n형 불순물을 제2이온주입한다. 이때, 저농도의 n형 불순물 이온주입은 액세스 트랜지스터의 셀 노드쪽에는 도핑이 안될 정도의 낮은 에너지를 사용하여 공정을 진행한다. 그 결과, 액세스 트랜지스터의 비트라인쪽 기판(100) 내에만 제2불순물이온주입영역인 n- LDD 영역(116)이 형성된다.
제4단계로서, 제4(d)도에 도시된 바와 같이 비트라인쪽의 제1게이트 측면과 셀 노드쪽의 제2게이트 측면에 측벽 스페이서(sidewall spacer)(118)를 형성하고, 이를 마스크로하여 기판(100) 내로 고농도의 n형 불순물을 제3이온주입하여 본 공정을 완료한다.
그 결과, 비트라인쪽의 기판(100) 내에는 n- LDD영역(116)과 인접되도록 제3불순물이온주입영역인 n+ 영역(120)이 형성된 구조의 드레인 영역(124)이 형성되고, 셀 노드쪽의 기판(100) 내에는 no영역(108)과 인접하도록 제3불순물이온주입영역인 n+ 영역(120)이 형성되며, 상기 n+ 영역(120)에 인접되도록 제4불순물이온주입영역인 n++ 영역(122)이 형성된 구조의 소오스 영역(126)이 형성된다. 이때의 불순물 도핑 농도는 no n- n+ n++의 값을 갖는다.
여기서, 상기 비아 콘택(112)이 형성되어 있는 부분의 기판 내에 n++ 영역(122)이 형성된 것은, 제2폴리실리콘막(114) 내에 도핑되어 있던 고농도의 n형 불순물이 소오스/드레인 영역(126), (124)을 형성하기 위한 제3이온주입 공정시, 기판 내로 함께 침투해 들어가기 때문이다.
상기 고농도의 n형 불순물 이온주입시 사용되는 에너지는 고농도 n형 도핑 농도의 피크(peak)가 액세스 트랜지스터의 드레인 영역(124)에서 절연막(110)보다 200Å 정도 아래에 위치하도록 선택함으로써, 소오스 영역(126)의 n+ 영역(120) 도핑 농도가 그 반대편의 드레인 영역의 n+ 영역(120) 도핑 농도보다 낮은 도핑 농도를 갖도록 한다.
따라서, 읽어내기(read) 동작(operation)시, 액세스 트랜지스터의 셀 노드쪽 소오스 영역(126)이 비트라인과 연결된 드레인 영역(124)보다 n+ 저항이 크므로 전류구동능력을 저하시켜 셀의 동작 안정성을 증가시킬 수 있게 된다.
상술한 바와 같이 본 발명에 의하면, 1) 매몰 콘택 형성시 야기되던 기판의 실리콘 손실 문제를 방지할 수 있으며, 2) 액세스 트랜지스터의 전류를 셀 노드의 상태(예컨대, 로우 또는 하이 상태)에 따라 다르게 제어할 수 있게 되어 셀의 동작 안정성을 확보할 수 있고, 3) SRAM 구현시 사이드 트랜지스터의 게이트가 또 다른 인터커넥션(interconnection) 대용(예컨대, 배선)으로 이용될 수 있으므로 셀 내에서의 상호접속이 용이하며, 4) 읽어내기 동작시, 액세스 트랜지스터의 셀 노드쪽 소오스 영역이 비트라인과 연결된 드레인 영역보다 n+ 저항이 크므로 전류구동능력이 떨어지게 되어 셀의 동작 안정성을 확보할 수 있게 된다.

Claims (9)

  1. 필드산화막에 의해 액티브영역이 구분되어 있는 기판과; 상기 기판의 액티브영역과 필드산화막 상의 소경 부분에 형성된 제1게이트와; 셀 노드쪽의 상기 기판 표면이 소정 부분 노출되도록 제1게이트를 포함한 기판 상에 형성된 절연막과; 비트라인쪽의 기판과 이와 연결된 제1게이트 에지 영역 상의 상기 절연막이 노출되도록, 상기 제1게이트 상의 절연막과 표면이 노출된 기판 및 제1게이트가 형성되어 있는 필드산화막 상에 형성된 제2게이트와; 비트라인쪽의 상기 제1게이트 측면과 셀 노드쪽의 상기 제2게이트 측면에 형성된 측벽 스페이서 및; 서로 다른 도핑 농도를 가지도록, 제1게이트의 비트라인쪽 및 셀 노드쪽 기판 내에 형성된 드레인 영역 및 소오스 영역으로 이루어진 것을 특징으로 하는 반도체 메모리 구조.
  2. 제1항에 있어서, 상기 제1불순물이온주입영역은 디플리션 타입으로 이루어진 것을 특징으로 하는 반도체 메모리 구조.
  3. 기판에 필드산화막을 성장시켜 액티브영역과 소자격리영역을 구분하는 공정과; 상기 기판 상의 액티브영역과 필드산화막 상의 소정 부분에 제1게이트를 형성하는 공정과; 상기 제1게이트를 마스크로 불순물을 제1이온주입하여 제1게이트의 비트라인쪽 및 셀 노드쪽 기판 내에 제1불순물이온주입영역을 형성하는 공정과; 셀 노드쪽의 기판 표면이 소정 부분 노출되도록, 상기 제1게이트를 포함한 기판 상의 액티브영역에 절연막을 형성하는 공정과; 비트라인쪽의 상기 절연막이 소정부분 노출되도록, 셀 노드쪽의 제1게이트 에지 영역 상에 형성된 절연막과 표면이 노출된 기판 및 제1게이트가 형성되어 있는 상기 필드산화막 상에 제2게이트를 형성하는 공정과; 상기 제1 및 제2게이트를 마스크로 불순물을 제2이온주입하여 제1게이트의 비트라인쪽 기판 내에 제2불순물이온주입영역을 형성하는 공정과; 비트라인쪽의 상기 제1게이트 측면과 셀 노드쪽의 상기 제2게이트 측면에 측벽 스페이서를 형성하는 공정 및; 상기 제1, 제2게이트, 측벽 스페이서를 마스크로 불순물을 제3이온주입하여 제1게이트의 비트라인쪽 및 셀 노드쪽 기판 내에 도핑 농도가 서로 다른 소오스/드레인 영역을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 메모리 제조방법.
  4. 제3항에 있어서, 상기 제1불순물이온주입영역은 상기 제2게이트가 항상 온 상태를 유지하는 디플리션 타입으로 형성하는 것을 특징으로 하는 반도체 메모리 제조방법.
  5. 제3항에 있어서, 상기 제2이온주입은 제1게이트의 셀 노드쪽 기판 내에는 불순물이 주입되지 않을 정도의 에너지로 실시하는 것을 특징으로 하는 반도체 메모리 제조방법.
  6. 제3항에 있어서, 상기 제3이온주입은 제2불순물이온주입영역의 불순물 도핑 농도 피크가 제1게이트의 비트라인쪽에 형성된 절연막보다 200Å 정도 아래에 위치하도록 에너지를 선택하여 실시하는 것을 특징으로 하는 반도체 메모리 제조방법.
  7. 제1항에 있어서, 상기 드레인영역은 서로 다른 도핑 농도를 갖는 제2, 제3불순물이온주입영역이 인접되어 있는 구조를 가지며, 상기 소오스영역은 서로 다른 도핑 농도를 갖는 제1, 제3, 제4불순물이온주입영역이 인접되어 있는 구조를 갖는 것을 특징으로 하는 반도체 메모리 구조.(이때, 제1 내지 제4불순물이온주입영역의 도핑 농도 상태 : 제1불순물이온주입영역 제2불순물이온주입영역 제3불순물이온주입영역 제4불순물이온주입영역)
  8. 제3항에 있어서, 상기 드레인영역은 서로 다른 도핑농도를 갖는 제2, 제3불순물이온주입영역이 인접되도록 비트라인쪽 기판 내에 형성되고, 상기 소오스영역은 서로 다른 도핑농도를 갖는 제1, 제3, 제4불순물이온주입영역이 인접되도록 셀 노드쪽의 기판 내에 형성되는 것을 특징으로 하는 반도체 메모리 제조방법.(이때, 제1 내지 제4불순물이온주입영역의 도핑 농도 상태 : 제1불순물이온주입영역 제2불순물이온주입영역 제3불순물이온주입영역 제4불순물이온주입영역)
  9. 제8항에 있어서, 상기 제4불순물이온주입영역은 제3이온주입시, 제2게이트에 도핑되어 있던 불순물이 표면이 노출된 기판을 통하여 함께 침투하여 형성되는 것을 특징으로 하는 반도체 메모리 제조방법.
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