KR970054187A - 반도체 메모리 구조 및 그 제조방법 - Google Patents

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Abstract

본 발명은 에스템(static RAM:SRAM)반도체 메모리 구조 및 그 제조방법에 관한 것으로, 기판에 필그산화막을 형성시켜 액티브영역과 필드 영역을 정의하는 공정과 사기 기판 상의 액태브영역과 필드영역의 소정 부분에 제1게이트를 형성하는 공정과 상기 제1게이트의 비트라인쪽 및 셀 노드쪽 기판 내에 n0영역을 형성하는 공정과 상기 제1게이트를 포함한 기판 상에 절연막을 형성하는 공정과 셀 노드쪽의 기판 표면이 소정 부분 드러나도록 절연막을 식각하여 비아 콘택을 형성하는 공정과 비트라인쪽의 절연막 표면이 드러나도록, 셀 노드쪽 제1게이트 에지 상의 절연막과 비아 콘택을 포함한 기판 저면에 제2게이트를 형성하는 공정과 제1및 제2게이트를 마스크로 제1이온주입을 실시하여 제1게이트의 비트라인쪽 기판 내에 n-LDD 영역을 형성하는 공정과 제이게이트의 비트라인쪽 측면과 제2게이트 셀 노드쪽 측면에 측벽 스페이서를 형성하는 공정 및 상기 측벽 스페이서를 마스크로 제2이온주입을 실시하여 제1게이트이 비트라인쪽과 셀 노드쪽의 기판 내에 도핑 농도가 서로 다른 드레인/소오스영역을 형성하는 공정을 구비하여 소자 제조를 완료하므로써, 1)매몰콘택 형성시 야기되던 기판의 실리콘 손실 문제를 방지할 수 있으며, 2)액세스 트랜지스터의 전류를 셀 노드의 상태(예컨데, 로우 또는 하이 상태)에 따라 다르게 제어할 수 있게 되어 셀의 동작 안정성을 확보 할 수 있고, 3)SRAM구현시 사이트 트랜지스터의 게인가 또 다른 인터커넥션(interconnection)대용이 될 수 있으므로 셀 내에서의 상호 접속이 용이하며, 4)읽어내기(read) 동작(operation)시, 액세스 트랜지스터이 셀 노드쪽 소오스 영역이 비트라인과 연결된 드레인 영역보다 n'저항이 크므로 전류구동능력이 떨어지게 되어 셀의 동작 안정성을 확보 할 수 있게 된다.

Description

반도체 메모리 구조 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 CMOS SRAM 셀의 회로 구성도.

Claims (8)

  1. 필드산화막에 의해 액티브 영역이 정의되어 있는 기판과 상기 기판상의 액태브영여과 필드산화막 위에 형성된 제1게이트와 셀 노드쪽의 기판 표면이 소정 부분 노출되도록 상기 제1게이트와 기판 상에 형성된 절연막과 비트라인쪽의 졀연막이 노출되도록, 셀 노드쪽 제1게이트 에지 상의 절연막과 표면이 노출된 기관 및 필드산화막 전면에 형성된 제2게이트와 비트라인쪽의 상기 제1게이트 측면과 셀 노드쪽의 상기 제2게이트 측면에 형성된 측벽 스페이서와 비트라인과 접속되며 제1게이트의 에지와 소정 부분 오버랩되는 영역을 가지도록 기판 내에 형성된 드레인 영역 및 상기 드레인 영역보다 낮은 불순물 도핑 농도를 가지며, 셀 노드쪽의 제1게이트 에지와 소정부분 오버랩 되는 영역을 가지도록 제2게이트 하측 기판내에 형성된 소오스 영역으로 이루어진 것을 특징으로 하는 에스램 반도체 메모리 구조.
  2. 제1항에 있어서, 상기 소오스 영역은 셀 노드쪽의 제1게이트 에지와 소정부분 오버랩 되는 영역에는 n0영역이 형성되고, 상기 n0영역과 인접된 부분에는 n+영역이 형성되며, 상기 n+영역과 인접된 부분에는 n++영역이 형성되어 있는 구조로 이루어진 것을 특징으로하는 에스램 반도체 메모리 구조.(불순물의 도핑 농도 상태 n0〈 n+〈n++)
  3. 제2항에 있어서, 상기 n0영역은 디플리션 타입으로 이루어진 것을 특징으로 하는 에스램 반도체 메모리 구조.
  4. 기판에 필드산화막을 성장시켜 액티브영역과 필드 영역을 정의하는 공정과; 상기 기판 상의 액티브영역과 필드영역의 소정 부분에 제1게이트르 형성하는 공정과; 상기 제1게이트의 비트라인쪽 및 셀 노드쪽 기판 내에 n0영역을 형성하는 공정과; 상기 제1게이트를 포함한 기판 상에 절연막을 형성하는 공정과; 셀 노드쪽의 기판 표면이 소정 부분 드러나도록 절연막을 식각하여 비아 콘택을 형성하는 공정과; 비트 라인쪽의 절연막 표면이 드러나도록, 셀 노드쪽 제1게이트 에지 상의 절연막과 비아 콘택을 포함한 기판 전면에 제2게이트르 형성하는 공정과; 제1 및 제2게이트를 마스크로 제1이온주입을 실시하여 제1게이트의 비트라인쪽과 셀 노드쪽의 기판 내에 n-LDD영역을 형성하는 공정과; 제1게이트의 비트라인쪽 측면과 제2게이트의 셀 노드쪽 측면에 측벽 스페이서를 형성하는 공정 및:상기 측벽 스페이서를 마스크로 제2이온주입을 실시하여 제1게이트의 비트라인쪽과 셀 노드쪽의기판 내에 도핑 농도가 서로 다른 드레인/소오스 영역을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 에스램 반도체 메모리 제조방법.
  5. 제 4항에 있어서, 상기 n0영역은 제2게이트가 항상 온 상태를 유지하는 디플리션 타입으로 형성하는 것을 특징으로 하는 에스램 반도체 메모리 제조방법.
  6. 제 4항에 있어서, 상기 제1이온주입은 제1게이트의 셀 노드쪽엔느 도핑이 안될 정도의 낮은 에너지로 실시 하는 것을 특징으로 하는 에스램 반도체 메모리 제조방법.
  7. 제 4항에 있어서, 상기 제2이온주입은 n+불순물 도핑 농도의 피크가 제1게이트의 비트라인쪽에 형성된 절연막보다 200A정도 아래에 이치하도록 에너지를 선택하여 실시하는 것을 특징으로 하는 에스램 반도체 메모리 제조방법.
  8. 제 4항에 있어서, 상기 드레인 영역은 셀 노드쪽에 형성된 상기 소오스 영역보다 더 높은 도핑 농도를 가지도록 형성되는 것을 특징으로 하는 에스램 반도체 메모리 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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