KR0140464B1 - 실리사이드 전극을 갖는 반도체장치의 제조방법 - Google Patents

실리사이드 전극을 갖는 반도체장치의 제조방법

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Abstract

실리사이드 형성 기술을 사용하여 국소배선을 형성할 수 있는 실리사이드 전극(배선)을 갖는 반도체기판의 제조방법. 본 방법은 국소산화막을 형성하여 적어도 일부가 실리콘표면을 획정하기 위하여 실리콘 반도체기판의 표면을 선택적으로 산화하는 공정과 ; 실리콘표면과 국소산화막을 덮는 코발트 막을 퇴적하는 공정과 ; 코발트막상에 실리콘막을 퇴적하고, 실리콘막을 패턴화하여 실리콘표면으로 부터 국소산화막으로 뻗는 실리콘막 패턴을 형성하는 공정과 ; 코발트막상에 Ti막을 형성하는 공정과 ; 기판을 가열하여 코발트막과 실리콘표면간 및 코발트막과 실리콘 패턴간의 실리사이드 반응을 진행시키는 공정과 ; 잔존하는 TiN막과 코발트막의 미반응 부분을 제거하는 공정을 포함한다.

Description

실리사이드 전극을 갖는 반도체장치의 제조방법
제1a도~제1c도, 제2a도~제2c도, 제3a도~제3c도 제4a도, 제4b도는 본 발명의 1실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도,
제5a도~제5c도, 제6a도~제6c도, 제7a도~제7c도, 제8a도, 제8b도는 종래 기술에 의한 반도체장치의 제조방법을 설명하기 위한 단면도.
제9a도, 제9b도는 국소배선을 사용하는데 적합한 전자회로를 나타낸 등가회로도.
제10a도, 제10b도는 제9a도의 회로를 실현하는 반도체장치의 구성을 나타낸 평면도.
제11도는 제9b도의 회로를 실현하는 반도체장치의 구성을 나타낸 평면도.
제12a도~제12d도는 본 발명의 다른 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도.
제13a도~제13d도는 본 발명의 또다른 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도.
제14A~제14d도는 본 발명의 또다른 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도.
제15a도, 제15b도는 본 발명의 다른 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도.
제16도는 본 발명의 다른실시예를 설명하기 위한 반도체 기판의 단면도.
본 발명은 일반적으로 실리콘 반도체장치에 관한 것이며, 특히 실리사이드전극(배선)을 사용한 반도체 장치의 제조방법에 관한 것이다.
반도체 집적회로에는 미세한 구성소자와 소비전력이 적은 회로가 요구된다. 소비전력을 적게 하기 위해서는 CMOS(상보성 금속산화막 반도체)회로가 다른 회로에 비해 유리하다. 미세한 MOS 트랜지스터는 드레인전압의 인가에 의해 게이트 전압으로 제어되지 않는 드레인 전류가 흘러서 짧은 채널효과(short channel effect)의 문제를 일으킨다. 짧은 채널효과는 소스/드레인 영역이 그 거리(채널길이)에 비해 깊으면 일어나기 쉽다.
짧은 채널효과를 억제하기 위해서는 얕은 소스/드레인 불순물 확산영역이 요구된다. 얕은 불순물확산영역의 저항은 높아진다. 이 저항을 낮추기 위해서는 불순물확산영역의 표면에 저저항의 막을 형성하는 것이 유효하다. 이와같은 관점에서 실리사이드 형성기술의 중요성이 더해가고 있다.
또한 게이트 전극등과 같은 실리콘전극(배선)의 저항도, 그 두께를 증가시키지 않고 낮출 필요가 있다. 이를 위해서 실리사이드 형성기술이 마찬가지로 사용된다. 특히 MOS 트랜지스터와 같은 트랜지스터의 실리콘 게이트와 소스/드레인 영역은 동일 포로세스로 실리사이드화가 가능하다.
제5a도~제5c도, 제6a도~제6c도, 제7a도~제7c도, 제8a도, 제8b도는 종래의 기술에 의한 자기 정합형 실리사이드화(실리사이드화)기술을 사용한 MOS 트랜지스터의 제조방법의 예를 설명하기 위한 도면이다.
제5a도에 나타낸 바와 같이 버퍼산화막(137) 및 질화실리콘(SiNX)막 (138)이 예를들어 P형 실리콘기판(121)의 표면에 퇴적한다. 따라서 레지스트 마스크가 질화실리콘막(138)상에 형성되어 막(138)을 소정의 형상으로 패턴화한다. 그뒤에 레지스트 마스트를 제거한다. 질화실리콘막(138)은 산소에 대한 산화막 및 열산화공정에서의 마스크로서 가능한다.
제5b도에 나타낸 바와같이 실리콘기판(121)은 고온으로 가열되어 산화성 분위기에 접촉시켜서 질화실리콘막(138)에 덮혀 있지 않는 영역의 실리콘 기판(121)의 표면에 열산화막(122)을 형성한다. 이와같이 하여 질화실리콘막(138)으로 마스크되지 않은 영역에 실리콘의 국소산화(LOCOS)에 의해 산화막(122)이 형성된다. 이와같은 산화막은 통상 필드산화막으로 불리운다.
제5C에 나타낸 바와 같이 LOCOS 산화종료후에 질화실리콘막(138) 및 버퍼산화막(137)을 제거하고, 열산화등에 의해 예를들어 두께 10nm의 게이트 산화막(123)을 형성한다.
제6a도에 나타낸 바와같이 CVD(화학기상퇴적)에 의해 게이트 산화막(123) 및 필드산화막(122)상에 예를들어 두께 약 150nm의 다결정 실리콘막(124)을 형성한다.
제6b도에 나타낸 바와같이 퇴적한 다결정 실리콘막(124)내에 인(P), 비소(As)등의 n형 불순물이온을 주입한다.
n형 실리콘기판상에 P채널 MOS트랜지스터를 형성할 경우에는 봉소(B)등의 P형 불순물이온을 주입한다. 다결정 실리콘막의 형성후에 불순물 이온을 주입하는 대신에 불순물을 도프한 다결정 실리콘막을 퇴적하여도 좋다. 나중에 실시하는 이온주입 공정에 의해 다결정 실리콘막(124)의 불순물량이 충분히 높아지는 경우에는 제6b도의 이온주입공정을 생략해도 좋다.
제6c도에 나타낸 바와 같이 다결정 실리콘막(12)4상에 레지스트 패턴을 형성한다. 이 레지스트 패턴을 에칭마스크로 사용하여 다결정 실리콘막(124) 및 게이트 산화막(123)을 선택적으로 에칭한다.
게이트전극은 예를들어 Cℓ2+O2또는 HBr을 에칭가스로 한 반응성 이온에칭(RIE)에 의해 에칭된다. 이와같이 하여 실리콘기판(121)의 표면상에 게이트 산화막(123) 및 다결정실리콘막(124)의 절연게이트 전극구조를 형성한다.
LDD(얕게 도프한 드레인)구조로 형성할 경우에는 게이트전극 구조를 형성한 후, 인이나 비소의 n형 불순물 이온을 얕게 도프하여 얕은 n형 영역(126a, 127a)을 형성한다. 이때 이 n형 불순물 이온은 다 결정 실리콘막(124)에도 동시에 주입된다.
제7a도에 나타낸 바와 같이 CVD에 의해 예를들어 두께 약 200nm의 산화실리콘막(125)을 퇴저한다.
제7b도에 나타낸 바와같이 CF4+CHF3혼합가스를 에칭가스로 한 RIF에 의해 퇴적한 산화실리콘막(125)을 이방성 에칭한다. 평탄한 표면상의 산화실리콘막(125)이 완전히 에칭될때 까지 RIE을 행하면 게이트 전극구조의 측벽상에만 산화실리콘막(125)이 남는다. 이와같이 하여 게이트 전극의 측벽(125)을 형성한다.
제7c도에 나타낸 바와같이 측벽(125)을 형성한 게이트전극(124)을 마스크로 사용하여 인 또는 비소의 n형 불순물 이온을 보다 고농도로 주입하여 소스영역(126) 및 드레인영역(127)을 형성한다.
제8a도에 나타낸 바와같이 기판(121)의 전표면상에 예를들어 두께 약 50nm의 Ti막(128)을 스퍼터링 등에 의해 형성한다. Ti막(128)은 소스영역(126) 및 다결정 게이트전극(124) 상에서는 실리콘과 접촉하나 기타 영역에서는 산화실리콘 상에 퇴적한다.
제8b도에 나타낸 바와같이 예를들어 온도 약 700℃에서 약 30초간의 열처리를 실시한다. 이 열처리에 의해 실리콘과 접촉하고 있는 Ti막(128)이 실리사이드화 되어 티탄 실리사이드막(128a)을 형성한다.
Ti와 실리콘을 반응시켜 티탄 실리사이드막(128)을 형성한 후에 기판(121)을 암모니아수와 과산화수소의 혼합액에 침지하여 미반응의 Ti막(128)을 제거한다. 온도 800℃에서 약 30초간 열처리를 실시하여 실리사이드화 반응을 진행시킨다.
2단계의 열처리에 의해 다결정 실리사이드 게이트 전극(124), 소스영역(126) 및 드레인영역(127)의 표면에는 TiSi2막이 형성된다.
티탄 실리사이드는 몇가지 상을 가지며, 2단계의 열처리에 의해 TiSi2막을 효율적으로 형성한다.
이와같이 하여 필드산화막으로 둘러싸인 실리콘 표면상에 MOS 트랜지스터를 형성할 때 게이트전극 및 소스/드레인 영역상에만 자기정합적으로 실리사이드막을 형성할 수가 있다.
반도체기판상에 형성된 도전패턴과 다른 도전영역을 배선으로 접속할 경우에는 이 다른 도전영역의 표면을 절연막으로 덮고 절연막에 접촉구멍을 형성한 후, 도전패턴과 다른 도전영역을 접속하기 위한 배선패턴을 형성한다.
필드산화막상에 형성된 배선패턴과 기판표면상의 확산영역을 접속하는 국소배선의 경우에는 층간 절연막을 형성하는 공정과 접촉구멍을 뚫는 공정을 생략할 수 있으면 반도체장치의 소형화 및 공정의 간략화 면에서 아주 바람직하다.
USP4,821,085 및 4,873,204는 이와같은 국소배선의 형성을 개시하고 있다. USP4,821,085는 도전영역이 표면에 선택적으로 노출된 기판상에 Ti막을 퇴적하고 질소분위기하에서 가열함으로써 Si와 접촉한 Ti막을 실리사이드화 함과 더불어 Ti막 표면의 TiN화를 동시에 행하는 기술을 개시하고 있다. 질소가스에 의한 Ti막의 질화는 Si상보다도 산화막상에서 우선적으로 진행한다. Si표면상의 Ti실리사이드막에 접촉한 배선층이 형성된다. 다음에 TiN막을 패턴화하여 국소배선을 형성한다.
US 4,873,204는 Si영역이 부분적으로 노출된 Si 기판상에 고융점 금속막을 형성하고, 이 고융점 금속막상에 패턴화 된 비정형 실리콘막을 형성하는 기술을 개시하고 있다. 다음에 열처리를 실시하여 Si영역 및 무정형 Si패턴과 접촉한 영역에만 Ti 실리사이드을 형성한다. 이와같이 하여 국소배선이 형성된다. 이와같은 실시사이드화를 이용한 국소배선 기술에 의해 노출한 실리콘 영역에 자기 정합적으로 접속된 배선층을 형성할 수가 있다.
이상 설명한 제조방법에서는 다결정 실리사이드 전극내에 LDD구조를 형성하지 않을 경우라도 2회의 이온주입을 실시한다. 제6b도에 나타낸 이온주입의 경우에도 n형 및 P형 MOS트랜지스터내에 서로 다른 불순물 이온을 주입할 필요가 있으므로 상이한 마스크가 필요하다.
장치가 축소화되어 점점 소형으로 됨에 따라 소스/드레인 영역의 깊이는 약 0.1㎛(100mm)이하가 된다. 다 결정 실리콘 게이트전극은 두께 약 150nm가 필요하다. 소스/드레인 영역 및 게이트전극에 대하여 동일한 이온주입 및 열처리를 실시하면 다결정 실리콘 게이트전극에 대해서는 불충분한 것이 되어 그 도전성을 저하시킨다.
고농도로 불순물울 도프한 실리콘 표면을 양호하게 금속실리사이드화 하기는곤란하다. 따라서 소스/드레인 영역 형성을 위하여 너무 높게 하면 소스/드레인 영역의 표면상에 실리사이드막을 형성하기가 어려워진다.
실리사이드 형성기술을 사용한 국소배선은 반도체 장치의 소형화에 아주 유효하나 그 기술은 아직 충분히 개발되었다고는 할 수 없다.
본 발명의 목적은 얕은 소스/드레인 영역과 충분히 낮은 도전성을 갖는 다결정 실리콘전극(배선)을 동시에 형성할 수 있는 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 목적은 실리사이드 형성기술을 사용하여 양호한 특성을 갖는 국소배선을 형성할 수 있는 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 제1관점에 의하면 실리콘 반도체의 기판상에 게이트 절연막을 사이에 끼고 실리콘 게이트 전극을 형성하는 공정과 ; 상기 실리콘 게이트전극의 노출면을 절연막으로 덮고 게이트전극의 양측에서 기판표면을 노출하는 공정과 ; 상기 기판표면상에 제1의 고융점 금속막을 형성하는 공정과 ; 상기 기판을 가열하여 상기 제1의 고융점 금속막과 상기 기판표면간의 실리사이드 반응을 실시하여 제1의 고융점 금속 실리사이드막을 형성하는 공정과 ; 미반응의 상기 제1의 고융점 금속막을 제거하는 공정과 ; 상기 게이트 전극상의 절연막을 제거하여 게이트전극 표면을 노출하는 공정과 ; 상기 게이트전극 및 제1의 고융점 금속 실리사이드막 밑의 기판 표면내에 불순물이온을 주입하는 공정과 ; 상기 기판을 가열하여 상기 불순물을 활성화하는 공정을 포함하는 반도체장치의 제조방법이 제공된다.
본 발명의 다른 관점에 의하면 실리콘 반도체 기판표면을 선택적으로 산화하여 국소 산화막을 형성함과 동시에 적어도 일부가 상기 국소산화막으로 경계가 지워진 실리콘 표면을 획정하는 공정과 ; 상기 실리콘 표면 및 국소산화막을 덮어서 코발트막을 퇴적하는 공정과 ; 상기 코발트막상에 실리콘막을 퇴적하고 패턴화하여 상기 실리콘표면으로 부터 상기 국소산화막으로 뻗는 실리콘막 패턴을 형성하는 공정과 ; 상기 코발트막상에 TiN을 형성하는 공정과 ; 상기 기판을 가열하여 상기 코발트막과 상기 실리콘표면간 및 상기 코발트막과 상기 실리콘막 패턴간의 실리사이드 반응을 실시하는 공정과 ; 남은 TiN막과 미반응의 코발트막을 제거하는 공정을 포함하는 반도체장치의 제조방법이 제공된다.
반도체 기판 표면상에 고융점 금속 실리사이드막을 형성한 후에 실리콘 게이트전극과 반도체 기판 표면에 이온주입을 실시하면 반도체 기판표면에 대한 이온주입은 그위에 형성된 고융점 실리사이드막의 작용에 의해 주입 깊이가 얕아진다.
실리콘 기판표면으로 부터 국소산화막으로 뻗는 코발트막을 퇴적하고, 이 코발트막상에 실리콘막 패턴을 형성하여 코발트막을 TiN막으로 덮은 후 실리사이드 반응을 실시한다. 산화하기 쉬운 코발트막을 사용함으로써 양호한 실리사이드막을 기판표면상 및 국소산화막상에 형성할 수가 있다.
이상 살명한 바와같이 본 발명에 의하면 제조공정을 복잡화하지 않고도 양호한 실리사이드 전극과 실리사이드 배선을 형성할 수가 있다.
실리사이드 국소배선을 사용하기 때문에 반도체장치를 더욱 소형화 할 수 있다.
Co 실리사이드를 사용함으로써 반도체장치의 성능을 용이하게 향상시킬 수도 있다.
[실시예]
제1a도~제1c도, 제2a도~제2c도, 제3a도~제3c도, 제4A, 4b도를 참조하여 본 발명의 제1실시예에 의한 MOS 트랜지스터의 제조방법을 설명한다.
n채널 MOS 트랜지스터를 형성하는 경우를 예로 든다.
제1a도에 나타낸 바와같이 P형 Si기판(21)의 표면상에 버퍼산화막(37) 및 질화실리콘막(38)을 형성하고, 질화실리콘막(38)을 소정의 형상으로 패턴화한다. 산화성 분위기하에서 Si기판을 가열하여 질화실리콘막(38)을 마스크로 한 국소산화를 실시하고 예를들어 두께 약 500nm의 필드산화막(22)을 형성한다. 국소산화후에 질화실리콘막(38) 및 버퍼산화막(37)을 제거한다.
제1b도에 나타낸 바와같이 노출된 Si기판 (21)표면상에 열산화에 의해 예를들어 두께 약 10nm의 게이트산화막(23)을 형성한다.
제1c도에 나타낸 바와같이 화학기상퇴적(CVD)에 의해 필드산화막(22) 및 게이트산화막(23)의 표면상에 균일하게 두께 약 150nm의 비정형 실리콘막(24) 및 두께 약 50nm의 질화실리콘막(25)을 퇴적한다. 그뒤에 질화실리콘막(25)상에 게이트전극을 패턴화하기 위한 레지스트 마스크를 형성한다. 무정형 실리콘 막은 Si2H6을 소스 가스로하여 압력 0.3Torr, 온도 450℃의 CVD로 성막하고, 질화실리콘막은 SiHCl3+NH3를 소스가스로 하여 압력 0.4Torr, 온도 720~775℃의 CVD로 성막한다.
제2a도에 나타낸 바와 같이 레지스트 마스크를 에칭 마스크로 사용하여 질화 실리콘막(25), 무정형 실리콘막(24) 및 게이트산화막(23)을 패턴화한다. 예를들어 Cㅣ2+O2또는 HBr을 에칭가스로서 사용한 반응성 에칭에 의해 게이트 길이 약 0.3㎛의 절연 게이트 전극을 형성한다.
필요에 따라 절연 게이트전극(23, 24, 25)을 마스크로 한 이온주입에 의하여 얕게 도프한 n형 영역(19)을 형성한다. 이들 n형 영역(19)은 LDD 구조의 소스/드레인 영역을 형성하기 위한 것이다. LDD구조를 사용하지 않을 경우에는 이 이온주입공정은 생략한다.
제2b도에 나타낸 바와같이 CVC에 의해 예를들어 두께 80nm의 산화실리콘막(26)을 퇴적한다. CF4+CHF3의 혼합가스를 에칭가스로 한 RIE에 의해 평탄한 표면상의 이 산화실리콘막을 에칭하고 게이트전극의 측벽(26)을 남긴다.
무정형 게이트전극(24)상의 질화실리콘막(25)는 이 RIE에 의해 노출된다. RIE후의 실리콘 기판을 묽은 HF 수용액으로 세정하여 Si 기판의 표면상에 발생할 수 있는 자연산화막을 제거한다.
제2c도에 나타낸 바와 같이 Si 기판의 전 표면상에 Co막(27)을 예를들어 두께 약 10nm로 스퍼터링등에 의해 퇴적한다. 이 스퍼터링 공정은 예를들어 스퍼터링 가스인 Ar 가스를 100sccm 흘리고 스퍼터링 실내의 압력을 약 0.1Pa로 유지하여 Co의 타겟(target)에 약 3.7W/㎠의 RF 전력을 인가하여 실시한다.
Co막(27)은 소스/드레인 영역의 형성 예정부분에서 Si기판의 표면과 접속되며 질화실리콘막(25)에 의해 무정형 실리콘 게이트전극(24)으로 부터 떨어져 있다.
제3a도에 나타낸 바와같이 기판(21)을 온도 약 700℃에서 약 30초간 열처리하여 Co막을 실리사이드화 한다. Si와 접촉하고 있는 Co막이 실리사이드화 되어 실리사이드막이 형성된다. 게이트전극(24)은 질화실리콘막(25)으로 덮혀 있기 때문에 실리사이드화 되지 않는다.
그뒤에 기판(21)을 HCI 수용액과 과산화수소(H2O2)의 혼합액(HCI : H2O2=3:1)에 침지하여 필드산화막(22), 측벽(26) 및 질화실리콘막(25)상에 잔존하는 미반응 Co막(27)을 제거한다. MOS 트랜지스터의 소스/트레인 영역 형성 예정부분에만 코발트 실리사이드막(28)이 형성된다.
제3b도에 나타낸 바와같이 열인산액에 기판(21)을 침지하여 질화실리콘막(25)을 제거하고 무정형 실리콘 게이트전극(24)의 표면을 노출시킨다. 그 뒤에 인, 비소등의 n형 불순물 이온을 주입한다. 예를들어 As 이온을 가속전압 40eV 및 주입량 5×1015㎝-2으로 주입한다.
As 이온은 무정형 실리콘 게이트전극(24)내에 직접 주입되어 게이트전극(24)내에비교적 깊숙히 분포된다. 소스영역(29) 및 드레인영역(30)의 주입 깊이는 코발트 실리콘막(28)이 이들 영역(29, 30)을 덮고 있기 때문에 얕아진다.
그뒤에 온도 850℃에서 약 30분간 열처리를 실시한다. 이 열처리에 의해 주입된 이온이 활성화되어 게이트전극(24)에 충분히 확산된다. 무정형실리콘은 다결정 실리콘으로 변화한다. 코발트 실리사이드막(28)은 완전히 CoSi2로 변화한다. 이와같이 하여 저저항의 다결정 게이트전극(24) 및 얕고 저저항의 소스/드레인 영역(29, 30)을 형성한다.
제3c도에 나타낸 바와같이 Si기판(21)을 묽은 HF수용액에 침지하여 실리콘 표면상에 형성될 수 있는 자연산화막을 제거한다. 이어서 Si기판(21)을 스퍼터링 장치에 반입하여 두께 약 10nm의 Co막(31)을 스퍼터링에 의해 퇴적시킨다. 이 Co막(31)은 게이트전극과 직접 접촉하고 소스/드레인영역(29, 30)에서 코발트 실리사이드막(28)과 접촉한다.
제4a도에 나타낸 바와같이 Si기판(21)을 온도 약 700℃에서 약 30초간 열처리하여 Co막(31)과 실리콘 게이트전극(24)간의 실리사이드화 반응을 진행시킨다. 실리사이드화 반응은 산화실리콘막(22, 26)상에서는 일어나지 않고, 또 실리사이드막(28)상에서도 일어나지 않는다.
이와같이 하여 게이트전극(24)상에 코발트 실리콘막(32)을 형성한다. 그뒤에 Si기판(21)을 HCI+H2O2(3:1)의 혼합액에 침지하여 미반응의 Co막(31)을 제거한다.
제4b도에 나타낸 바와같이 Si기판(21)의 표면상에 두께 약 400nm의 산화실리콘층간 절연막(33)을 형성한다. 충간절연막(33)상에 레지스트막을 도포하고 패턴화하여 접촉구멍을 형성한다. 이 레지스트 마스크를 에칭 마스크로 사용하여 층간 절연막(33)에 접촉구멍을 뚫는다.
이 접촉구멍 형성공정은 예를들어 CF4+CHF3의 혼합가스를 에칭가스로 사용한 RIF에 의해 실시한다.
접촉구멍내에 코발트 실리사이드막(28)을 노출한 후에 스퍼터링에 의해 예를들어 두께 약 20nm의 Ti막과 예를들어 두께 약 100nm의 TiN막을 경계층금속(barrier metal)으로서 퇴적하고, 그위에 예를들어 두께 약 500nm의 A1막을 퇴적한다.
이 전극막상에 레지스트 마스크를 형성하고, 예를들어 Cl2가스를 에칭가스로 한 RIE에 의해 전극막을 패턴화하여 소스전극(34), 드레인전극(35) 및 기타의 전극을 형성한다. 따라서 n형 MOS 트랜지스터가 형성된다.
모든도전형을 반전함으로써 같은 공정에 의해 P형 MOS 트랜지스터를 형성할 수도 있다.
CMOS장치의 경우에는 n 및 p 웰상에 각각 p 및 n 채널 MOS트랜지스터를 형성한다.
이상 설명한 실시예에서는 제3b도에 나타낸 공정에 의해 이온은 코발트 실리사이드막을 통해 소스/드레인 영역으로 주입되고 게이트전극에는 직접 주입된다. 그러므로 단일의 이온주입에 의해 게이트전극에는 충분한 깊이까지 불순물 이온을 주입함과 동시에 깊이 얕게 이온주입된 소스/드레인 영역을 형성할 수가 있다.
코발트 실리사이드를 형성한 후에 이온을 주입 함으로써 실리사이드 반응을 충분히 실시하고, 하층의 Si에 충분히 다량의 불순물을 도프하여 저저항의 코발트 실리사이드부 확산영역을 형성한다.
코발트 실리사이드를 사용하고 있기 때문에 실리사이드막은 주입되는 As, B, P등의 불순물 이온과 반응혼합물을 만들지 않는다. 같은 목적으로 텅스텐 실리사이드를 사용할 수도 있다.
실리사이드 반응을 위한 열처리로서는 램프가열을 사용한 고속열속둔(RTA : Rapid thermal anneal)에 의해 실시하는 것이 바람직하다. 목적으로 하는 실리사이드 반응을 실시하는 한편 원치않는 불순물 확산을 억제할 수가 있다. 이온을 주입하기 전에 이온주입 영역상에 산화실리콘의 스루산화막(through oxide film)을 형성하여도 좋다.
소스/드레인 영역상에 코발트 실리사이드막을 형성한 후에 이온주입을 실시함으로써 이온주입의 회수와 마스크의 수를 제한할 수 있다. 게이트전극에는 충분한 양의 불순물 이온을 주입하고 소스/드레인 영역에는 얕은 불순물 이온주입 영역을 형성할 수가 있다. 이와같이 하여 미세하고 특성이 좋은 MOS 트랜지스터를 형성할 수가 있다.
다음에 실리사이드 반응을 이용하여 국소 배선을 형성하는 실시예에 대해 설명한다.
제9a도, 제9b도는 국소배선을 사용하는데 적합한 회로구성의 예를 나타낸다. 제9a도는 링오실레이터의 일부를 나타낸 등가회로이며, 제9b도는 SRAM셀의 등가회로이다.
제9a도에서 2개의 인버터회로 INV1, INV2는 전원 전압선 VDD와 접지선 VSS(또는 2개의 전원선)사이에 접속되어 있다. 제1의 인버터회로 INV1에서는 P채널 MOS트랜지스터 Q1의 소스S1의 전원선 VDD에 접속되고, 그 드레인 D1은 n채널 MOS 트랜지스터 Q2의 드레인 D2에 직접 접속되어 있다. n채널 MOS 트랜지스터 Q2의 소스 S2는 접지선 VSS에 접속되어 있다. 2개의 트랜지스터 Q1, Q2의 게이트는 입력신호가 인가되는 게이트전극 G1에 공통으로 접속되어 있다.
제2의 인버터회로 INV2에서는 P채널 MOS트랜지스터 Q3의 소스 S3는 전원선 VDD에 접속되고, 그 드레인 P3는 n채널 MOS 트랜지스터 Q4의 드레인 D4에 직접 접속되어 있다. n채널 MOS트랜지스터의 소스 S4는 접지선 VSS에 접속되어 있다. 2개의 트랜지스터 Q3, Q4의 게이트는 게이트전극 G2에 공통으로 접속되어 있다. 제1의 인버터호로 INV1의 드레인 D1, D2에 접속된 출력선은 제2의 인버터회로 INV2의 게이트전극 G2에 접속되어 있다.
복수의 인버터 INV는 2개의 전원선 VDD, VSS사이에 상술한 바와같이 종속접속(cascade)되어 있다. 제1의 인버터회로 INV1의 드레인 D1, D2로 부터의 출력선은 제2의 인버터회로 INV2의 게이트전극 G2에 국소배선 L11에 의해 접속된다.
제9b도에서 2개의 인버터회로 INV1, INV2는 제9a도와 마찬가지로 2개의 전원선 VDD, VSS사이에 접속되어 있다. 제1의 인버터회로 INV1의 드레인 D1, D2는 제2의 인버터회로 INV2의 게이트전극 G2에 국소배선 L11에 의해 접속되어 있다.
제9b도에 나타낸 회로에서 제2의 인버터회로 INV2의 드레인 D3, D4로 부터의 출력선은 제1의 인버터회로 INV1의게이트전극 G1에 국소배선 L12에 의해 귀환된다.
제1의 인버터회로 INV1의 출력선은 전송 트랜지스터 Q5를 거쳐서 비트선 BL(BL바)에 접속되고, 제2의 인버터회로 INV2로 부터의 출력선은 전송트랜지스터 Q6를 거쳐서 비트선 BL에 접속되어 있다. 2개의 트랜지스터 Q5, Q6의 게이트는 워드선 WL에 접속되어 있다.
제10a도, 제10b도는 제9a도에 나타낸 링오실레이터의 일부를 형성하는 반도체장치의 개략 평면도이다. 제10a도는 반도체 기판상에 게이트전극을 형성하고, 소스/드레인 영역을 갖는 반도체장치를 나타낸 평면도이다. 제10a도에서 좌측에 n웰이 형성되고, 우측에 p웰이 형성되어 있다.
n웰 표면영역(43, 44)이외의 영역은 필드산화막으로 덮혀 있다. P웰 표면영역(45, 46)이외의 영역도 필드산화막으로 덮혀 있다. 게이트전극 G1은 게이트 산화막을 사이에 둔 표면영역(43, 45)을 관통한다.
게이트전극 G2는 게이트 산화막을 사이에 둔 표면영역(44, 46)을 관통한다.
게이트전극 G1, G2를 형성한 후에 P웰 영역을 레지스트 마스크로 덮고, P형 불순물 이온을 주입하여 n웰 영역내에 p형 소스영역 S1, S3 및 P형 드레인 영역 D1, D3을 형성한다.
마찬가지로 n웰 영역을 레지스트 마스크로 덮고, n형 불순물이온을 주입하여 P웰 영역내에 n형 소스영역 S2, S4 및 n형 드레인 영역D2, D4를 형성한다. 이와같이 하여 제9a도에나타낸 4개의 트랜지스터의 기본구조가 형성된다.
제10b도는 국소배선에 의해 종속 접속된 인버터를 나타낸다. 국소배선 L11은 제1의 인버터회로 INV1의 2개의 드레인 D1, D2와 제2의 인버터회로 INV2의 게이트전극 G2를 접속한다. 국소배선 L11은 2개의 드레인 영역, D1, D2 및 게이트전극과 중복하는 부분을 제외하면 필드산화막상에 형성되어 있으며, 층간 절연막을 사용하여 다른 회로소자와 절연할 필요가 없다.
상술한 실시예의 실리사이드 반응을 이용한 전극형성 공정만으로는 필드산화막상에 그러한 국소배선을 형성할 수가 없다. 다음의 실시예에서는 회로 소자을 접속하기 위해 산화막상에 국소배선을 형성하는 방법을 설명한다.
제11도는 제9b도에 나타낸 SRAM 회로의 구성 예를 나타낸 반도체장치의 평면도이다. 제9b도의 교차 국소배선을 형성하기 위해서 제10a도, 제10b도와는 다른 배치로 되어 있다.
제11도에서 상측에는 n웰이 형성되고, 하측에는 P웰이 형성되어 있다. n웰내의 표면영역(41)이 필드산화막으로 둘러싸여 획정되고, 마찬가지로 P웰내의 표면영역(42)이 필드산화막으로 둘러싸여 획정되어 있다. 표면영역(41, 42)이외의 Si표면은 필드산화막으로 덮혀 있다.
n웰 표면영역(41)은 도립된 T형이며, P웰 표면영역(42)은 도립된 U형이다. 2개의 게이트전극 G1, G2는 T형 표면영역(41)의 수평부분 및 U형 표면영역(42)의 수평부분을 관통하면서 형성되어 있다. 또한 본구성에서는 제11도의 하측에 게이트전극 G3가 형성되어 있다.
이들 게이트 전극 G1, G2,G3를 마스크로 사용하여 이온을 주입한다. 게이트전극 G1, G2로덮혀 있지 않은 표면영역(41)은 P형 불순물이온으로 도포되고, 게이트전극 G1, G2, G3로 덮혀 있지않은 표면영역(42)은 n형 불순물 이온으로 도프된다.
이와같이 하여 4개의 MOS트랜지스터 Q1, Q2, Q3, Q4 및 다른 2개의 MOS트랜지스터 Q5, Q6가 형성된다.
이 구성중에서 제11도에서 S1으로 표시된 공통영역을 2개의 MOS트랜지스터 Q1, Q3의 소스영역으로서 사용하고, S2로 표시된 다른 공통영역을 2개의 MOS트랜지스터 Q2, Q4의 소스영역으로 사용한다. 2개의 MOS트랜지스터 Q5, Q6의 드레인영역은2개의 MOS 트랜지스터 Q2, Q4의 드레인영역과 공존하는 공통 영역이다.
상술한 기본구조가 형성된 후에 게이트전극 G1, G2, G3의 표면을 절연막으로 덮어두고 접촉영역 CT1, CT2에서만그 절연막을 박리한다. 즉, 게이트 전극은 접촉영역 CT에서만 노출되고, 기판표면은 그 표면영역(41, 42)중에서 게이트전극 G1, G2, G3로 덮혀 있지 않은 부분에서만 노출된다.
그뒤에 국소배선 L11을 드레인영역 D1, D2 및 게이트전극 G2의 접촉영역 CT2를 접속하도록 형성하고, 국소배선 L12를 드레인영역 D3, D4 및 게이트전극 G1의 접촉영역 CT1을 접속하도록 형성한다.
각 국소배선 L1, L2는 하층 반도체 표면과 3개소에서 접촉하고, 각 국소배선의 기타 부분은 절연막상에 배치된다. 따라서 국소배선 L11, L12를 형성할때 층간 절연막을 불필요하다. 이와같은 국소배선은 다음 실시예의 방법에 의해 형성할 수가 있다.
제12a도~제12d도는 본 발명의 1실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도이다. 제12a도~제12d도에서는 국소배선을 형성하는데 필요한 요소만 나타내고 다른 요소는 생략한다.
제12a도에 나타낸 바와같이 LDD구조를 갖는 MOS 트랜지스터를 통상의 방법에 의해 필드산화막(52)으로 둘러싸인 기판(51)표면에 형성한다. 도시한 예에서 MOS 트랜지스터는 P형 실리콘영역(51)상에 형성된 n채널 MOS트랜지스터이다. 실리콘 게이트 전극(54)은 게이트 절연막(53)상에 형성되고, 산화막의 양측벽(55)은 게이트전극(54)상에 형성되어 있다. n형 소스영역(56) 및 n형 드레인영역(57)은 게이트전극(54)의 양측상에 형성되어 있다. 다른 트랜지스터의 게이트전극(58)은 필드산화막(52)상에 뻗혀 있다.
산화막의 양측벽(59)은 게이트전극(58)상의 형성된다. 다음에는 MOS 트랜지스터의 드레인영역(57)과 게이트전극(58)을 접속하는 국소배선을 형성하는 방법에 대하여 설명한다.
제12b도에 나타낸 바와 같이 두께 약 10nm이 Co 막(60) 및 두께 약 30nm의 Si막(61)을 스퍼터링에 의해 기판(51)의 표면상에 형성한다. Si막이 에칭되지 않고 남는 영역을 덮도록 레지스트마스크(62)를 형성한다.
레지스트 마스크(62)를 에칭마스크로 하여 예를들어 평행판형 RIE 장치를 사용하여 유량 약 100sccm의 SF6가스를 에칭창가스로 하고, 압입력을 약 560mtorr유지하며, RF전력 약 200W를 인가하여 Si막을 에칭한다.
제12c도에 나타낸 바와같이 Si막(61)은 에칭되어 Si막 패턴(61a)을 형성한다.
에칭의 종료후에 레지스트 패턴(61)는 산소 플라스마를 사용한 다운 플로애싱장치(down-flow ashing system)에 의해 박리된다. 다운플로애싱장치에 의한 레지스트막의 박리는 손상이 적어 Co막에 대한손상을 최소한으로 억제할 수 가 있다.
그뒤에 기판을 스퍼터링 장치에 반입하여 두께 약 30nm의 TiN막(62)을 퇴적한다. 따라서 Si막패턴(61a)을 사이에 끼고 Co막(60)과 TiN막(62)이 적층된다.
그뒤에 기판을 예를들어 RTA에 의해 약 1000℃로 가열하여 Co막(60)의 실리사이드 반응을 진행시킨다. 실리사이드반응은 Co막(60)이 기판(51)의 표면, 게이트전극(54, 58) 및 Si막 패턴(61a)과 접촉하고 있는 영역에서 진행시킨다.
제12d도에 나타낸 바와같이 Si막 패턴에 실리사이드반응에 의한 국소배선을 형성한 후에 잔존하는 TiN막(62)을 NH4OH+H2O2의 혼합액으로 제거하고, 미반응의 Co막(60)을 HCI+H2O2(1:1)의 혼합액으로 제거한다. 이와같이 하여 실리사이드층(64)을 Si 영역표면상에 형성하고, 필드산화막(52)상에 뻗는 국소배선(65)을 형성할 수 가 있다. 국소배선(65)과 하층게이트전극(58)사이에는 층간 절연막이 형성되어 있지 않으며, 접촉구멍을 위한 위치맞춤 정밀도도 거의 불필요하다. 따라서 미세한 LSI구조를 용이하게 형성할 수 있다.
제12a도~제12d도에 나타낸 실시예에서는 Si막 패턴을 Co막과 TiN막 사이에 끼워서 실리사이드 반응을 진행하였다. Co막의 표면이 TiN막으로 덮혀 있기 때문에 Co막의 산화가 방지되어 양호한 실리사이드막을 얻을 수가 있다.
제13a도~제13d도는 다른 실시예에 의한 국소배선의 형성방법을 설명하기 위한 단면도이다.
제13a도에 나타낸 바와같이 통상의 방법에 의해 기판(51)의 표면상에 MOS트랜지스터를 형성한다. 제13a도의 구조는 제12도의 구조와 같다.
제13b도에 나타낸 바와같이 상기 실시예와 마찬가지로 기판(51)의 표면상에 Co막(60)을 형성한다. 이어서 스퍼터링에 의해 TiN막(62)을 퇴적한다.
그뒤에 기판(51)상에 레지스트 마스크(67)를 형성한다. 레지스트 마스크(67)는 국소배선을 형성할 영역에 열린 구멍을 갖는다. 예를들어 유량 약 100sccm의 Cl2가스를 에칭가스로 사용하고 압력 약 50mtorr, RF전력 200W를 인가하여 TiN막(62)을 RIF에 의해 에칭한다.
TiN막(67)는 국소배선이 형성된 영역에서만 제거된다. 그뒤에 레지스트 마스크(62)는 산소플라스마의 다운 플로에 의해 회화(ash) 한다.
제13c도에 나타낸 바와같이 기판(1)의 표면상에 Si막(61)을 두께 약 30nm로 스퍼터링에 의해 퇴적한다. Si막(61)의 퇴적후에 레지스트 마스크(68)를 형성하여 국소배선이 형성될 영역을 덮는다. 이 레지스트마스트(68)는 레지스트 마스크(67)의 반전 마스크이다.
레지스트마스크를 에칭마스크로 사용하여 Si막(61)을 SF6가스를 사용한 RIE에 의해 에칭한다. Si막(61)의 에칭후에 레지스크 마스크(68)는 산소플라스마의 다운플로에 의해 회화한다.
SF6가스를 사용한 RIE를 약 -30℃ 이하의 저온에서 실시하면 TiN막(62) 및 Co막(60)을 거의 에칭하는 일이 없이 선택적으로 Si막(61)을 에칭할 수가 있다. 따라서 제13b도에 나타낸 레지스트 마스크(67)의 열린구멍과 제13c도에 나타낸 레지스트마스크(68) 사이에 중복 영역을 마련할 필요가 없다. 2개의 마스크 사이의 위치가 조금 어긋나도, Si막 패턴과 TiN막(62)사이의 틈새는 근소하게 어긋날 뿐이므로 악영향을 미치는 일은 없다. Si막(61)의 에칭후에 레지스트 마스크(68)는 산소플라스마의 다운플로에 의해 회화한다.
제13d도는 이와같이 형성된 Si막 패턴(61)과 TiN막 패턴(62)사이의 관계를 개략적으로 나타낸 도면이다. TiN막(62)은 노출된 Co막 (60)을 실질적으로 덮고 있다. Si막(61)은 Co막(60)의 경우에서와 같이 산화에 의한 변질문제를 초래하지 않는다. 따라서 제13d도에 나타낸 바와같이 노출된 Co막(60)의 표면을 TiN막(62)으로 실질적으로 덮으면 그뒤의 열처리를 안정하게 실시할 수가 있다.
다음에 RTA에 의해 기판을 약 1000℃까지 가열하여 열처리를 실시함으로써 제12d도에 나타낸 바와같은 실리사이드 국소배선을 형성할 수가 있다. 노출된 Si표면에 실리사이드막이 형성되는 것은 제12d도의 구조에서와 같다. 그뒤에 TiN막과 미반응의 Co막을 세정한다.
제10b도에 나타낸 국소배선 L11은 제12a도~제12d도, 13a도~13d도에 나타낸 방법에 의해 형성할 수 있다. Si전극의 표면이 노출되어 있으면 제11도에 나타낸 바와 같이 다른 Si전극을 넘어서 국소배선을 형성할 수가 없다. 이와 같은 경우에는 제14a도~제14d도에 나타낸 방법을 사용한다.
제14a도에서 필드산화막(52)을갖춘 Si기판(51)상에 무정형 실리콘막(66)과 질화실리콘막(67)이 적층되어 있다. 질화실리콘막(67)내의 접촉영역이 될 부분에 열린구멍(1이상의 열린구멍)이 형성된다.
제14b도에 나타낸 바와 같이 질화실리콘막(67), 무정형실리콘막(66)을 패턴화하여 게이트산화막(53), 무정형실리콘막(54), 질화실리콘막(63)으로 형성된 게이트전극 및무정형 실리콘막(58a), 질화실리콘막(63a)으로 형성된 배선 및 노출된 표면을 갖는 무정형 실리콘막(58b)으로 형성된 다른 배선을 얻는다. 이어서 n형 불순물을 얕게 주입하여 얕게 도프한 드레인(LDD)영역을 형성한다.
제14c도에 나타낸 바와같이 게이트전극의 측면 및 배선에 측벽절연막(55, 59a, 59b)을 형성한다. 다음 n형 불순물을 주입하여 짙게 도프한 소스/드레인 영역(56, 57)을 형성한다. 이와같이 하여 필드산화막(52)에 이해 획정된 기판(51)의 표면부분에 MOS트랜지스터 Q가형성되고, 필드산화막(52)상에 2개의 실리콘 배선/전극(58a, 58b)이 형성된다. 여기서 배선/전극(54, 58a)의 상면은 SiN막(63, 63a)으로 덮혀 있고, 배선/전극(54, 58a)의 측면은 산화실리콘으로 형성된 측벽절연막(55, 59a)으로 덮혀 있다. 다른 배선/전극(58b)은 상면이 노출되어 있다.
이와같이 하여 배선/전극 중에서 소망하는 영역만을 노출하고, 다른 배선/전극 부분은 절연막으로 덮힌 배선/전극 구조를 형성한다.
제14d도에 나타낸 바와같이 기판(51)상에 Co막(60)을 스퍼터링에 의해 퇴적한다. 그 위에 제12b도~제12d도 또는 제13b도~제13d도에 나타낸 바와같이 Si막 Ti막을 퇴적하고, 실리사이드 반응을 진행시킨다.
본 실시예에 의하면 MOS트랜지스터 Q와 게이트 전극(58b)사이에 게이트 전극(58a)이 존재하나, 게이트 전극(58 a)의 표면은 SiN막(63a)으로 덮혀 있으므로, MOS트랜지스터 Q의 드레인영역(57)과 게이트전극(58b)을 접속하는 실리사이드 국소배선을 형성할 수가 있다.
제11도에 나타낸 바와같이 다른 게이트전극에 걸쳐 있는 국소배선도 상기와 같은 방법으로 형성할 수가 있다.
제15a도, 제15b도 보더리스접촉(boarder-less contact)의 형성방법을 설명하기 위한 단면도이다.
제15a도에서 게이트산화막(72a)은 예를들어 P형의 Si기판의 표면상에 형성된다. 실리콘 게이트전극(73a, 73b)은 게이트 산화막(72a)상에 형성된다. 게이트 전극(73a, 73b)은 절연막(76)으로 덮혀있다. 게이트 전극의 측변도 절연막(74a, 74b)으로 덮혀있다.
게이트전극을 마스크로 사용하여 이온을 주입함으로써 P형 기판의 표면영역(71)상에 n형 영역(75a, 75b 75c)을 형성한다. 이와같은 구성은 제14a도에서 설명한 공정에의해 형성할 수가 있다.
실리사이드 패드(77)는 상기 실시예와 같은 방법으로 형성된다. 이 패드(77)는 n형 영역(75b)으로 부터 절연막(76)으로 뻗어서 인접하는 2개의 게이트전극(73a, 73b)을 덮는다. 패드(77)는 Si기판(71)의 노출표면 보다도 넓은 면적을 갖는다.
패드(77)를 덮도록 층간 절연막(78)을 형성하고, 이 층간절연막(78)에 접촉구멍을 형성한다.
이 접촉구멍은 패드(77)와 위치정합이 되게 하나, n형 영역(75b)의 노출표면과 위치정합시키는 경우 보다는 이 위치정합 정밀도를 완화시킬 수가 있다.
그뒤에 A1층 등의 전극층(79)을 Si기판상에 형성하고, 패턴화하여 패드(77)를 거쳐 n형 영역(75 b)에 접속되는 배선(79)을 형성한다.
제15b도는 보더리스 접촉의 다른 예를 나타낸 것이다. 필드산화막(83)은Si기판(71)의 표면상에 형성되고, MOS 트랜지스터 Q는 필드산화막(83)에 의해 확정된 활성영역내에 형성된다. MOS트랜지스터 Q는 제15a도에 나타낸 MOS트랜지스터와 마찬가지로 게이트전극의 표면을 절연막(76)이 덮고 있는 구조를 갖는다.
즉, Si기판(71)의 표면상에 게이트절연막(72), 게이트전극(73), 절연막(76)의 적층이 형성된다. 이 적층은 패턴화되어 표면이 절연된 게이트전극을 형성한다. 이 게이트전극 구조의 측벽을 절연막으로 덮어서 측벽(74)을 형성한다. 게이트전극의 양측에는 n형 영역(75d, 75e)이 형성된다.
실리사이드패드(80)는 상기 실시예와 같은 방법으로 형성되고, 이 실리사이드 패드(80)는n형 영역(75e)의 표면으로 부터 필드산화막(83)의 표면으로 뻗는다. 그뒤에 기관의 표면을 층간절연막(78)으로 덮고 패드(80)을 노출하는 열린구멍을 거기에 형성한다.
그뒤에 A1층등의 배선층을 기판의 표면상에 형성하고, 패턴화하여 배선(81)을 형성한다. 배선(81)과 n형 영역(75e)의 접속은 보더리스 접촉패드(80)에 의해 실현되기 때문에 위치정합 정밀도를 완화시킨다.
Co막표면, 적어도 Si막으로 덮혀있지 않은 부분의 Co막표면을 TiN 막으로 덮은 상태로 실리사이드 반응을 실시함으로써 실리사이드 반응후의 표면의 요철이 감소되어 표면형태(surface morphiology)가 개선된다. 또한 열처리시에 Co막 표면이 산화되지 않으므로 실리사이드막의 시트 저항상승을 방지한다. 배선폭이 가늘 경우에는 실리사이드 배선의 저항률이 상승하기 쉬우나, Co막을 TiN막으로 덮은 상태에서 실리사이드 반응을 실시함으로써 저항률의 선폭 의존성이 감소한다. 또한 LOCOS 산화막에 인접하는 Si표면에도 양호한 CoSi를 형성할 수가 있다.
이상 설명한 실시예에서 Co막의 두께는 약 10nm이었으나, 5~50nm의 범위에서 임의로 선택할 수 있다. Si막의 두께는 약 30nm이었으나, 20~200nm의 범위에서 임의로 선택할 수 있다. Si막이나 TIN의 패턴화는 상기 실시예의 방법에 한정되지 않는다. 상기 실시예 이외의 회로에도 실리사이드 전극이나 배선을 적용할 수가 있다.
제1a도~제1c도, 제2a도~제2c도, 제3도~제3c도, 제4a도, 제4b도에 나타낸 실시예에서는 실리사이드반응을 2회 실시하였다. 국소배선을 이 실리사이드 반응에 의해 동시에 형성할 수도 있다. 특히 2회째의 실리사이드 반응을 이용하면 게이트전극으로의 국소배선을 형성할 수가 있다.
제16도는 실리사이드층을 갖는 드레인 영역상에 실리사이드 국소배선을 형성한 경우를 나타낸 것이다. 예를들어 제3b도까지의 공정을 통해 실리콘기판(21)의 표면상에 드레인 영역(30) 및 그 표면상에 Co 실리사이드막(28)을 형성한다. 필드산화막(22)상에는 측벽산화물(59)을 갖춘 실리콘 배선이 형성된다.
이 기판의 전표면상에 Co막(60)을 스퍼터링으로 퇴적하고, 거기에다 Si막(61)을 스퍼터링으로 퇴적한다. 포토리소그래피를 사용하여 Si막(61)을 국소배선의 형상으로 패턴화한다. 드레인영역(30)의 표면은 Co실리사이드막(28)으로 덮혀 있기 때문에 화학적으로 안정화되어 있다. 이에따라 상기 실시예에서 사용했던 TiN막을 생략할 수 있다. 이어서 제12d도에 나타낸 공정과 마찬가지로 실리사이드 반응을 실시한다.
실리사이드화 금속으로서 Co막을 사용하였으나, 보다 저온에서 실리사이드화가 가능한 Ni막으로 치환할 수도 있다. 예를들어 Ni막(60)을 스퍼터링에 의해 두께 10nm로 퇴적하고, 그위에 Si막(61)을 스퍼터링에 의해 두께 30nm로 토적한다. Si막(61)을 국소배선 형상으로 패턴화한다. 예를들어 레지스트 마스크를 형성한 기판을 평행판형 RIE 에칭 장치에 반입하여 SF6, 150sccm+N230sccm을 공급하고, 압력 0.1Torr에서 RF전력 200W를 인가하여 RIE를 실시한다. 그뒤에 이 기판을 RTA에 의해 450℃, 30초간으로 열처리하여 실리사이드 반응을 실시한다. 이어서 HC1 : H2O=1: 1 또는 H2SO4: H2O로 미반응의 Ni막을 제거한다. 이와같은 공정으로 양호한 실리사이드 배선을 형성할 수가 있다.
본 발명을 바람직한 실시예에 의해 설명하였으나, 본 발명은 이 실시예에 한정되는 것은 아니다. 본 발명의 청구범위를 벗어나지 않고 여러가지 변경, 개량, 조립등이 가능함은 당업자에게는 자명할 것이다.

Claims (22)

  1. 실리콘기판상에 게이트 절연막을 형성하고, 그 위에 실리콘 게이트전극을 형성하는 공정과 ; 상기 실리콘 게이트전극의 노출면을 절연막으로 덮는 공정과 ; 상기 게이트전극의 양측에서 상기 기관표면을 노출하는 공정과 ; 상기 기판표면상에 제1의 고융점 금속막을 형성하는 공정과 ; 상기 제1의 고융점 금속막과 상기 기판표면간의 실리사이드 반응을 진행시켜 제1의 고융점 금속 실리사이드막을 형성하기 위하여 상기 기판을 가열하는 공정과 ; 상기 제1의 고융점금속막의 미반응 부분을 제거하는 공정과 ; 상기 게이트전극의 표면을 노출하기 위하여 상기 게이트전극상의 상기 절연막을 제거하는 공정과 ; 상기 게이트전극 및 상기 제1의 고융점금속막밑
    상기 기판표면내에 불순물이온을 주입하는 공정과 ; 상기 불순물 이온을 활성화하기 위하여 상기 기판을 가열하는 공정을 갖춘 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 불순물이온 주입공정후에 상기 게이트전극을 덮는 제2의 고융점금속막을 형성하는 공정과 ; 상기 제2의 고융점금속막과 상기 실리콘 게이트 전극간에 실리사이드 반응을 진행시켜 제2의 고융점 금속 실리사이드막을 형성하기 위하여 상기 기판을 가열하는 공정을 더 갖춘 반도체장치의 제조방법.
  3. 제2항에 있어서, 상기 제1의 고융점금속 실리사이드막상에 상기 제2의 고융점금속막을 형성하여 상기 제1의 고융점금속 실리사이드막상에 상기 제2의 고융점금속 실리사이드막을 형성하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 제1의 고융점금속 실리사이드막을 형성하는 상기 공정은 상기 기판을 램프에 의해 그 상면으로 부터 가열하는 공정을 포함하는 반도체장치의 제조방법.
  5. 제2항에 있어서, 상기 제2의 고융점 금속 실리사이드막을 형성하는 상기 공정은 상기 기판을 램프에 의해 그 상면으로 부터 가열하는 공정을 포함하는 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 불순물 이온을 활성화 하는 상기 공정은 상기 기판을 램프에 의해 그 상면으로 부터 가열하는 공정을 포함하는 반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 게이트전극의 노출면을 절연막으로 덮는 상기 공정은 상기 게이트전극 형성공정과 동시에 상기 게이트전극을 제1의 절연막으로 덮는 공정과 상기 기판 전면에 제2의 절연막을 퇴적하고, 상기 제2의 절연막을 이방성 에칭하여 상기 게이트전극의 측멱을 측벽 절연막으로 덮는 공정을 포함하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 제1 및 제2의 절연막은 에칭특성이 다른 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 제1의 절연막은 질화실리콘막이고, 상기 제2의 절연막은 산화실리콘막인 반도체장치의 제조방법.
  10. 제1항에 있어서, 상기 불순물이온의 주입공정 전에 상기 게이트전극상 및 상기 제1의 고융점금속 실리사이드막상에 스루산화막을 형성하는 공정을 더 갖춘 반도체장치의 제조방법.
  11. 제1항에 있어서, 상기 불순물이온이 비소, 인, 또는 붕소인 반도체장치의 제조방법.
  12. 적어도 일부가 실리콘 표면을획정하는 국소산화막을 형성하기 위하여 실리콘 반도체 기판의 표면을 산화하는 공정과 ; 상기 실리콘표면 및 상기 국소산화막을 덮는 Co막을 퇴적하는 공정과 ; 상기 Co막상에 실리콘막을 퇴적하는 공정과 ; 상기 실리콘 표면으로 부터 상기 국소산화막으로 뻗는 실리콘막을 형성하기 위하여 상기 실리콘막을 패턴화하는 공정과 ; 상기 코발트막상에 TiN막을 형성하는 공정과 ; 상기 코발트막과 상기 실리콘표면간 및 상기 코발트막과 상기 실리콘막 패턴간의 실리사이드 반응을 진행시키기 위하여 상기 기판을 가열하는 공정과 ; 상기 잔존한 TiN막과 상기 코발트막이 미반응 부분을 제거하는 공정을 갖춘 반도체장치의 제조방법.
  13. 제12항에 있어서, 상기 TiN마을 형성하는 상기 공정은 TiN막을 퇴적하는 공정과, 상기 실리콘막 패턴을 형성한 영역의 상기 TiN막을 선택적으로 제거하는 공정을 포함하는 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기실리콘막 패턴을 형성하는 상기 공정은 상기 TiN막을 선택적으로 제거하는 상기 공정후에 실시되는 반도체장치의 제조방법.
  15. 제12항에 있어서, 상기 TiN막을 형성하는 상기 공정은 상기 실리콘막 패턴화를 형성하는 공정후에 실시하며, 상기 실리콘막 패턴을 덮은 상기 TiN막으로서 상기 코발트막의 전표면상에 상기 TiN막을 형성하는 반도체장치의 제조방법.
  16. 제12항에 있어서, 상기 코발트막을 퇴적하는 상기 공정전에 상기 국소산화막상에 실리콘 전극 패턴을 형성하는 공정을 더 갖추며, 상기 실리콘막을 패턴을 형성하는 상기 공정은 상기 실리콘표면으로 부터 상기 국소산화막을 거쳐서 상기 실리콘전극패턴으로 뻗는 실리콘막 패턴을 형성하며, 상기 실리사이드 반응을 진행시키는 상기 공정은 상기 코발트막과 상기 실리콘전극 패턴간의 실리사이드 반응도 진행시키는 반도체장치의 제조방법.
  17. 제16항에 있어서, 상기 실리콘전극 패턴을 형성하는 상기 공정은 실리콘층을 퇴적하는 공정과, 상기 실리콘층을 패턴화하는 공정과, 상기 패턴화된 실리콘층의 측벽상에 측벽 절연막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  18. 제17항에 있어서, 상기 실리콘 전극 패턴을 패턴화하는 상기 공정은 상기 실리콘 전극 패턴을 패턴화하는 상기 공정은 상기 실리콘층을 퇴적하는 상기 공정후 및 상기 패턴화공정전에 상기 실리콘 층상의 상기 측벽 절연막과 다른 절연물질로 된 상충절연막을 퇴적하는 공정을 포함하고, 또한 상기 측벽절연막을 형성하는 상기 공정후에 상기 상층절연막의 일부를 선택적으로 제거하는 공정을 더 갖춘 반도체장치의 제조방법.
  19. 제17항에 있어서, 상기 실리콘 표면을 획정하는 상기 공정은 적어도 2개의 n채널 MOS트랜지스터 영역과 2개의 P채널 MOS트랜지스터영역을 획정하는 국소산화막을 형성하며, 상기 실리톤 전극 패턴을 형성하는 상기 공정전에 상기 4개의 MOS트랜지스터 영역상에 게이트 절연막을 형성하는 공정을 더 갖추며, 상기 실리콘 전극패턴을 형성하는 상기 공정은 상기 n채널 MOS트랜지스터와 상기 P채널 MOS트랜지스터에 공통의 2개의 게이트전극 패턴을 형성하는 반도체장치의 제조방법.
  20. 제19항에 있어서, 상기 실리콘막 패턴을 형성하는 상기 공정은 게이트전극을 2개의 MOS트랜지스터의 드레인이 되는 실리콘 표면과 게이트전극을 공통으로 하는 다른 2개의 MOS트랜지스터의 게이트 전극패턴을 접속하는 실리콘막 패턴을 형성하는 것이 반도체장치의 제조방법.
  21. 제20항에 있어서, 상기 반도체장치가 드레인을 직결한 CMOS 인버터회로의 병렬회로를 포함하고, 상기 실리콘과 패턴은 전단의 CMOS 인버터회로의 드레인과 후단의 CMOS 인버터회로의 게이트를 접속하는 반도체장치의 제조방법.
  22. 제20항에 있어서, 상기 반도체장치는 드레인을 직결한 CMOS 인버터회로의 병렬회로를 갖는 SRAM셀을포함하고, 상기 실리콘막 패턴은 한쪽의 CMOS 인버터회로의 드레인을 다른쪽의 CMOS 인버터회로의 게이트에 접속하고, 또 다른 쪽의 CMOS인 버터회로의 드레인을 한쪽의 CMOS 인버터회로의 게이트에 접속하는 반도체장치의 제조방법.
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