KR100555515B1 - 코발트층 캡핑막을 갖는 반도체 소자 및 그 제조방법 - Google Patents

코발트층 캡핑막을 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

반도체 소자의 배선구조에 있어서 비아 저항(via resistance)을 개선할 수 있는 코발트층 캡핑막을 포함하는 반도체 소자 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 반도체 소자의 후공정(back-end process)에서 금속층의 캡핑막으로 코발트층 단일막 혹은 코발트층과 질화 티타늄층의 복합막을 사용하는 것을 특징으로 하는 반도체 소자 및 그 제조방법을 제공한다.
캡핑막, 코발트층, 금속배선, 비아 저항.

Description

코발트층 캡핑막을 갖는 반도체 소자 및 그 제조방법{Semiconductor device including a capping layer made of cobalt and fabricating method thereof}
도 1은 본 발명의 제1 실시예에 따라 코발트층 단일막을 상부 캡핑막으로 적용한 반도체 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 제1 실시예의 변형예에 의해 코발트층과 질화티타늄층으로 이루어진 복합막을 상부 캡핑막으로 적용한 반도체 소자를 설명하기 위한 단면도이다.
도 3은 본 발명의 제2 실시예에 따라 코발트층 단일막을 하부 캡핑막으로 적용한 반도체 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 제2 실시예의 변형예에 의해 코발트층과 질화티타늄층으로 이루어진 복합막을 하부 캡핑막으로 적용한 반도체 소자를 설명하기 위한 단면도이다.
도 5 내지 도 7은 본 발명의 도 2에 따라 상부 캡핑막을 적용한 경우의 비아 저항의 개선 정도를 설명하기 위해 도시한 그래프들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판, 102: 상부 캡핑막,
104: 금속층, 106: 금속층간 절연막 패턴;
108: 콘택플러그, 110: 하부 캡핑막,
112: 코발트층, 114: 질화티타늄층.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조공정 중 후공정(back-end process)에서 형성되는 금속층의 캡핑막에 관한 것이다.
반도체 소자에 대한 고집적화의 경향으로 반도체 장치의 디자인 룰(design rule) 역시 점차 줄어들고 있다. 디자인 룰이 줄어듦에 따라 반도체 소자내 트랜지스터와 같은 개별 소자의 크기는 작아지며, 상기 개별 소자들을 금속 배선을 통하여 서로 연결하는 공정은 그 중요성이 더욱 강조된다. 특히 빠른 속도를 요구하는 반도체 소자의 경우 금속배선 내의 저항을 감소시키기 위하여 여러 가지 다양한 개발이 시도된다.
배선 저항을 감소시키기 위한 방향의 일례로서, 금속 배선을 알루미늄에서 구리로 교체하는 것, 금속배선으로 사용되는 금속층을 전체적으로 감싸는 캡핑막을 사용하는 것 및 금속배선을 연결하는 콘택홀 내부에 장벽층을 사용하는 것 등이 있다.
금속배선을 연결하는 콘택홀 내부에 장벽층으로 코발트층을 사용하는 것에 대한 선행 기술이 미합중국 특허 US 5,998,873호(dec.7, 1999)에 National Semiconductor Corporation사에 의해 “low Contact Resistance and Low Junction Leakage Metal Interconnect Contact Structure”란 제목으로 기재되어 있다.
그러나, 상기 종래 기술에서, 금속배선에 사용되는 코발트층은, 금속층 전체를 감싸는 캡핑막이 아닌 콘택홀 내부에만 국한되는 코발트층에 대한 기술이다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 금속배선에서 비아 저항을 개선하기 위해 캡핑막으로 코발트층을 사용하는 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 측면에 의한 코발트층을 캡핑막으로 포함하는 반도체 소자는, 트랜지스터와 같은 구조물이 형성되어 있는 반도체 기판과, 상기 반도체 기판 위에 형성되어 있는 하부 캡핑막과, 상기 하부 캡핑막 위에 형성된 금속층과, 상기 금속층 위에 형성되고 상기 금속층 전체를 덮으며 코발트층 단일막 혹은 코발트층과 질화티타늄막의 복합막중 하나인 상부 캡핑막과, 상기 상부 캡핑막 위에 형성되고 콘택홀을 포함하는 금속층간 절연막 패턴과, 상기 금속층간 절연막 패턴의 콘택홀을 채우는 콘택플러그를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 하부 캡핑막은, 티타늄층과 질화티타늄층이 순차적으로 적층된 복합막 혹은 코발트층 단일막 혹은 코발트층과 질화티타늄층이 순차적을 적층된 복합막중에 하나인 것이 적합하다.
상기 기술적 과제를 달성하기 위한 본 발명 다른 측면에 의한 코발트층 캡핑막을 갖는 반도체 소자는, 트랜지스터와 같은 구조물이 형성되어 있는 반도체 기판과, 상기 반도체 기판 위에 형성되어 있고 코발트층 단일막 혹은 코발트층과 질화티타늄층의 복합막중 하나인 하부 캡핑막과, 상기 하부 캡핑막 위에 형성된 금속층과, 상기 금속층 위에 형성되고 상기 금속층 전체를 덮는 상부 캡핑막과, 상기 상부 캡핑막 위에 형성되고 콘택홀을 포함하는 금속층간 절연막 패턴과, 상기 금속층간 절연막 패턴의 콘택홀을 채우는 콘택플러그를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 상부 캡핑막은, 티타늄층과 질화티타늄층이 순차적으로 적층된 복합막 혹은 코발트층 단일막 혹은 코발트층과 질화티타늄층이 순차적을 적층된 복합막중에 하나인 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명 일 측면에 의한 코발트층 캡핑막을 갖는 반도체 소자의 제조방법은, 트랜지스터와 같은 구조물이 형성된 반도체 기판을 준비하는 단계와, 상기 반도체 기판 위에 하부 캡핑막을 형성하는 단계와, 상기 하부 캡핑막 위에 금속층을 형성하는 단계와, 상기 금속층 위에 상부 캡핑막을 형성하되, 상기 상부 캡핑막은 상기 금속층 위를 전체적으로 덮으며 적어도 하나의 코발트층을 포함하는 상부 캡핑막을 형성하는 단계와, 상기 상부 캡핑막 및 금속층을 패터닝하여 금속층 패턴을 형성하는 단계와, 상기 금속층 패턴에 대한 얼로이 공정(alloy process)을 진행하는 단계와, 상기 얼로이 공정이 진행된 반도체 기판 위에 콘택홀을 포함하는 금속층간 절연막을 형성하는 단계와, 상기 금속층간 절연막의 콘택홀에 콘택 플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자의 제조방법을 제공한다.
바람직하게는, 상기 상부 캡핑막은, 코발트층 단일막 및 코발트층과 질화티타늄막이 순차적으로 적층된 복합막중에서 선택된 하나인 것인 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 하부 캡핑막은, 티타늄층과 질화티타늄층이 순차적으로 적층된 복합막 혹은 코발트층 단일막 혹은 코발트층과 질화티타늄층이 순차적을 적층된 복합막중에 하나인 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명 다른 측면에 의한 코발트층 캡핑막을 갖는 반도체 소자의 제조방법은, 트랜지스터와 같은 구조물이 형성된 반도체 기판을 준비하는 단계와, 상기 반도체 기판 위에 적어도 하나의 코발트층을 포함하는 하부 캡핑막을 형성하는 단계와, 상기 하부 캡핑막 위에 금속층을 형성하는 단계와, 상기 금속층 위에 상기 금속층 위를 전체적으로 덮는 상부 캡핑막을 형성하는 단계와, 상기 상부 캡핑막 및 금속층을 패터닝하여 금속층 패턴을 형성하는 단계와, 상기 금속층 패턴에 대한 얼로이 공정(alloy process)을 진행하는 단계와, 상기 얼로이 공정이 진행된 반도체 기판 위에 콘택홀을 포함하는 금속층간 절연막을 형성하는 단계와, 상기 금속층간 절연막의 콘택홀에 콘택 플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 하부 캡핑막은, 코발트층 단일막 및 코발트층과 질화티타늄막이 순차적으로 적층된 복합막중에서 선택된 하나인 것이 적합하다.
바람직하게는, 상기 상부 캡핑막은, 코발트층 단일막 혹은 코발트층과 질화티타늄막의 복합막 혹은 티타늄막과 질화티타늄막의 복합막중에 하나인 것이 적합하다.
본 발명에 의하면, 금속층의 캡핑막으로 비저항이 낮은 코발트층 혹은 코발트층을 포함하는 복합막을 사용함으로써 금속배선 공정에서 비아 저항을 개선함으로써 반도체 소자의 속도 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
본 발명은 그 정신 및 필수의 특징사항을 이탈하지 않고 다른 방식을 실시될 수 있다. 가령, 아래의 바람직한 실시예에서는 코발트층을 금속층의 캡핑막으로 사용하였지만, 이는 상기 코발트층과 같이 낮은 비저항을 갖는 균등물인 니켈(Ni)층 혹은 구리(Cu)층이어도 무방하다. 또한 아래의 바람직한 실시예에서 금속층 캡핑막으로 사용된 코발트층과 질화티타늄층의 복합층은 니켈층과 질화티타늄층의 복합층 혹은 구리층과 질화티타늄층의 복합층으로 치환될 수도 있는 것이다. 따라서 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
제1 실시예: 코발트층을 상부 캡핑막으로 적용한 경우.
도 1은 본 발명의 제1 실시예에 따라 코발트층 단일막을 상부 캡핑막으로 적용한 반도체 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명에 의한 코발트층 캡핑막을 갖는 반도체 소자는, 트랜지스터와 같은 구조물이 형성된 반도체 기판(100)과, 상기 반도체 기판 위에 형성되어 있는 하부캡핑막(110)과, 상기 하부 캡핑막(110) 위에 형성된 금속배선으로서의 금속층(104)과, 상기 금속층(104) 위에 형성되고 상기 금속층(104) 전체를 덮으며 코발트층을 재질로 하는 상부 캡핑막(102)과, 상기 상부 캡핑막(102) 위에 형성되고 콘택홀을 포함하는 금속층간 절연막(106)과, 상기 금속층간 절연막(106)의 콘택홀 내부를 채우는 콘택플러그(108)로 이루어진다.
본 발명에서 말하는 캡핑막(102, 110)은, 금속배선의 도전성 향상을 위해 금속층(104) 전체를 덮는 막질로서, 콘택홀 내부에만 형성되는 막질과는 다르다. 또한 트랜지스터와 같은 하부 구조물을 만들고 난 후, 반도체 소자 제조공정 중에서 후공정(back-end process)에서 형성되는 막질을 말한다.
상기 하부 캡핑층(110)은 금속층(104)의 도전성 향상을 위해 여러 종류의 막질을 사용하는 것이 가능하다. 가령, 상부 캡핑막(102)과 동일한 재질인 코발트층 단일막을 사용할 수도 있고, 코발트층과 질화티타늄층의 복합막 및 티타늄과 질화티타늄의 복합막중에 선택된 하나를 사용하는 것도 가능하다.
상기 금속층(104)은 대표적인 금속배선 재질인 알루미늄인 것이 적합하고, 상기 금속층간 절연막(106)은 산화막 계열의 복합막, 예컨대 TEOS막과 Fox막의 복합막을 사용할 수 있다. 또한 콘택 플러그(108)의 재질로서는 텅스텐 혹은 리플로우 알루미늄(reflow Al)등을 사용할 수 있다.
상기 상부 캡핑막(102)의 재질로 사용되는 코발트(Cobalt)는 캡핑층으로 사용 가능한 다른 물질인 티타늄(Ti)의 비저항 66 μΩ보다 월등히 낮은 18 μΩ으로서 약 50~1000Å의 두께로 금속층(104) 상부에 형성할 경우, 금속배선의 비아 저항을 획기적으로 개선하여 빠른 속도를 요구하는 SRAM과 같은 반도체 소자의 전기적 특성 및 속도 특성을 향상시킬 수 있다.
도 2는 본 발명의 제1 실시예의 변형예에 의해 코발트층과 질화티타늄층으로 이루어진 복합막을 상부 캡핑막으로 적용한 반도체 소자를 설명하기 위한 단면도이다. 상술한 도 1과 중복되는 부분은 설명을 생략한다.
본 변형예는 상부 캡핑막(102)을 코발트층 단일막인 아닌 코발트층(112)과 질화티타늄층(114)의 복합막으로 적용한 경우이다. 따라서 상부 캡핑막(102)은 금속층(104)을 패터닝할 때에 반사방지막(ARL: Anti Reflective Layer)으로서의 역할과, 위에 있는 금속층간 절연막(106)에 콘택홀을 형성할 때에 질화티타늄층 (114)이 식각정지층(etching stopper)의 역할도 함께 수행할 수 있다. 바람직하게는 상기 코발트층(112)은 20~500Å의 두께 범위, 상기 질화티타늄층 (114)은 100~1000Å의 두께 범위로 스퍼터링 장비에서 인시튜(in-situ)로 형성할 수 있다.
이하, 도 2를 참조하여 본 발명에 의한 코발트층 캡핑막을 갖는 반도체 소자의 제조방법을 설명하기로 한다.
먼저, 트랜지스터와 같은 구조물이 형성된 반도체 기판(100)을 준비한다. 상기 구조물은 SRAM과 같이 빠른 속도를 요구하는 구조물인 것이 적합하다. 이어서 금속배선을 형성한다. 이를 위해 상기 반도체 기판(100) 위에 하부 캡핑막(110)으로 티타늄(Ti)과 질화티타늄(TiN)의 복합막을 형성한다. 상기 하부 캡핑막(110)은 SIP(Self-Ionized Plasma) 방식의 스퍼터링 장비에서 티타늄막 150Å, 질화티타늄막 300Å의 두께로 형성하는 것이 적합하다. 이때, 상기 하부 캡핑막(110)은 코발트층 단일막 혹은 코발트층과 질화티타늄층의 복합막을 적층 할 수도 있다.
이어서, 금속층(104) 예컨대 알루미늄층을 스퍼터링 방식으로 적층한다. 계속해서 상기 금속층(104) 위에 상부 캡핑막(102)을 형성한다. 이를 위해 먼저 코발트층(112)을 ALPS(Al Low Pressure Sputtering) 방식으로 형성한다. 상기 코발트층(112)을 형성하는 방법은, 정전기 척(ESC: Electro-Static Chuck) 위에 반도체 소자를 위치시키고, 150℃의 온도에서 아르곤(Ar) 가스를 캐리어 가스(carrier gas)로 사용하면서, 코발트층(112)의 두께를 약 50Å 범위로 형성하는 것이 바람직하다. 계속해서 상기 코발트층(112) 위에 약 400Å 두께의 질화티타늄층(114)을 일반적으로 알려진 방법을 사용하여 형성한다. 상기 코발트층(112)과 질화티타늄층(114)은 스퍼터링 장비 내에서 인시튜(in-situ)로 형성하는 것이 적합하다.
이어서 상기 상부 캡핑막(102) 및 금속층(104)을 패터닝하여 금속층 패턴을 형성한다. 이를 위해 상기 상부 캡핑막(102) 상부에 반사방지막(ARL)으로 산질화막(SiON)과 PEOX막의 복합막으로 이루어진 하드마스크(hard mask) 패턴을 형성한다. 이어서 상기 하드마스크 패턴을 사용하여 아래에 있는 상부 캡핑막(102)과 금속층(104)을 식각한다.
상기 금속층 패턴을 형성하기 위한 패터닝이 진행된 반도체 기판에 얼로이 공정(alloy process)을 진행한다. 상기 얼로이 공정을 진행하는 방법은, 상기 금속층 패턴을 형성하기 위한 패터닝이 진행된 반도체 기판 위에 약 500Å 두께의 TEOS막을 증착한다. 이어서 수소분위기, 약 380℃의 온도에서 30분간 열처리를 수행한다. 상기 얼로이 공정을 진행하는 이유는 후속공정에서 열에 의해 금속층(104)이 움직이는 일렉트로 마이그레이션(EM: Electro-Migtation) 현상의 발생을 억제하고, 또한 후속공정에서 비아 콘택홀 내부에 콘택플러그(108)용 도전물질을 채우는 과정에서 내부에 보이드(void) 발생을 억제하기 위함이다.
상기 얼로이 공정이 진행된 반도체 기판 위에 금속층간 절연막(106)을 증착하고 화학기계적연마(CMP)를 통한 평탄화 공정을 진행한다. 상기 금속층간 절연막(106)은 Fox막 2600Å, TEOS막 4000Å 두께의 복합막을 사용하여 형성할 수 있다. 상기 금속층간 절연막(106)에 패터닝을 진행하여 상기 상부 캡핑층(102)의 일부를 노출시키는 비아 콘택홀(Via contact hole)을 형성한다. 이때 상기 상부 캡핑막(102)의 질화티타늄층(114)은 비아 콘택홀을 형성할 때에 식각정지층의 역할을 한다. 이어서 상기 콘택홀을 채우는 콘택플러그(108)를 리플로우 알루미늄 혹은 텅스텐을 사용하여 형성한다.
제2 실시예: 코발트층을 하부 캡핑막에 적용한 경우
도 3은 본 발명의 제2 실시예에 따라 코발트층 단일막을 하부 캡핑막으로 적용한 반도체 소자를 설명하기 위한 단면도이고, 도 4는 본 발명의 제2 실시예의 변형예에 의해 코발트층과 질화티타늄층으로 이루어진 복합막을 하부 캡핑막으로 적용한 반도체 소자를 설명하기 위한 단면도이다. 상술한 제1 실시예와 중복되는 부분은 설명을 생략하기로 한다.
도 3 및 도 4를 참조하면, 본 실시예에서는 코발트층 단일막을 하부 캡핑층(202)으로 사용(도3)하거나, 코발트층(112)과 질화티타늄막(114)의 복합막을 하부 캡핑층(202)으로 사용한 경우(도4)이다. 상술한 제1 실시예와 마찬가지로, 여기서 상부 캡핑막(210)은 금속층(204)의 도전성 향상을 위해 여러 종류의 막질을 사용하는 것이 가능하다. 가령, 하부 캡핑막(202)과 동일한 재질인 코발트층 단일막 혹은 코발트층과 질화티타늄층의 복합막을 사용할 수도 있다. 그리고 티타늄과 질화티타늄의 복합막을 사용하는 것도 가능하다.
도 5 내지 도 7은 본 발명의 도 2에 따라 상부 캡핑막을 적용한 경우의 비아 저항의 개선 정도를 설명하기 위해 도시한 그래프들이다.
도 5 내지 도 7을 참조하면, 상술한 제1 실시예의 변혀예, 즉 도 2와 같이 상부 캡핑막으로 코발트층/질화티타늄층의 복합막을 적용하여 반도체 소자를 제조하고, 비교 대상으로 상부 캡핑막으로 티타늄층/질화티타늄층을 적용한 반도체 소자를 각각 제조하였다. 이때 상기 상부 캡핑막을 제외한 나머지 구조 및 제조방법은 양자간에 있어서 모두 동일한 상태이다. 이어서 비아 저항의 개선 정도를 확인하기 위해 각각에 대한 비아 저항을 측정하였다. 여기서 도 5는 금속층간 절연막의 비아 콘택홀의 크기가 0.34㎛인 경우이고, 도 6은 금속층간 절연막의 비아 콘택홀의 크기가 0.36㎛인 경우이고, 도 7은 금속층간 절연막의 비아 콘택홀의 크기가 0.38㎛인 경우를 각각 가리킨다.
그래프에서 Y축은 분포도를 가리키고, X축은 저항을 각각 가리킨다. 도면에서 -●-로 연결된 선은 상기 도 2와 같이 상부 캡핑막으로 코발트층(50Å)/질화티타늄층(400Å)의 복합막을 적용한 경우이고, -■-로 연결된 선은 상부 캡핑막으로 티타늄층(50Å)/질화티타늄층(400Å)을 적용한 경우이다.
서로 다른 비아 콘택홀 크기를 갖는 반도체 소자에서, 본 발명과 같이 상부 캡핑막으로 코발트층(50Å)/질화티타늄층(400Å)의 복합막을 적용한 경우에는 비아 저항이 1~3 Ω/㎝이었고, 상부 캡핑막으로 티타늄층(50Å)/질화티타늄층(400Å)을 적용한 경우는 비아 저항이 4~7 Ω/㎝이었다. 즉, 본 발명과 같이 코발트층을 포함하는 캡핑막을 적용한 경우가 비아 저항 특성에서 약 200%의 개선을 보인 것으로 나타났다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서, 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 의하면, 금속층의 캡핑막으로 비저항이 낮은 코발트층 혹은 코발트층을 포함하는 복합막을 사용함으로써 금속배선 공정에서 비아 저항을 개선할 수 있다.

Claims (20)

  1. 트랜지스터와 같은 구조물이 형성되어 있는 반도체 기판;
    상기 반도체 기판 위에 형성되어 있는 하부 캡핑막;
    상기 하부 캡핑막 위에 형성된 금속층;
    상기 금속층 위에 형성되고 상기 금속층 전체를 덮으며 적어도 코발트층을 포함하는 상부 캡핑막;
    상기 상부 캡핑막 위에 형성되고 콘택홀을 포함하는 금속층간 절연막 패턴;
    상기 금속층간 절연막 패턴의 콘택홀을 채우는 콘택플러그를 구비하는 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 상부 캡핑막은,
    코발트층과 질화티타늄층이 순차적으로 적층된 복합막 및 코발트층 단일막중에서 선택된 어느 하나인 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자.
  3. 제2항에 있어서, 상기 하부 캡핑막은,
    티타늄층과 질화티타늄층이 순차적으로 적층된 복합막, 코발트층 단일막 및 코발트층과 질화티타늄층이 순차적을 적층된 복합막중에서 선택된 어느 하나인 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 금속층은 알루미늄을 재질로 하는 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 금속층간 절연막은 산화막계열의 복합막인 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자.
  6. 트랜지스터와 같은 구조물이 형성되어 있는 반도체 기판;
    상기 반도체 기판 위에 형성되어 있고 적어도 하나의 코발트층을 포함하는 하부 캡핑막;
    상기 하부 캡핑막 위에 형성된 금속층;
    상기 금속층 위에 형성되고 상기 금속층 전체를 덮는 상부 캡핑막;
    상기 상부 캡핑막 위에 형성되고 콘택홀을 포함하는 금속층간 절연막 패턴;
    상기 금속층간 절연막 패턴의 콘택홀을 채우는 콘택플러그를 구비하는 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자.
  7. 제6항에 있어서, 상기 하부 캡핑막은,
    코발트층과 질화티타늄층이 순차적으로 적층된 복합막 및 코발트층 단일막중에서 선택된 어느 하나인 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자.
  8. 제7항에 있어서, 상기 상부 캡핑막은,
    티타늄층과 질화티타늄층이 순차적으로 적층된 복합막, 코발트층 단일막 및 코발트층과 질화티타늄층이 순차적을 적층된 복합막중에서 선택된 어느 하나인 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자.
  9. 트랜지스터와 같은 구조물이 형성된 반도체 기판을 준비하는 단계;
    상기 반도체 기판 위에 하부 캡핑막을 형성하는 단계;
    상기 하부 캡핑막 위에 금속층을 형성하는 단계;
    상기 금속층 위에 상부 캡핑막을 형성하되,
    상기 상부 캡핑막은 상기 금속층 위를 전체적으로 덮으며 적어도 하나의 코발트층을 포함하는 상부 캡핑막을 형성하는 단계;
    상기 상부 캡핑막 및 금속층을 패터닝하여 금속층 패턴을 형성하는 단계;
    상기 금속층 패턴에 대한 얼로이 공정(alloy process)을 진행하는 단계;
    상기 얼로이 공정이 진행된 반도체 기판 위에 콘택홀을 포함하는 금속층간 절연막을 형성하는 단계; 및
    상기 금속층간 절연막의 콘택홀에 콘택 플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 상부 캡핑막은,
    코발트층 단일막 및 코발트층과 질화티타늄막이 순차적으로 적층된 복합막중에서 선택된 어느 하나인 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 하부 캡핑막은,
    코발트층 단일막, 코발트층과 질화티타늄막의 복합막 및 티타늄막과 질화티타늄막의 복합막중에서 선택된 어느 하나인 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자의 제조방법.
  12. 제9항에 있어서,
    상기 금속층 패턴을 형성하는 방법은 산질화층(SiON)과 PEOX층의 복합막을 하드마스크(hard mask)로 사용하는 것을 특징으로 하는 코발트층 캡핑막을 갖는 반도체 소자의 제조방법.
  13. 제9항에 있어서,
    상기 얼로이 공정은 진행하는 방법은,
    상기 금속층 패턴이 형성된 반도체 기판 위에 TEOS층을 증착하는 공정; 및
    상기 TEOS층이 증착된 반도체 기판을 수소 분위기에서, 380 ± 50℃의 온도범위, 30분간 시간범위에서 열처리하는 공정을 포함하는 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자의 제조방법.
  14. 제9항에 있어서,
    상기 금속층간 절연막은 Fox층과 PEOX층의 복합막을 사용하는 것을 특징으로 하는 코발트층 캡핑막을 갖는 반도체 소자의 제조방법.
  15. 트랜지스터와 같은 구조물이 형성된 반도체 기판을 준비하는 단계;
    상기 반도체 기판 위에 적어도 하나의 코발트층을 포함하는 하부 캡핑막을 형성하는 단계;
    상기 하부 캡핑막 위에 금속층을 형성하는 단계;
    상기 금속층 위에 상기 금속층 위를 전체적으로 덮는 상부 캡핑막을 형성하는 단계;
    상기 상부 캡핑막 및 금속층을 패터닝하여 금속층 패턴을 형성하는 단계;
    상기 금속층 패턴에 대한 얼로이 공정(alloy process)을 진행하는 단계;
    상기 얼로이 공정이 진행된 반도체 기판 위에 콘택홀을 포함하는 금속층간 절연막을 형성하는 단계; 및
    상기 금속층간 절연막의 콘택홀에 콘택 플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자의 제조방법.
  16. 제15항에 있어서, 상기 하부 캡핑막은,
    코발트층 단일막 및 코발트층과 질화티타늄막이 순차적으로 적층된 복합막중에서 선택된 어느 하나인 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자의 제조방법.
  17. 제15항에 있어서, 상기 상부 캡핑막은,
    코발트층 단일막, 코발트층과 질화티타늄막의 복합막 및 티타늄막과 질화티타늄막의 복합막중에서 선택된 어느 하나인 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자의 제조방법.
  18. 제15항에 있어서,
    상기 금속층 패턴을 형성하는 방법은 산질화층(SiON)과 PEOX층의 복합막을 하드마스크(hard mask)로 사용하는 것을 특징으로 하는 코발트층 캡핑막을 갖는 반도체 소자의 제조방법.
  19. 제15항에 있어서,
    상기 얼로이 공정은 진행하는 방법은,
    상기 금속층 패턴이 형성된 반도체 기판 위에 TEOS층을 증착하는 공정; 및
    상기 TEOS막이 증착된 반도체 기판을 수소 분위기에서, 380 ± 50℃의 온도범위, 30분간 시간범위에서 열처리하는 공정을 포함하는 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자의 제조방법.
  20. 제16항에 있어서,
    상기 금속층간 절연막은 Fox층과 PEOX층의 복합막을 사용하는 것을 특징으로 하는 코발트층 캡핑막을 포함하는 반도체 소자의 제조방법.
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