KR100197669B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR100197669B1
KR100197669B1 KR1019960024242A KR19960024242A KR100197669B1 KR 100197669 B1 KR100197669 B1 KR 100197669B1 KR 1019960024242 A KR1019960024242 A KR 1019960024242A KR 19960024242 A KR19960024242 A KR 19960024242A KR 100197669 B1 KR100197669 B1 KR 100197669B1
Authority
KR
South Korea
Prior art keywords
forming
metal wiring
film
tungsten nitride
nitride film
Prior art date
Application number
KR1019960024242A
Other languages
English (en)
Other versions
KR980005512A (ko
Inventor
김헌도
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960024242A priority Critical patent/KR100197669B1/ko
Publication of KR980005512A publication Critical patent/KR980005512A/ko
Application granted granted Critical
Publication of KR100197669B1 publication Critical patent/KR100197669B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal

Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 반도체기판 상부에 평탄화층을 형성하고, 콘택마스크를 이용한 식각공정으로 상기 반도체기판을 노출시키는 콘택홀을 형성한 다음, 확산방지막과 금속배선을 형성하는 반도체소자의 금속배선 형성방법에 있어서, 전체표면상부에 티타늄막을 소정두께 형성하고, 상기 티타늄막 상부에 압축응력을 갖는 비정질 텅스텐질화막과 인장응력을 갖는 정질 텅스텐질화막을 각각 소정두께 형성하여 티타늄막/비정질 텅스텐질화막/정질 텅스텐질화막의 적층구조로 확산방지막을 형성한 다음, 상기 콘택홀을 매립하는 금속배선을 형성하여, 종래의 티타늄막/티타늄질화막 적층구조의 확산방지막보다 양호한 층덮힘과 양호한 확산방지효과를 가질 수 있으며, 증착챔버 내부에서 응력에 의한 파티클의 유발을 방지하여 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 금속배선 형성방법
제1도는 본 발명의 제1실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
제2도는 본 발명의 제2실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,31 : 반도체기판 13,33 : 평탄화층
15,35 : 콘택홀 17 : 티타늄막
19 : 비정질 텅스텐질화막 21,39 : 정질 텅스텐질화막
23,41 : 알루미늄합금 25,43 : 반사방지막
37 : 비정질 텅스텐막
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 양호한 층덮힘과 열적 안정성을 갖는 비정질 텅스텐과 정질 텅스텐로 확산방지막을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
일반적으로, 소자간이나 소자와 외부회로 사이를 전기적으로 접속시키기 위한 반도체소자의 배선은, 배선을 위한 소정의 콘택홀 및 비아홀을 배선재료로 매립하여 배선층을 형성하고 후속공정을 거쳐 이루어지며, 낮은 저항을 필요로 하는 곳에는 금속배선을 사용한다.
상기 금속배선은 알루미늄(A1)에 소량의 실리콘이나 구리가 포함되거나 실리콘과 구리가 모두 포함되어 비저항이 낮으면서 가공성이 우수한 알루미늄합금을 배선재료로 하여 물리기상증착(Physical Vapor Deposition, 이하에서 PVD 라 함) 방법의 스퍼터링으로 상기의 콘택홀 및 비아홀을 매립하는 방법으로 형성한다.
근래에, 반도체 소자의 초고집적화에 따라 금속 콘택의 크기는 작아지고 단차비는 높아져 스퍼터링에 의한 확산 방지금속층의 층덮힘은 불량하게 되어 금속배선의 신뢰성을 얻기가 힘들어졌다.
특히, 반도체소자에 일반적으로 적용해 오고 있는 Ti/TiN 증착구조는 박막 특성상 주상 조직을 가지고 있어, 상기 Ti/TiN 적층구조에 O2를 스터핑 (stuffing) 하여 확산방지막을 형성하였다.
그러나, 반도체소자의 고집적화에 따른 콘택홀의 크기 감소로 인하여 종래의 확산방지막은 층덮힘 특성 열화가 유발되어, 후속공정으로 인한 금속배선의 콘택공정을 용이하게 실시할 수 없게 되어 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서, 본 발명은 상기한 문제점을 해결하기위하여, 티타늄막/티타늄질화막의 적층구조보다 양호한 층덮힘과 양호한 열정 안정성을 갖는 비정질 텅스텐과 정질 텅스텐를 이용하여 확산방지막을 형성함으로써 후속공정을 용이하게 실시할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기위해 본 발명에 따른 반도체소자의 금속배선 형성방법의 특징은, 반도체기판 상부에 평탄화층을 형성하고, 콘택마스크를 이용한 식각공정으로 상기 반도체기판을 노출시키는 콘택홀을 형성한 다음, 확산방지막과 금속배선을 형성하는 반도체소자의 금속배선 형성방법에 있어서, 전체표면상부에 티타늄막을 소정두께 형성하는 공정과, 상기 티타늄막 상부에 압축응력을 갖는 비정질 텅스텐질화막과 인장응력을 갖는 정질 텅스텐질화막을 각각 소정두께 형성하여 티타늄막/비정질 텅스텐질화막/정질 텅스텐질화막의 적층구조로 확산 방지막을 형성하는 공정과, 상기 콘택홀을 매립하는 금속배선을 형성하는 공정을 포함하는 것이다.
또한, 본 발명에 따른 반도체소자의 금속배선 형성방법의 다른 특징은, 반도체기판 상부에 평탄화층을 형성하고, 콘택마스크를 이용한 식각공정으로 상기 반도체기판을 노출시키는 콘택홀을 형성한 다음, 확산방지막과 금속배선을 형성하는 반도체소자의 금속배선 형성방법에 있어서,전체표면상부에 비정질 텅스텐막을 소정두께 형성하는 공정과, 상기 비정질 텅스텐막 상부에 인장응력을 갖는 정질 텅스텐질화막을 소정두께 형성하여 비정질 텅스텐막/정질 텅스텐질화막의 적층 구조로 확산방지막을 형성하는 공정과, 상기 콘택홀을 매립하는 금속배선을 형성하는 공정을 포함하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제1도는 본 발명의 제1실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 평탄화층(13)을 형성한다. 이때, 상기 반도체기판(11)은 도전층으로서 다른 도전체로 대신할 수 있다.
그리고, 금속배선 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 평탄화층(13)을 식각하여 상기 반도체기판(11)을 노출시키는 콘택홀(15)을 형성한다.
그 다음에, 전체표면상부에 인장응력 (tensile stress)을 갖는 티타늄막(17)을 소정두께 형성한다. 그리고, 진공을 유지하며 상기 티타늄막(17) 상부에 클러스트 스퍼터링 장비에서 비정질 텅스텐질화막(WNx)(19)과 정질 텅스텐질화막(WNy)(21)을 순차적으로 하나의 증착챔버에서 형성한다.
여기서, 상기 비정질 텡스텐질화막(19)은 20 ~ 55 퍼센트의 N2분압으로 스퍼터링하여 형성하고, 상기 정질 텡스텐질화막(21)은 60 ~ 85 퍼센트의 N2분압으로 스퍼터링하여 형성한다.
그리고, 상기 비정질 텅스텐질화막(19)은 압축응력 (compressive stress)을 가지고, 상기 정질 텅스텐질화막(21)은 상기 비정질 텅스텐질화막(19)과 대응되는 인장응력을 가짐으로써 상기 증착챔버 내부에 증착되는 다른층들도 압축응력과 인장응력을 가질 수 있게 하여 상기 증착챔버 내에서 발생하는 텡스텐질화막의 응력에 의한 파티클을 제거할 수 있다.
그 다음에, 진공의 파괴없이 알루미늄합금(23)을 고온 증착공정으로 상기 콘택홀(15)을 매립하며 형성한다.
그리고, 상기 알루미늄합금(23) 상부에 반사방지막(25)을 형성한다.
후속공정에서, 금속배선마스크(도시안됨)를 이용한 식각공정을 실시하여 금속배선(도시안됨)을 형성한다.
특히, 상기 알루미늄합금 증착공정 전에 스퍼터링 장비 밖으로 웨이퍼가 노출될 경우는, 상기 정질 텅스텐질화막(21) 상부에 티타늄막(도시안됨)을 형성하고 진공의 파괴없이 알루미늄합금과 방지방지막을 순차적으로 증착하여 금속배선을 형성할 수도 있다.(제1도)
제2도는 본 발명의 제2실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
먼저, 반도체기판(31) 상부에 평탄화층(33)을 형성한다. 이때, 상기 반도체기판(31)은 도전층으로서 다른 도전체로 대신할 수 있다.
그리고, 금속배선 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 평탄화층(33)을 식각하여 상기 반도체기판(31)을 노출시키는 콘택홀(35)을 형성한다.
그 다음에, 전체표면상부에 인장응력 (tensile stress)을 갖는 제1도의 티타늄막(17) 대신에 압축응력을 갖는 비정질 텅스텐막(37)을 소정두께 형성한다.
그리고, 전체표면상부에 인장응력을 갖는 정질 텅스텐질화막(39)을 소정두께 형성한다.
여기서, 상기 정질 텡스텐질화막(39)은 60 ~ 85 퍼센트의 N2의 분압으로 스퍼터링하여 형성한다.
그리고, 상기 비정질 텅스텐막(37)과 정질 텅스텐질화막(39)은 하나의 스퍼터링 챔버에서 연속적으로 형성하여 응력에 의한 챔버 내부에서의 파티클 유발을 방지한다.
그 다음에, 상기 콘택홀(35)을 매립하는 알루미늄합금(41)을 고온 증착하고, 상기 알루미늄합금(41) 상부에 반사방지막(43)을 형성하여 금속배선(도시안됨)을 형성한다. (제2도)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 종래의 단일 응력을 갖는 확산방지막 대신에 2개의 상반된 응력을 갖는 정질 텡스텐질화막과 비정질 텡스텐질화막을 순차적으로 증착하여 확산방지막을 형성하거나, 티타늄막 대신 텡스텐막을 사용하여 하나의 증착챔버에서 텡스텐층/정질 텡스텐질화막의 적층구조로 확산방지막을 형성하여, 증착챔버 내부에서 응력에 의한 파티클 발생을 응력 완화로 해결함과 동시에 양호한 층덮힘을 콘택하부에서 얻을 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (13)

  1. 반도체기판 상부에 평탄화층을 형성하고, 콘택마스크를 이용한 식각공정으로 상기 반도체기판을 노출시키는 콘택홀을 형성한 다음, 확산방지막과 금속배선을 형성하는 반도체소자의 금속배선 형성방법에 있어서, 전체표면상부에 티타늄막을 소정두께 형성하는 공정과, 상기 티타늄막 상부에 압축응력을 갖는 비정질 텅스텐질화막과 인장응력을 갖는 정질 텅스텐질화막을 각각 소정두께 형성하여 티타늄막/비정질 텅스텐질화막/정질 텅스텐질화막의 적층 구조로 확산방지막을 형성하는 공정과, 상기 콘택홀을 매립하는 금속배선을 형성하는 공정을 포함하는 반도체소자의 금속배선 형성방법.
  2. 제1항에 있어서, 상기 티타늄막은 인장응력을 갖는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제1항에 있어서, 상기 비정질 텡스텐질화막과 정질 텅스텐질화막은 하나의 증착챔버에서 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  4. 제1항 내지 제3항중 어느 한항에 있어서, 상기 비정질 텅스텐질화막/정질 텅스텐질화막의 적층구조는 정질 텅스텐질화막/비정질 텅스텐질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  5. 제1항 또는 제3항에 있어서, 상기 비정질 텡스텐질화막은 20 ~ 50 퍼센트의 N2분압으로 스퍼터링하여 형성하는 것을 특징으로 하는 반도체소자의 금속 배선 형성방법.
  6. 제1항 또는 제3항에 있어서, 상기 정질 텡스텐질화막은 60 ~ 85 퍼센트의 N2분압으로 스퍼터링하여 형성하는 것을 특징으로 하는 반도체소자의 금속 배선 형성방법.
  7. 제1항 있어서, 상기 금속배선 형성공정은 동일한 진공을 유지하며 실시하는 것을 특징으로 하는 반도체소자의 금속 배선 형성방법.
  8. 제1항 있어서, 상기 금속배선 형성공정은 상기 정질 텅스텐질화막 상부에 다른 티타늄막을 형성하고 금속배선을 형성하는 것을 특징으로 하는 반도체소자의 금속 배선 형성방법.
  9. 반도체기판 상부에 평탄화층을 형성하고, 콘택마스크를 이용한 식각공정으로 상기 반도체기판을 노출시키는 콘택홀을 형성한 다음, 확산방지막과 금속배선을 형성하는 반도체소자의 금속배선 형성방법에 있어서, 전체표면상부에 비정질 텅스텐막을 소정두께 형성하는 공정과, 상기 비정질 텅스텐막 상부에 인장응력을 갖는 정질 텅스텐질화막을 소정두께 형성하여 비정질 텅스텐막/정질 텅스텐질화막의 적층구조로 확산방지막을 형성하는 공정과, 상기 콘택홀을 매립하는 금속배선을 형성하는 공정을 포함하는 반도체소자의 금속배선 형성방법.
  10. 제9항에 있어서, 상기 비정질 텅스텐막은 인장응력을 갖는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  11. 제9항에 있어서, 상기 비정질 텅스텐막과 정질 텡스텐질화막의 적층구조는 하나의 증착챔버에서 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  12. 제9항 또는 제11항에 있어서, 상기 정질 텡스텐질화막은 60 ~ 85 퍼센트의 N2분압으로 스퍼터링하는 형성하는 것을 특징으로 하는 반도체소자의 금속 배선 형성방법.
  13. 제9항에 있어서, 상기 금속배선 형성공정은 동일한 진공을 유지하며 실시하는 것을 특징으로 하는 반도체소자의 금속 배선 형성방법.
KR1019960024242A 1996-06-27 1996-06-27 반도체 소자의 금속배선 형성방법 KR100197669B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960024242A KR100197669B1 (ko) 1996-06-27 1996-06-27 반도체 소자의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960024242A KR100197669B1 (ko) 1996-06-27 1996-06-27 반도체 소자의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR980005512A KR980005512A (ko) 1998-03-30
KR100197669B1 true KR100197669B1 (ko) 1999-06-15

Family

ID=19463706

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960024242A KR100197669B1 (ko) 1996-06-27 1996-06-27 반도체 소자의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR100197669B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100792605B1 (ko) * 2005-06-06 2008-01-09 샤프 가부시키가이샤 반도체 장치 및 그 제조방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100301057B1 (ko) * 1999-07-07 2001-11-01 윤종용 구리 배선층을 갖는 반도체 소자 및 그 제조방법
KR100891519B1 (ko) * 2006-12-28 2009-04-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100792605B1 (ko) * 2005-06-06 2008-01-09 샤프 가부시키가이샤 반도체 장치 및 그 제조방법

Also Published As

Publication number Publication date
KR980005512A (ko) 1998-03-30

Similar Documents

Publication Publication Date Title
US6143672A (en) Method of reducing metal voidings in 0.25 μm AL interconnect
US7186642B2 (en) Low temperature nitride used as Cu barrier layer
US6404058B1 (en) Semiconductor device having interconnection implemented by refractory metal nitride layer and refractory metal silicide layer and process of fabrication thereof
KR100225946B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100197669B1 (ko) 반도체 소자의 금속배선 형성방법
KR19980070785A (ko) 반도체 장치 및 그 제조 방법
US6831007B2 (en) Method for forming metal line of Al/Cu structure
US6245668B1 (en) Sputtered tungsten diffusion barrier for improved interconnect robustness
KR100430684B1 (ko) 반도체소자의금속배선형성방법
JPH1012614A (ja) 半導体装置用配線およびその製造方法
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
KR100555515B1 (ko) 코발트층 캡핑막을 갖는 반도체 소자 및 그 제조방법
JP3087692B2 (ja) 半導体装置の製造方法
KR100352304B1 (ko) 반도체 장치 및 그 제조 방법
KR100209368B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR970007835B1 (ko) 반도체 장치의 금속 배선층 형성방법
KR100215830B1 (ko) 배선형성방법
KR100779392B1 (ko) 반도체 소자 및 그 제조 방법
KR100247643B1 (ko) 금속 배선 형성용 반응 챔버 및 이를 이용한 반도체 소자의 금속배선 형성방법
KR100376259B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100197992B1 (ko) 반도체 소자의 금속배선 형성방법
KR100557612B1 (ko) 반도체소자의 금속배선 형성방법
KR100324020B1 (ko) 반도체소자의금속배선형성방법
JPH04324636A (ja) 半導体装置およびその製造方法
KR100257153B1 (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee