KR20040025110A - 반도체 소자의 텅스텐 플러그 형성 방법 - Google Patents

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Abstract

반도체 소자의 텅스텐 플러그 형성 방법을 개시한다.
본 발명에 따른 텅스텐 플러그 형성 방법은, 실리콘 기판에 대해 평탄화된 층간 절연막을 형성한 후, 층간 절연막상에 TiN 라이너(liner)를 형성하는 제 1 단계와; 층간 절연막과 TiN 라이너를 선택 식각하여 콘택트 홀을 형성한 후, 전체 구조 표면을 따라 접착층(glue layer)을 형성하는 제 2 단계와; 텅스텐 막을 이용하여 콘택트 홀을 매립하는 제 3 단계와; CMP 기법을 이용하여 텅스텐 막 및 접착층을 제거하는 제 4 단계와; 금속막을 증착하고, 이를 패터닝하여 금속 배선을 형성하는 제 5 단계를 포함한다.
즉, 본 발명은 콘택트 홀을 형성하기에 앞서 TiN 라이너를 형성하는 공정과, CMP 기법을 이용하여 텅스텐 및 접착층을 제거하는 공정을 추가함으로써, 텅스텐 에치백 공정시 야기될 수 있는 과도한 플러그 리세스에 의한 후속 금속 증착 공정 및 비아 식각시 생성되는 보이드 문제를 해결할 수 있다.

Description

반도체 소자의 텅스텐 플러그 형성 방법{METHOD FOR FORMING A TUNGSTEN PLUG OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 금속 배선 공정 기술에 관한 것으로, 특히, 과도한 텅스텐 플러그(W plug) 손실을 줄여 후속 공정의 전기적 특성 저하를 방지하는데 적합한 반도체 소자의 텅스텐 플러그 형성 방법에 관한 것이다.
금속 콘택트 형성 공정은 다층화된 반도체 소자를 제조하기 위해 필수적으로도입되는 기술로, 상/하부 전도층 간의 수직 배선의 근간이 된다. 한편, 반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 축소에 따라 콘택트 홀의 종횡비(aspect ratio)는 점차 증가하고 있으며, 이에 따라 금속 콘택트 형성 공정의 난이도와 중요성이 증대되고 있다.
알루미늄(Al)은 콘택트 매립 특성이 우수하지 못함에도 불구하고, 비저항이 낮고 공정이 비교적 용이하기 때문에 금속 콘택트 물질로서 가장 널리 사용되고 있다. 그러나, 디자인 룰이 0.25㎛ 급으로 축소되면서 알루미늄만으로는 콘택트를 매립할 수 없게 되었다.
이에 따라, 알루미늄에 비해 비저항은 다소 높지만 콘택트 매립 특성이 우수한 텅스텐 플러그를 알루미늄 배선과 함께 채용하는 금속 배선 형성 기술이 사용되고 있다.
도 1a 내지 도 1f는 일반적인 금속 배선 형성 과정을 도시한 것으로서, 이하에서는 이러한 도 1a 내지 도 1f를 참조하여 통상의 텅스텐 플러그 증착 기술이 적용되는 전형적인 금속 배선 형성 과정을 설명하기로 한다.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(10)에 대해 평탄화된 층간 절연막(12)이 형성된 상태에서, 이 층간 절연막(12)을 선택 식각하여 콘택트 홀을 형성한다.
다음으로, 도 1b에 도시한 바와 같이, 전체 구조 표면을 따라 Ti/TiN과 같은 장벽 금속층(14)을 형성하고, 텅스텐 막(16)을 증착하여 콘택트 홀을 매립한다. 이때, 콘택트 홀 부분의 텅스텐 막(16)에 키 홀(key hole)(A)이 발생될 수 있다. 이러한 키 홀(A)은 콘택트 또는 비아 홀의 크기가 작을수록, 종횡비가 클수록, 보다 빈번하게 발생된다.
다음으로, 도 1c에 도시한 바와 같이, 텅스텐 막(16)을 에치백(etchback)하여 텅스텐 플러그를 형성한다. 이때, 도 1b에 도시한 바와 같은 키 홀(A)이 발생되는 경우, 스톱 온(stop on) TiN 구조의 텅스텐 에치백 공정 진행 후 필연적으로 생성되는 플러그 리세스(plug recess)(1000∼2000Å)에 의해 키 홀(A) 부분이 오픈(open)될 수 있다.
한편, 도 1d 및 도 1e에서는, 주 배선 재료인 알루미늄 막(18)을 증착하고, 이를 패터닝하여 금속 배선을 형성한다. 이때, 비아홀 영역에서는 텅스텐 플러그 리세스의 영향으로 딤플(Dimple)이 형성된다.
그런데, 이러한 딤플이 형성된 프로파일은 고집적화 스택(stack)형 다층 구조 형성에 따른 금속 증착시 도 1f에 도시한 바와 같이, 비아 홀 영역에서 비아 식각시 완전히 딤플이 형성된 부위의 금속 물질이 식각되지 못하여 보이드(void)(B)가 형성되어 금속 저항을 감소시키고, 비아 홀 형성에 결함을 야기할 수 있다.
이는 비아 저항에 영향을 미쳐 전체 웨이퍼 수율을 감소시키는 원인이 된다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위해 안출한 것으로, 콘택트 홀을 형성하기에 앞서 TiN 라이너(liner)를 형성하는 공정과, CMP 기법을 이용하여 텅스텐 및 접착층(glue layer)을 제거하는 공정을 추가함으로써, 텅스텐 에치백 공정시 야기될 수 있는 과도한 플러그 리세스에 의한 후속 금속 증착 공정에서의 딤플현상 및 비아 식각시 딤플의 영향에 따른 불완전한 비아 식각에 의해 생성되는 보이드 문제를 해결하도록 한 반도체 소자의 텅스텐 플러그 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, 반도체 소자의 텅스텐 플러그 형성 방법에 있어서, 실리콘 기판에 대해 평탄화된 층간 절연막을 형성한 후, 층간 절연막상에 TiN 라이너를 형성하는 제 1 단계와; 층간 절연막과 TiN 라이너를 선택 식각하여 콘택트 홀을 형성한 후, 전체 구조 표면을 따라 접착층을 형성하는 제 2 단계와; 텅스텐 막을 이용하여 콘택트 홀을 매립하는 제 3 단계와; CMP 기법을 이용하여 텅스텐 막 및 접착층을 제거하는 제 4 단계와; 금속막을 증착하고, 이를 패터닝하여 금속 배선을 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법을 제공한다.
도 1a 내지 도 1f는 통상의 금속 배선 형성 과정을 도시한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 텅스텐 플러그 형성 과정을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
20 : 실리콘 기판 22 : 층간 절연막
24 : TiN 라이너 25 : 포토레지스트(PR)
26 : 접착층 27 : 텅스텐 막
28 : 금속막(Al)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
설명에 앞서, 본 발명의 핵심 기술 요지는, PMD 또는 IMD CMP 후, 콘택트 또는 비아 패터닝 전에 TiN 라이너를 형성하고, 텅스텐 CMP 공정에 의해 텅스텐 및 접착층을 제거함으로써, 증착된 텅스텐을 100% 블랭킷 에치백(blanket etch-back)하는 과정에서 발생할 수 있는 과도한 텅스텐 리세스를 방지한다는 것으로, 이러한 기술 사상으로부터 본 발명에서 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 텅스텐 플러그 형성 과정을 도시한 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(20)에 대해 평탄화된 층간 절연막(22)을 형성하고, 이러한 층간 절연막(22)을 CMP한 다음 본 실시예에 따른 TiN 라이너(24)를 형성한다. 이때, 이러한 TiN 라이너의 두께는, 바람직하게는 300 내지 1000Å으로 설정한다.
그런 다음, 도 2b에서는, 이 층간 절연막(22)과 TiN 라이너(24)를 선택 식각하여 콘택트 홀을 형성한 후, 전체 구조 표면을 따라 Ti/TiN과 같은 장벽 금속층(25), 즉, 접착층(glue layer)을 형성한다.
그리고, 도 2c에서는, 전체 구조 표면을 따라 Ti/TiN과 같은 장벽 금속층(26), 즉, 접착층(glue layer)을 형성한 후, 블랭킷 텅스텐 CVD 기법을 이용하여 웨이퍼 전면을 텅스텐 막(27)으로 증착함으로써 콘택트 홀을 매립한다. 이때, 콘택트 홀 부분의 텅스텐 막(27)에 키 홀(key hole)(A)이 발생될 수 있다. 이러한 키 홀(A)은 콘택트 또는 비아 홀의 크기가 작을수록, 종횡비가 클수록, 보다 빈번하게 발생된다.
다음으로, 도 2d에 도시한 바와 같이, CMP 기법을 이용하여 텅스텐 막(27) 및 접착층(26)을 제거한다. 이러한 과정은 본 발명의 주요 특징 중 하나로서, 상부에 존재하는 TiN 라이너(24)에 의해 스탑 온 TiN 구조의 텅스텐 플러그를 형성할 수 있다.
즉, 종래에는, 도 1c에 도시한 바와 같이, 텅스텐 막(16)을 에치백하여 텅스텐 플러그를 형성하였기 때문에, 스톱 온 TiN 구조의 텅스텐 에치백 공정 진행 후 필연적으로 생성되는 플러그 리세스에 의해 키 홀(A) 부분이 오픈되었으나, 본 발명에서는 TiN 라이너(24)에 의해 이러한 현상이 발생되지 않음을 알 수 있을 것이다.
한편, 도 2e 및 도 2f에서는, 주 배선 재료인 알루미늄 막(28)을 증착하고, 이를 패터닝하여 금속 배선을 형성한다. 이러한 금속 증착(도 2e) 및 금속 식각 공정(도 2f)은 종래의 기술과 동일한 바, 구체적인 설명은 생략하기로 한다.
따라서, 본 발명은 홀 내에서의 과도한 텅스텐 플러그 리세스 형성을 억제함으로써, 금속 증착시 비아 홀 영역에서 발생될 수 있는 딤플 현상 및 이러한 과도한 딤플 현상에 의한 금속 보이드 생성을 방지할 수 있는 효과가 있다. 또한, 본 발명은 스택형 비아 형성시 불완전한 비아 식각에 의해 비아 저항이 감소되는 경우를 미연에 방지할 수 있다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 후술하는 특허청구범위내에서 여러 가지 변형이 가능한 것은 물론이다.

Claims (4)

  1. 반도체 소자의 텅스텐 플러그 형성 방법에 있어서,
    실리콘 기판에 대해 평탄화된 층간 절연막을 형성한 후, 상기 층간 절연막상에 TiN 라이너(liner)를 형성하는 제 1 단계와;
    상기 층간 절연막과 상기 TiN 라이너를 선택 식각하여 콘택트 홀을 형성한 후, 전체 구조 표면을 따라 접착층(glue layer)을 형성하는 제 2 단계와;
    텅스텐 막을 이용하여 상기 콘택트 홀을 매립하는 제 3 단계와;
    CMP 기법을 이용하여 상기 텅스텐 막 및 상기 접착층을 제거하는 제 4 단계와;
    금속막을 증착하고, 상기 금속막을 패터닝하여 금속 배선을 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 TiN 라이너의 두께는 300 내지 1000Å인 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
  3. 제 1 항에 있어서,
    상기 텅스텐 막은 블랭킷 텅스텐 CVD 기법에 의해 증착되는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
  4. 제 1 항에 있어서,
    상기 방법은 상기 층간 절연막 상부에 존재하는 TiN 라이너에 의해 스탑 온(stop on) TiN 구조의 텅스텐 플러그를 형성하는 것을 특징으로 하는 반도체 소자의 텅스텐 플러그 형성 방법.
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