KR20030050050A - 엠아이엠 캐패시터 제조방법 - Google Patents

엠아이엠 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 MIM 구조의 캐패시터 제조방법에 관한 것으로, 본 발명에 따른 MIM구조의 캐패시터 제조방법은, 반도체기판상에 절연막을 형성하는 단계; 상기 절연막내에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 절연막상에 하부배선층과 캐패시터절연막 및 상부배선층을 형성하는 단계; 상기 상부배선층과 캐패시터절연막을 상기 하부배선층 표면이 노출될때까지 평탄화시켜 상부배선층패턴과 캐패시터절연막패턴을 형성하는 단계; 및 상기 하부배선층을 상기 트렌치내에만 남도록 패터닝하여 하부배선층패턴을 형성하는 단계;를 포함하여 구성된다.

Description

엠아이엠 캐패시터 제조방법 {Method for fabricating metal-insulator-metal capacitor}
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는디플리션(depletion)이 거의 없고 저항이 낮은 도체를 사용하는 금속-부도체-금속 (MIM; Metal-Insulator-Metal) 구조의 캐패시터 제조방법에 관한 것이다.
현재까지 반도체 디바이스 제조 공정 중에서 금속-부도체-금속 축전기(Metal - Insulator-Metal Capacitor : MIM Cap)를 형성시키는 일반적인 방법으로는 도 1 내지 도 11에 도시된 바와 같다.
도 1 내지 도 10은 종래기술에 따른 금속-부도체-금속 캐패시터를 제조하는 방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 금속-부도체-금속 캐패시터 제조방법은, 도 1에 도시된 바와같이, 금속-부도체-금속-축전기(Metal-Insulator-Metal Capacitor : MIM Cap)를 형성하기 위해 반도체기판(미도시)상에 하부 산화막(3)을 형성한후 상기 하부산화막(3)위에 하부 금속배선층을 구성하는 Ti/TiN층(5), AI층(7), Ti/TiN층(9) 및 축전산화막 (예를들면, SiOxNy 또는 Si3N4)인 캡산화막(11) 그리고, 상부전극층(13), 예를들면 Ai,W,Ti,TiN,Ti/TiN 또는 이들의 조합)을 증착시킨다.
현행 다바이스에서의 하부 및 상부 금속 배선 층은 Ti/TiN,Al,Ti,TiN의 구조로 되어 있는 것이 일반적이고, 이러한 Ti/TiN/Al/Ti/TiN의 구조에서 알루미늄(Al)층 하부의 티타늄(Ti)층은 접착층 역할을 하며, 티타늄나이트라이드(TiN)층은 확산 방지막의 역할한다.
또한, 알루미늄(Al)층은 저항이 낮기 때문에 주로 전기신호를 전달하는 역할을 하며, 알루미늄(Al)층 상부의 티타늄(Ti)은 접착층 역할을 하는 한편, 티타늄 나이트라이드(TiN)층은 감광 물질(Photo Resist)의 패터닝(Pattering)시에 빛을 흡수하여 빛의 반사를 줄여 주는 역할을 한다.
그리고, 축전 산화막인 캡산화막(11)은 유전 상수(Dielectric Constant)가 높은 산화물을 사용하며, 일반적으로 실리콘 옥시 나이트라이드(SiOxNy), 실리콘 나이트라이드(Si3N4), 또는 PECVD(Enhanced Chemical Vapor Deposition) 방식으로 만드는 산화막을 이용한다.
한펀, 상부 전극층은 Al,W,Ti,TiN 또는 이들의 조합을 이용하여 구성하되, 도면에는 도시되지 않았지만, 하부 금속배선층아래에는 콘택플럭그가 존재한다.
그다음, 도 2에 도시된 바와같이, 상부전극(13)상에 상부전극(13)과 축전산화막(11)을 패터닝하기 위한 감광막패턴(15)을 형성한다.
이어서, 도 3에 도시된 바와같이, 식각공정은 상부전극층(13)과 축전산화막 (11)을 상기 감광막패턴 (15)을 마스크로 선택적으로 패터닝한다음 상기 감광막패턴
(15)을 제거한다. 이때, 상부전극(13)은 Cl2/BCL3/N2가스의 조합으로 이루어진 활성화 플라즈마(Plasma)로 식각한다. 계속적으로 'C','F'의 주성분으로 하는 가스는, 일반적으로 CxFy, 즉 CF4,C2F6,C4F8,C5F8등을 말한다. 또한, 축전 산화막(11)은 식각진행시에 산소가스 및 Ar, CF3등의 가스가 추가되기도 한다.
또한, 상기 축전산화막(11)이 과도하게 건식각되는 경우, 수평식각이 되어 상부전극층 안쪽으로 까지 축전 산화막이 식각이 될 수가 있기 때문에, 도 3의 A부분에서와 같이, 상부전극층과 하부 금속배선층의 쇼트(Short)가 발생 할 수가 있게된다.
그다음, 도 4에 도시된 바와같이, 상기 전체 결과물상에 감광 물질(Photo Resist)를 도포한 후 하부 금속 배선층을 패터닝하기 위해 상기 감광 물질(Photo Resist)를 패터닝하여 감광막패턴(17)을 형성한다.
이어서, 도 5에 도시된 바와같이, 상기 감광막패턴(17)을 마스크로 상기 하부금속 배선층을 패터닝하여 상기 반도체기판(1)의 표면을 노출시킨다. 이때, 상기 하부 금속 배선층의 패터닝은 쉽지 않다. 특히, 미세패턴인 경우, 패터닝이 더욱 어렵다.
이때, 상기 패터닝공정은 Cl2/BCl3/N2가스의 조합으로 이루어진 활성화 플라즈마(Plasma)로 하부 금속 배선층을 건식식각하여 패터닝한다.
그다음, 도 6에 도시된 바와같이, 전체 결과물상에 SiO2, SOG, FOX 또는 FSG 등중에서 어느 하나를 이용하여 층간산화막(19a)(19b)을 증착시킨 후 화학적기계적 연마 (Chemical Mechanical Polishing : CMP)공정을 진행하여 층간산화막(19)상부의 표면 굴곡(Surface Topology)을 평탄화시키고, 하부 금속 배선 층위의 금속배선층간의 산화막의 두께를 조정한다.
이어서, 도 7에 도시된 바와같이, 전체 결과물상에 감광 물질(Photo Resist)를 도포한후 이를 선택적으로 패터닝하여 비아홀(Via Hole)을 형성하기 위한 감광막패턴(21)을 형성한다.
그다음, 도 8에 도시된 바와가같이, 상기 감광막패턴(21)을 마스크로 사용하고, CxFy기체를 활성화시킨 플라즈마(Plasma)를 이용하여 상기 층간산화막(19)을선택적으로 제거하여 비아 홀(Via Hole)(23a)(23b)을 형성한다.
이어서, 도 9에 도시된 바와같이, 비어홀(23a)(23b)을 포함한 전체 결과물상에 화학적 기상 증착 (Chemical Vapor Depositon : CVD)방식을 이용하여 텅스텐(W)나 구리(Cu)를 증착 시킨 후 화학적 기계적 연마 공정을 이용하여(텅스텐의 경우 플라즈마를 이용한 블랭킷식각방식을 사용해도 됨.) 비아 홀(Via Hole) 이외의 다른 영역에 있는 텅스텐이나 구리를 제거시켜 플러그(25)를 형성한다.
그다음, 도 10에 도시된 바와같이, 상기 플러그(25a)(25b)를 포함한 전체 결과물상에 상부 금속배선층(Ti/TiN/AI/TI/TiN)(27)을 증착한 후 상기 상부 금속배선층 (27)상에 감광막패턴(미도시)을 형성한다음 이를 마스크로 상기 상부금속배선층 (27)을 플라즈마를 이용하여 건식각(Dry Etch)하여 상부 금속배선층(29)을 형성하여 도 10에서의 "C"와 같이 캐패시터 제조를 완료한다.
그러나, 상기한 바와같이, 종래기술에 따른 MIM 구조의 캐패시터 제조방법에 있어서는 다음과 같은 문제점이 있다.
종래기술에 따른 MIM 구조의 캐패시터 제조방법에 있어서는, 도 3 내지 도 5에 바와같이, 도시된 축전기의 용량은 축전 산화막의 면적에 비례하게 되는데, 이러한 공정으로 진행시(즉,평면적으로 축전기를 형성시킬 때) 축전 산화막의 면적이상의 크기가 반도체 칩(Chip)내에 존재하기 때문에 고집적 소자에 있어서 (즉, 고집적 소자는 칩크기가 작게 되어 칩 면적이 작아짐.) 축전기를 사용할 경우에는 칩내에 차지하는 면적이 커지게 되고, 축전기를 작게 할 경우에는 축전기 용량이 작아지는 문제가 발생하게 된다.
또한,종래기술에 따른 MIM구조의 캐패시터 제조방법에 있어서는, 도 1 내지 도 5의 공정을 진행하면서 토폴러지(Topology)가 심해지고, 하부 금속 배선과 상부전극층 및 축전 산화막의 단차가 나타나기 때문에 층간 산화막을 화학적 기계적 연마를 통해서 평탄화시켜도 완전한 평탄화가 어렵다.
그리고, SOG나 FOX 등의 물질을 사용하는 경우에 SOG나 FOX의 두께가 두껍거나 과도하게 화학적 기계적 연마가 진행되는 경우에, SOG나 FOX등의 물질이 드러나면서 리세스(Recess)가 심화된다. 이는 SOG 및 FOX등의 스핀코팅(Spin Coating)이 되기 때문에 발생한다.
더우기, 도 6에서 기술한 바와같이, 하부 금속 배선과 상부 전극층간의 단차가 있기 때문에 층간 산화막의 깊이가 축전산화막 및 상부 전극층의 합 만큼의 차이가 있고, 비아홀을 형성하기 위한 에칭진행시에 하부식각 (Under Etch)을 방지하기 위해 충분한 과도식각(Over Etch)를 진행한다.
또한, 하부 금속배선층에 형성되는 비어홀에 맞추어 식각을 진행하는 경우, 상부전극층에 형성되는 비어홀에는 너무 많은 양의 과도식각가스가 들어가게 되어 상부전극층이 뚫릴 위험이 있으며, 금속 배선 층간 산화막 중간에 SOG나 FOX등의 물질을 삽입하는 샌드위치 구조에서는 SOG/FOX 물질이 다른 물질(IMD Oxide, SiO2,등)에 비해 식각되는 정도가 빠르기 때문에 상부 전극 층과 같이 넓은 패턴의 경우에는 SOG/FOX가 상대적으로 두껍게 코팅되기 때문에 식각량(Etch Target) 뿐만 아니라 비어홀 크기를 제어하기가 어렵다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 캐패시터 크기를 작게 하면서 캐패시터 용량을 증가시키고 하부금속층과 상부전극층간의 단차를 줄일 수 있는 MIM 구조의 캐패시터 제조방법을 제공함에 그 목적이 있다.
도 1 내지 도 10은 종래기술에 따른 MIM 캐패시터 제조방법을 설명하기 위한 공정별 단면도.
도 11 내지 도 17은 본 발명에 따른 MIM 캐패시터 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
33 : 제1층간절연막 35 : 산화막트렌치마스크
37 : 산화막트렌치 39 : 하부금속배선층
41 : 상부금속배선층 43 : 감광막패턴
45 : 제2층간절연막 47 : 평탄화절연막
49 : 콘택홀 51 : 플러그
53 : 상부배선
상기 목적을 달성하기 위한 본 발명에 따른 MIM구조의 캐패시터 제조방법은, 반도체기판상에 절연막을 형성하는 단계; 상기 절연막내에 트렌치를 형성하는 단계; 상기 트렌치를 포함한 절연막상에 하부배선층과 캐패시터절연막 및 상부배선층을 형성하는 단계; 상기 상부배선층과 캐패시터절연막을 상기 하부배선층 표면이 노출될때까지 평탄화시켜 상부배선층패턴과 캐패시터절연막패턴을 형성하는 단계; 및 상기 하부배선층을 상기 트렌치내에만 남도록 패터닝하여 하부배선층패턴을 형성하는 단계;를 포함하여 구성되는 것을 특징으로한다.
또한, 본 발명에 따른 MIM 구조의 캐패시터 제조방법은, 상기 캐패시터는 상기 트렌치내에 형성되는 것을 특징으로한다.
그리고, 본 발명에 따른 MIM 구조의 캐패시터 제조방법은, 상기 하부배선층패턴형성후 전체 결과물상에 층간절연막을 형성하는 단계와; 상기 층간절연막내에 상기 하부배선층패턴과 상부배선층패턴의 상면을 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀내에 상기 하부배선층패턴과 상부배선층패턴과 각각 연결되는 플러그를 형성하는 단계; 및 상기 플러그상에 상기 하부배선층패턴과 상부배선층패턴과 각각 연결되는 상부배선을 형성하는 단계를 더 포함하는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 MIM구조의 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 11 내지 도 17은 본 발명에 따른 MIM 구조의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 MIM 구조의 캐패시터 제조방법은, 도 11에 도시된 바와같이, 먼저 반도체기판(미도시)상에 형성된 하부절연막(33)상에 MIM 캐패시터 (Metal-Insulator-Metal Capacitor)를 형성하기 위해 감광물질을 도포한후 이를 선택적으로 패터닝하여 산화막트렌치마스크(35)를 형성한다. 이때, MIM 캐패시터를 실린더 모양으로 형성하기 위해 산화막트렌치 마스크(35)는 홀 모양으로 패터닝한다.
그다음, 도 12에 도시된 바와같이, 상기 산화막트렌치마스크(35)를 이용하여 하부금속층 및 하부금속층영역이 형성될 하부절연막(33)부분을 "C, F"의 주성분으로 된 활성화 플라즈마를 이용하여 선택적으로 패터닝하여 상기 하부절연막(33)내에 산화막트렌치(37)를 형성한다.
이어서, 도 13에 도시된 바와같이, 전체 결과물상에 화학적 기상증착방식 또는 전기 분해방식을 이용하여 하부금속배선층(39)을 증착시킨다. 이때, 화학적 기상증착 또는 전기분해방식으로 금속을 증착하면, 산화막표면과 트렌치영역에 두께가 비슷하게 증착된다.
그다음, 순차적으로 화학적 기상증착방식 또는 전기분해방식으로 축전산화막(41)과 상부전극층(43)을 두껍게 증착하여 홀 모양으로 산화막 트렌치(37)내에 하부금속배선층(39)/축전산화막(41)/상부금속층(43)을 채운다.
이어서, 도 14에 도시된 바와같이, 화학적 기계연마(Chemical Mechanical Polishing: CMP)를 통해 홀 모양의 산화막트렌치(37)내에서 하부금속배선층에 형성된 홀 모양의 상부금속층의 영역을 제외한 나머지 부분의 축전산화막(41) 및 상부금속층(43)을 선택적으로 제거하여 평탄화시킨다. 이때, 선택적으로 제거된 모양을 수평적(horizontal)으로 보면, 금속-부도체-축전기의 모양으로 형성된다. 즉, 하부금속배선층(39)에 원통형으로 축전산화막(41)과 상부금속층(43)이 형성된다.
그다음, 도 15에 도시된 바와같이, MIM 캐패시터의 하부금속배선층패턴을 형성하기 위해 상기 전체 결과물상에 감광물질를 도포한후 이를 패터닝하여 하부금속층배선 마스크(45)를 형성한다.
이어서, 도 16에 도시된 바와같이, 상기 하부금속층배선 마스크(45)를 이용하여 상기 하부금속층(39)을 Cl2/BCl3/N2가스의 조합으로 이루어진 활성화플라즈마로 건식식각하여 하부금속층패턴(39a)을 형성하고 상기 하부금속배선 마스크(45)를 제거한다.
이는 도 16에 도시된 MIM 캐패시터 구조에서와 같이, MIM 캐패시터를 형성하게 되면, MIM 캐패시터의 하부금속배선층과 상부금속층에서 단차가 발생하지 않고 평탄화가 되어 있어 후속공정에서 형성되는 층간산화막(Inter Metal Dielectric: IMD)을 증착시킬 때 MIM 캐패시터부위와 금속배선층과의 토폴러지가 없기 때문에 화학적 기계적 연마공정을 진행하더라도 평탄화시키는 것이 용이하게 된다.
따라서, 상기와 같은 공정순으로 진행하면, 도면에는 도시하지 않았지만, 실린더 구조의 캐패시터를 갖게 된다.
그러므로, 실린더 구조의 MIM 캐패시터와 같은 경우에는 기존의 평면으로 패턴된 형태보다 MIM 캐패시터를 1개의 칩내에 삽입할 경우에는 2배 이상의 면적을 줄일 수가 있고 또한 축전기의 용량도 증가시킬 수가 있게 된다.
그다음, 도 17에 도시된 바와같이, 전체 결과물상에 제2층간절연막(47)을 증착한후 화학적 기계적 연마공정을 통해 평탄화시킨 다음, 상기 제2층간절연막(47)을 금속배선마스크(미도시)을 사용하여 선택적으로 패터닝하여 상기 하부금속층배선 (39a)과 상기 상부금속층배선(43a)을 노출시키는 콘택홀(49)을 형성한다. 이때, 종래기술에서 발생되었던 상부금속층과 축적산화막의 단차가 발생하지 않기 때문에 평탄화가 용이하며, 제2층간산화막과 하부금속배선층과의 깊이 조정이 용이하게 된다.
이어서, 상기 콘택홀(49)내에 콘택플러그(51)을 형성한후 전체 결과물상에 상부배선으로 사용하기 위해 TiN/Al/TiN으로 구성된 금속층(미도시)을 증착한다음 상기 금속층을 선택적으로 패터닝하여 상기 콘택플러그(51)와 전기적으로 연결되는 상부배선(53)을 형성한다.
상기에서 설명한 바와같이, 본 발명에 따른 MIM 구조의 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 반도체소자의 콘택 형성방법에 있어서는, MIM 캐피시터가 기존의 공정진행에서 발생하는 단차가 발생하지 않고 평탄화되어 있어 금속층간절연막상부의 평탄화가 용이하게 이루어질 수가 있어 후속 비아홀 크기뿐만 아니라 비아홀의 깊이의 차이가 발생하지 않아 충분한 양의 과도식각을 진행할 수가 있다.
또한, 종래기술에서 축전산화막의 수평적 식각으로 인해 하부금속층과 상부금속층간의 단락이 발생되었지만, 본 발명에서는 캐패시터를 실린더 구조내에 MIM 캐패시터를 형성하여 이러한 상하 배선간의 단락 발생을 방지할 수 있다.
그리고, 고집적소자의 제조기술에 있어서 칩 면적의 감소가 이루어지는데 이런 경우 MIM 캐패시터의 면적도 감소가 이루어져야 하기 때문에 축전기의 용량 문제로 인해 캐패시터의 면적감소가 어렵게 된다. 하지만, 이러한 경우에, 본 발명에서 제시한 실린더 구조의 방법으로 사용하게 되면 축전기의 용량은 크게 하면서도 축전기의 면적을 감소시킬 수가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (3)

  1. 반도체기판상에 절연막을 형성하는 단계;
    상기 절연막내에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 절연막상에 하부배선층과 캐패시터절연막 및 상부배선층을 형성하는 단계;
    상기 상부배선층과 캐패시터절연막을 상기 하부배선층 표면이 노출될때까지 평탄화시켜 상부배선층패턴과 캐패시터절연막패턴을 형성하는 단계; 및
    상기 하부배선층을 상기 트렌치내에만 남도록 패터닝하여 하부배선층패턴을 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 MIM 구조의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 캐패시터는 상기 트렌치내에 형성되는 것을 특징으로하는 MIM 구조의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 하부배선층패턴형성후 전체 결과물상에 층간절연막을 형성하는 단계와;
    상기 층간절연막내에 상기 하부배선층패턴과 상부배선층패턴의 상면을 노출시키는 콘택홀을 형성하는 단계와;
    상기 콘택홀내에 상기 하부배선층패턴과 상부배선층패턴과 각각 연결되는 플러그를 형성하는 단계; 및
    상기 플러그상에 상기 하부배선층패턴과 상부배선층패턴과 각각 연결되는 상부배선을 형성하는 단계를 더 포함하는 것을 특징으로하는 MIM 구조의 캐패시터 제조방법.
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