KR100249130B1 - 반도체장치의 금속배선 형성방법 - Google Patents

반도체장치의 금속배선 형성방법 Download PDF

Info

Publication number
KR100249130B1
KR100249130B1 KR1019970077313A KR19970077313A KR100249130B1 KR 100249130 B1 KR100249130 B1 KR 100249130B1 KR 1019970077313 A KR1019970077313 A KR 1019970077313A KR 19970077313 A KR19970077313 A KR 19970077313A KR 100249130 B1 KR100249130 B1 KR 100249130B1
Authority
KR
South Korea
Prior art keywords
metal
film
forming
etching
cmp
Prior art date
Application number
KR1019970077313A
Other languages
English (en)
Other versions
KR19990057264A (ko
Inventor
이재동
장훈
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970077313A priority Critical patent/KR100249130B1/ko
Publication of KR19990057264A publication Critical patent/KR19990057264A/ko
Application granted granted Critical
Publication of KR100249130B1 publication Critical patent/KR100249130B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 금속배선을 리버스-T형으로 하여 비아형성 공정을 없애고 CMP를 이용하여 평탄화함으로서 다층 금속배선을 구축할 수 있어 칩을 소형화할 수 있도록 하였으며 하부 금속과의 연결 금속배선을 먼저형성하고 내부절연막을 증착하기 때문에 절연막의 선택폭을 넓힐 수 있는 반도체장치의 금속배선 형성방법을 제공하는 것으로, 트랜지스터 형성 이후 제1절연막과 접촉창을 형성하고, 장벽금속과 금속을 차례로 증착한 후, CMP를 이용하여 평탄화하고, 식각정지막, 금속, 반사방지막, 식각정지막, 금속, 반사방지막을 차례로 증착한 후, 콘택마스크를 사용하여 필요한 금속라인을 패턴닝한 후, 식각정지막까지 식각하고, 오버에칭으로 반사방지막의 일정한 부분까지 식각한 후, 금속 마스크를 이용하여 금속배선을 패턴닝한 후, 제2절연막을 형성하고, CMP를 이용하여 표면을 평탄화하여 리버스-T형 금속배선을 형성한다.

Description

반도체장치의 금속배선 형성방법
본 발명은 반도체장치의 금속배선 형성방법에 관한 것으로서, 보다 상세하게는 금속배선을 리버스-T형으로 하여 비아(via)형성 공정을 없애고 CMP를 이용하여 평탄화함으로서 다층 금속배선을 구축할 수 있어 칩을 소형화할 수 있도록 하였으며 하부 금속과의 연결 금속배선을 먼저형성하고 내부절연막을 증착하기 때문에 절연막의 선택폭을 넓힐 수 있는 반도체장치의 금속배선 형성방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 배선의 넓이(Width) 뿐만 아니라 배선과 배선 사이의 간격(Space)도 현저하게 감소하는 추세에 있다. 더욱이 여러층의 도전층을 사용하는 반도체장치에서는 각 층에 형성된 소자와의 연결을 위해 콘택홀을 형성하고 거기에 금속배선을 형성하게 된다.
도1은 종래의 방법에 의해 형성된 일반적인 비아(via) 콘택에 의한 금속배선을 나타낸 단면도이다.
도1에서 보는 바와 같이 금속라인을 패턴한후 금속(80) 라인간 절연체(Inter-Metal-Oxide ; IMO)를 증착한 후 금속(80)간 통로를 형성하는데 평탄화를 목적으로 유동성을 가지는 SOG(Spin On Glass), TEOS-03(Tetra-Ethyl Ortho Silicate- O3)등 여러가지 물질을 사용해 왔다.
그러나 SOG등에 함유되어 있는 수분으로 인해 금속(80)을 콘택형성 이후에 증착시 SOG의 수분이 가스화되어 금속(80)증착을 방해함으로서 콘택형성에 제한되는 사항을 가져온다는 문제점이 있다.
이와 같은 문제점을 해결하기 위해 도2에 도시된 바와 같은 텅스텐(110) 플러그 공정에 의해 금속배선을 형성한다.
도2에서 같이 SOG의 에칭백 및 텅스텐(110) 플러그 공정을 도입하여 도2에서 보는 바와 같이 토폴로지를 평탄화시켰으나 공정이 복잡하다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 금속라인을 리버스-T형으로 패턴닝하여 적은 공정으로 다층 구조의 금속배선공정을 용이하게 실시할 수 있도록 하는 반도체장치의 금속배선 형성방법을 제공함에 있다.
도1은 종래 방법에 의한 일반적인 비아(via) 형성 단면도이다.
도2는 종래의 텅스텐 플러그에 의한 방법으로 형성된 금속배선의 단면도이다.
도3 내지 도9은 본 발명에 의해 리버스-T형으로 금속배선을 형성하는 공정을 나타낸 단면도이다.
도10은 도3 내지 도9의 반복에 의해 다층 금속배선을 형성한 상태를 나타낸 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 실리콘 기판 20 : 격리산화막
30 : 게이트전극 40 : 소오스
50 : 제1절연막 60 : 장벽금속
70 : 식각정지막 80 : 금속
90 : 반사방지막 100 : 제2절연막
110 : 텅스텐
상기와 같은 목적을 실현하기 위한 본 발명은 트랜지스터 형성 이후 제1절연막과 접촉창을 형성하고, 장벽금속과 금속을 차례로 증착한 후, CMP를 이용하여 평탄화하고, 식각정지막, 금속, 반사방지막, 식각정지막, 금속, 반사방지막을 차례로 증착한 후, 콘택마스크를 사용하여 필요한 금속라인을 패턴닝한 후, 식각정지막까지 식각하고, 오버에칭으로 반사방지막의 일정한 부분까지 식각한 후, 금속 마스크를 이용하여 금속배선을 패턴닝한 후, 제2절연막을 형성하고, CMP를 이용하여 표면을 평탄화하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법을 제공한다.
상기와 같은 방법에 의한 본 발명은 CMP에 의한 표면의 평탄화함으로서 금속간 브리지를 먼저 형성하고 IMO를 증착함으로서 유전율이 낮은 물질의 선택폭을 넓힐 수 있으며 토폴로지의 평탄화로 다층 금속배선을 구현할 수 있어 칩의 소형화를 구현할 수 있으며 내부의 금속간의 연결상태를 향상시키고 리버스-T형으로 금속배선이 이루어지기 때문에 금속간의 연결에 오류가 발생하지 않게 된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도3 내지 도9는 본 발명에 의한 실시예를 나타낸 도면으로 리버스-T형으로 금속배선을 형성하는 공정을 나타낸 단면도이다.
도3은 실리콘 기판(10)위에 격리산화막(20), 게이트전극(30) 및 소오스(40)와 드레인(40') 영역이 형성된 트랜지스터로 부터 제1절연막(50)을 증착하고, 접촉창 마스크와 식각공정으로 접촉창을 형성한 후 감광막을 제거한 상태를 나타낸 단면도이다.
도4는 도3에 의해 형성된 접촉창에 장벽금속(60) 물질인 티타늄나이트라이드(TiN)과 티타늄(Ti)를 차례로 증착하고 금속(80)인 알루미늄(Al)을 증착한 상태를 나타낸 단면도이다.
도5는 도4의 X-X'선으로 CMP(Chemical mechanical Polishing)를 이용하여 평탄화를 시킨 다음 식각정지막(70), 금속(80), 반사방지막(90), 식각정지막(70), 금속(80), 반사방지막(90)을 차례로 증착시킨 상태를 나타낸 단면도이다.
상기에서 식각정지막(70)으로는 티타늄(Ti)를 사용하였으며 반사방지막(90)으로는 티타늄나이트라이드(TiN)을 사용하였다. 그리고 금속(80)은 알루미늄(Al)을 사용하였다.
도6은 도5의 결과물에 도3에 콘택을 형성하기 위한 콘택마스크를 사용하여 네가티브 감광막으로 건식식각을 실시하여 식각정지막(70)까지 식각을 실시하고 오버에칭을 통해 반사방지막(90)의 50%까지 에칭한 상태를 나타낸 단면도이다
도7은 도6의 결과물을 형성하기 위한 사용된 감광막을 제거하고 다시 금속배선을 위한 금속마스크를 이용하여 식각정지막(70)까지 식각하여 금속배선을 패턴닝한 상태를 나타낸 단면도이다.
도8은 도7의 결과물에서 감광막을 제거하고 제2절연막(100)을 증착한 상태를 나타낸 단면도이다.
도9는 도8의 Y-Y'선으로 CMP를 이용하여 결과물을 평탄화하여 리버스-T형의 금속배선을 형성시킨 상태를 나타낸 단면도이다.
도10은 도9에서 얻어진 결과물에 도5 내지 도8의 공정을 반복하여 다층 구조의 금속배선을 형성한 상태를 나타낸 단면도이다.
상기한 바와 같이 본 발명은 반도체장치에 형성되는 금속배선을 리버스-T형으로 패턴닝함으로서 비아의 오픈으로 발생되는 문제점을 해결할 수 있다는 이점이 있다.
또한 토폴로지의 평탄화시 CMP를 이용하여 형성함으로서 IMO의 선택시 유전율이 낮은 다른 물질들을 절연막으로 사용할 수 있기 때문에 IMO의 선택폭이 넓어지며, 공정이 단순화 된다는 이점이 있다.
그리고 토폴로지의 평탄화구현으로 다층 구조의 금속배선을 구현할 수 있다는 이점이 있다.
또다른 이점으로는 스택드 비아를 쉽게 형성함으로서 소자의 소형화 및 고집적화에 유리하다는 이점이 있다.

Claims (7)

  1. 트랜지스터가 형성된 반도체기판상에 제1절연막과 접촉창을 형성하는 단계와,
    상기 첩촉창 형성후 장벽금속과 금속을 차례로 증착하는 단계와,
    상기 장벽금속과 금속을 증착한 후 CMP를 이용하여 평탄화하는 단계와,
    상기 평탄화 후 식각정지막과 금속과 반사방지막과 식각정지막과 금속과 반사방지막을 차례로 증착하는 단계와,
    상기 반사방지막 증착 후 콘택마스크를 사용하여 필요한 금속라인을 패턴닝하는 단계와,
    상기 금속라인 패턴닝후 식각정지막까지 식각한 다음 오버에칭으로 반사방지막의 일정한 부분까지 식각하는 단계와,
    식각 공정 후 금속 마스크를 이용하여 금속배선을 패턴닝하는 단계와,
    상기 금속라인 패턴닝후 제2절연막을 형성하는 단계와,
    상기 제2절연막을 CMP를 이용하여 표면을 평탄화하는 단계
    로 이루어진 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
  2. 제1항에 있어서, CMP를 이용하여 표면을 평탄화할 때 금속의 일부분이 노출되도록 하는 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
  3. 제1항에 있어서, 콘택마스크를 사용하여 금속라인을 패턴닝할 때 네가티브 감광막을 이용하여 패터닝한 반도체장치의 금속배선 형성방법.
  4. 제1항에 있어서, 상기 식각정지막은 티타늄으로 된 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
  5. 제1항에 있어서, 상기 반사방지막은 티나늄나이트라이드으로 된 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
  6. 제1항에 있어서, 상기 금속은 알루미늄인 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
  7. 제1항에 있어서, 상기 장벽금속은 티타늄와 티타늄나이트라이드인 것을 특징으로 하는 반도체장치의 금속배선 형성방법.
KR1019970077313A 1997-12-29 1997-12-29 반도체장치의 금속배선 형성방법 KR100249130B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970077313A KR100249130B1 (ko) 1997-12-29 1997-12-29 반도체장치의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970077313A KR100249130B1 (ko) 1997-12-29 1997-12-29 반도체장치의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR19990057264A KR19990057264A (ko) 1999-07-15
KR100249130B1 true KR100249130B1 (ko) 2000-03-15

Family

ID=19529547

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970077313A KR100249130B1 (ko) 1997-12-29 1997-12-29 반도체장치의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR100249130B1 (ko)

Also Published As

Publication number Publication date
KR19990057264A (ko) 1999-07-15

Similar Documents

Publication Publication Date Title
JPH1092925A (ja) 半導体構成要素および製造方法
US6159661A (en) Dual damascene process
US7050290B2 (en) Integrated capacitor
KR100297966B1 (ko) 다층 배선구조를 형성하는 방법
KR100482179B1 (ko) 반도체 소자 제조방법
US20030096496A1 (en) Method of forming dual damascene structure
US5597764A (en) Method of contact formation and planarization for semiconductor processes
CN111211095B (zh) 导电互连线的制造方法
KR100249130B1 (ko) 반도체장치의 금속배선 형성방법
KR100514523B1 (ko) 반도체 소자의 금속배선 형성방법
KR100607660B1 (ko) Ｍｉｍ 구조의 커패시터 제조방법
KR19990062215A (ko) 반도체장치의 금속배선 형성방법
KR20020056637A (ko) 반도체 소자의 금속배선 형성방법
KR0165379B1 (ko) 반도체 장치의 층간접속방법
KR100772073B1 (ko) 엠아이엠 캐패시터 제조방법
KR100365936B1 (ko) 반도체소자의비아콘택형성방법
KR100398584B1 (ko) 반도체 소자의 제조 방법
KR19990062003A (ko) 반도체장치의 다층 금속배선 형성방법
KR100480890B1 (ko) 반도체 장치의 커패시터의 제조방법
KR100450244B1 (ko) 반도체 소자 및 그 제조 방법
KR100450241B1 (ko) 플러그 형성 방법 및 이 플러그를 갖는 반도체 소자
KR100315457B1 (ko) 반도체 소자의 제조 방법
KR100252873B1 (ko) 반도체 소자의 다층배선 및 그의 형성방법
KR100262009B1 (ko) 반도체장치의 제조 방법
KR100846993B1 (ko) 반도체 소자의 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051118

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee