KR20020056637A - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 금속 배선간의 중간에 에어 갭을 효과적으로 형성하도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판상에 금속막, 베리어 금속막, 하드 마스크층을 차례로 형성하는 단계와, 상기 하드 마스크층을 경사 식각하여 메사 구조를 갖는 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 마스크로 이용하여 상기 베리어 금속막 및 금속막을 선택적으로 제거하여 일정한 간격을 갖는 금속 배선을 형성하는 단계와, 상기 금속 배선을 포함한 반도체 기판의 전면에 PECVD법으로 층간 절연막을 형성함과 동시에 상기 금속 배선 사이에 에어 갭을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 금속배선 형성방법{method for forming metal line of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다층 금속배신서 배선간 캐패시턴스(capacitance)를 줄이는데 적당한 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 다층 금속 배선을 가지는 소자의 구조가 필요하게 되고, 또한 동일 층상에 있어서 금속 배선 사이의 간격이 점차 좁아지게 되었다.
이에 따라, 동일층상에서 서로 인접한 금속 배선 사이 또는 상하로 인접한 각 금속배선 사이에 존재하는 기생 저항(Parasitic resistance) 및 기생 캐패시턴스(Parasitic capacitance)가 가장 중요한 문제로 대두된다.
초고집적 반도체 소자에 있어서, 다층 금속 배선 구조에 존재하는 기생 저항 및 기생 캐패시턴스 성분들은 RC 에 의해 유도되는 지연(Delay)에 의하여 소자의 전기적 특성(Performance)을 열화시키고, 더 나아가 반도체 소자의 전력 소모량을 증가시키고 신호 누설량 또한 증가시킨다.
따라서, 초고집적 반도체 소자에 있어서 RC 값이 작은 다층 금속 배선 기술을 개발하는 것이 매우 중요한 문제이다.
상기 RC 값이 작은 고성능의 다층 금속 배선 구조를 형성하기 위해서는 비저항이 낮은 금속을 사용하여 배선층을 형성하거나, 유전율이 낮은 절연막을 사용할 필요가 있다.
최근 들어서, 에어 갭(Air gap)으로 층간 절연막을 대체하려는 시도가 많이 되고 있다. 그 이유는 공기의 유전율이 1로써 그 값이 매우 작기 때문이다.
따라서, 에어 갭을 사용하면 초 고집적 반도체 소자에 있어서 다층 콘택 구조에서 발생하는 기생 캐패시턴스를 확실히 줄일 수 있게 된다.
한편, 종래 기술은 SOVT 1998년 학회(P46)의 논문에서 발표한 내용으로 층간절연막을 증착할 때 단차 피복성(step coverage)이 불량한 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 제 1 층간 절연막을 증착하고, 단차 피복성이 우수한 HDP(High Density Plasma) CVD(Chemical Vapor Deposition)법으로 제 2 층간 절연막을 형성하는 등의 2중 증착으로 에어 갭(air gap)을 형성하여 금속 배선간 캐패시턴스를 낮추고 있다.
이하, 첨부된 도면을 참고하여 반도체 소자의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 절연막(도시되지 않음)이 형성된 반도체 기판(11)상에 금속막을 증착하고, 포토 및 식각공정을 통해 상기 금속막을 선택적으로 제거하여 일정한 간격을 갖는 금속 배선(12)을 형성한다.
도 1b에 도시한 바와 같이, 상기 금속 배선(12)을 포함한 반도체 기판(11)의 전면에 피복성(step coverage)이 불량한 PECVD법으로 제 1 층간 절연막(13)을 형성한다.
여기서 피복성이 불량한 PECVD법으로 제 1 층간 절연막(13)을 형성함으로서 금속 배선(12) 사이에는 에어 갭(Air cap)(14)이 형성된다.
도 1c에 도시한 바와 같이, 상기 제 1 층간 절연막(13)상에 피복성이 우수한 HDP CVD법으로 제 2 층간 절연막(15)을 형성한다.
이어, 상기 제 2 창간 절연막(15)의 전면에 CMP(Chemical MechanicalPolishing) 공정을 실시하여 표면을 평탄화한다.
그러나 상기와 같은 종래의 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 유전율이 낮은 절연막에 대한 공정 전반에 걸친 연구가 미진한 상태로 낮은 유전율 갖는 절연막의 도입에 따른 제반 연구가 필요하다.
둘째, 에어 갭을 형성하는 경우 이중의 증착 공정에 의해 그 공정이 복잡하다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 금속 배선간의 중간에 에어 갭을 효과적으로 형성하도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 금속막
23 : 베리어 금속막 24 : 하드 마스크층
25 : 감광막 26 : 층간 절연막
27 : 에어 갭
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선 형성방법은 반도체 기판상에 금속막, 베리어 금속막, 하드 마스크층을 차례로 형성하는 단계와, 상기 하드 마스크층을 경사 식각하여 메사 구조를 갖는 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 마스크로 이용하여 상기 베리어 금속막 및 금속막을 선택적으로 제거하여 일정한 간격을 갖는 금속 배선을 형성하는 단계와, 상기 금속 배선을 포함한 반도체 기판의 전면에 PECVD법으로 층간 절연막을 형성함과 동시에 상기 금속 배선 사이에 에어 갭을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 절연막(도시되지 않음)이 형성된 반도체 기판(21)상에 금속막(22)을 증착하고, 상기 금속막(22)상에 베리어 금속막(23)을 형성한다.
여기서 상기 금속막(22)은 Al, W, Ti, TiN, W, WN, TiW, TaN 등의 재료를 CVD 또는 PVD법을 통해 증착한다.
이어, 상기 베리어 금속막(23)상에 하드 마스크층(24)을 형성하고, 상기 하드 마스크층(24)상에 감광막(25)을 도포한 후, 노광 및 현상 공정으로 감광막(25)을 패터닝하여 금속배선 영역을 정의한다.
여기서 상기 하드 마스크층(24)은 TEOS, HDP 산화막, PE-SiON, PE 나이트라이드, Al2O3중에서 적어도 어느 하나를 약 2000Å이하의 두께로 형성한다.
한편, 상기 금속막(22)과 하드 마스크층(24)간의 접착력 개선을 위해 베리어 금속막(23)으로 TiN, Ti 등의 재료를 단독 또는 혼용하여 50 ~ 500Å 두께로 형성한다.
도 2b에 도시한 바와 같이, 상기 패터닝된 감광막(25)을 마스크로 이용하여 경사를 갖는 플라즈마 식각을 통해 상기 하드 마스크층(24)을 선택적으로 제거하여섬 형태의 메사(mesa) 구조를 갖는 하드 마스크 패턴(24a)을 형성한다.
여기서 상기 하드 마스크층(24)을 플라즈마 식각시 상기 하드 마스크층(24)의 두께 조절을 통해 메사 구조의 식각 프로파일을 원하는 형태로 제어할 수 있으며, 상기 하드 마스크층(24)은 산화막 계통의 재료를 사용함으로서 제거하기 위한 추가 공정이 필요 없게 한다.
한편, 상기 하드 마스크층(24)의 마스크로 사용되는 감광막(25)은 하드 마스크층(24)의 식각시 표면으로부터 소정 두께가 식각된다.
도 2c에 도시한 바와 같이, 상기 감광막(25)을 제거하고, 상기 하드 마스크층(24)을 마스크로 이용하여 플라즈마 식각을 통해 상기 베리어 금속막(23) 및 금속막(22)을 선택적으로 제거하여 금속 배선(22a)을 형성한다.
여기서 상기 금속 배선(22a)의 선간 거리/선폭 비를 1/1.5 ~ 1/0.5로 하고 금속 배선(22a)의 두께는 선폭 치수의 2.5 ~ 5배 두껍게 형성한다.
도 2d에 도시한 바와 같이, 상기 금속 배선(22a)을 포함한 반도체 기판(21)의 전면에 PECVD법으로 층간 절연막(26)을 형성하여 상기 금속 배선(22a) 사이에 에어 갭(27)을 형성한다.
여기서 상기 층간 절연막(26)은 USG, PECVD SiO2, HDP SiO2막 등을 2000 ~ 3000Å 두께로 형성한다.
한편, 상기 층간 절연막(26)을 형성하여 금속 배선(22a) 사이에 에어 갭(27)을 형성한 후 평탄화를 위해 CMP 또는 플라즈마 에치백을 실시한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속배선 형성방법은 다음과 같은 효과가 있다.
즉, 금속 배선간에 에어 갭(air gap)을 효과적으로 형성함으로 금속 배선간의 캐패시턴스를 줄이어 반도체 소자의 전기 특성을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판상에 금속막, 베리어 금속막, 하드 마스크층을 차례로 형성하는 단계;
    상기 하드 마스크층을 경사 식각하여 메사 구조를 갖는 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 마스크로 이용하여 상기 베리어 금속막 및 금속막을 선택적으로 제거하여 일정한 간격을 갖는 금속 배선을 형성하는 단계;
    상기 금속 배선을 포함한 반도체 기판의 전면에 PECVD법으로 층간 절연막을 형성함과 동시에 상기 금속 배선 사이에 에어 갭을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 금속 배선의 선간 거리/선폭 비를 1/1.5 ~ 1/0.5로 하고 금속 배선의 두께는 선폭 치수의 2.5 ~ 5배 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 하드 마스크층은 TEOS, HDP 산화막, PE-SiON, PE 나이트라이드, Al2O3중에서 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서, 상기 베리어 금속막은 TiN, Ti 등의 재료를 단독 또는 혼용하여 50 ~ 500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서, 상기 층간 절연막은 USG, PECVD SiO2, HDP SiO2막 등을 2000 ~ 3000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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