KR20040059466A - 반도체 소자의 금속 배선용 갭필 형성 방법 - Google Patents
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Abstract
본 발명은 금속 배선간의 저유전율을 구현하면서도 전기적 특성 및 기계적 강도를 유지할 수 있도록 한다는 것으로, 이를 위하여 본 발명은, HDP 산화막 CVD를 이용하여 금속 배선간 IMD 갭필을 하는 종래 기술과는 달리, 금속 배선의 측벽에 HDP 산화막을 형성한 후에 PECVD로 IMD 갭필을 수행하여 금속 배선 사이에 인위적인 보이드를 형성해 줌으로써, 금속 배선간의 저유전율을 구현하면서도 RC 지연 특성의 개선 및 CMP에 적절하게 대응 가능한 기계적 강도를 유지할 수 있어, 반도체 소자의 신뢰성을 대폭 증진시킬 수 있는 것이다.
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속 배선간을 절연 물질로 갭필하는데 적합한 방법에 관한 것이다.
최근 들어, 반도체 칩이 고집적화 되어감에 따라서 배선의 선폭이 감소됨과 아울러 배선간의 간격도 점점 작아지고 있다. 따라서, 섀로우 트랜치 분리막, 게이트 전극 상에 층간 절연막을 형성할 때 점점 작아지는 CD(critical demension)로 인해 구조물의 종횡비(aspect ratio)가 점점 커지고 있는 실정이다. 디자인 룰이 작아지면서 갭필 방법의 중요성이 증대되고 있다.
한편, 디바이스의 전체 신호의 지연이 금속 배선과 IMD(inter metal dielectric)에 의한 RC 지연에 의존하게 됨으로써, 금속 배선은 알루미늄(Al)에서 구리(Cu)로 대체되고, IMD는 실리콘 산화막(SiO2)에서 FSG(Fluorine doped SiO2)로 다시 그보다 더 낮은 유전율(Low k)을 갖는 물질(고밀도 플라즈마 산화막 : HDP(high density plasma) oxide)로 대체되는 것이 현재의 추세이다.
도 2a 내지 2c는 종래 방법에 따라 반도체 소자의 금속 배선용 갭필을 형성하는 과정을 순차적으로 도시한 공정 순서도이다.
도 2a를 참조하면, 게이트 전극, 소오스 전극, 드레인 전극 등의 구조가 내부에 형성된 반도체 기판(202) 상에 스퍼터링 등의 방법을 이용하여 알루미늄(Al) 등의 금속 물질(204a)을 형성하고, 그 위에 스핀 코팅 등의 방법으로 포토레지스트 물질을 형성한 후 노광, 현상 등의 공정을 수행함으로써, 금속 물질(204a)의 상부에 임의의 패턴을 갖는 식각 마스크(206)를 형성한다.
다시, 도 2b를 참조하면, 반응성 이온 식각(RIE) 등의 공정을 이용하는 식각 공정을 수행하여 금속 물질(204a)의 일부를 선택적으로 제거함으로써 임의의 패턴을 갖는 금속 배선(204)을 형성하고, HDP CVD 공정을 수행하여 IMD 갭필을 실시, 즉 금속 배선(204)을 매립하는 형태로 절연막(208)을 형성한다. 여기에서, HDP 산화막은 저유전율(Low k) 재료이다.
이어서, PECVD 등의 방법을 이용하여 반도체 기판(202)의 상부 전면에 캡 산화막(cap oxide), 즉 평탄화 물질을 형성하고, 다시 CMP 공정을 수행함으로써 평탄화 물질의 상부를 평탄하게 하는 평탄화막(210)을 형성함으로서, 도 2c에 도시된 바와 같이, 금속 배선 및 IMD 갭필을 완료한다.
잘 알려진 바와 같이, 저유전율(Low k) 재료는 전기적 특성이 열악하고, 후속하는 CMP 공정 중에 야기되는 기계적인 영향에 잘 견디지 못하는 단점이 있다.
따라서, 저유전율 재료를 IMD 갭필로 사용하는 종래 방법은, RC 지연 특성을 개선할 수는 있으나, 전기적 특성이 열악하고 CMP 시에 기계적으로 잘 견디지 못하는 등의 단점을 가지며, 이로 인해 반도체 소자의 신뢰도를 현저하게 떨어뜨리는 문제점을 갖는다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 금속 배선간의 저유전율을 구현하면서도 전기적 특성 및 기계적 강도를 유지할 수 있는 반도체 소자의 금속 배선용 갭필 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 형성된 금속 배선 사이에 IMD 갭필을 형성하는 방법에 있어서, 상기 반도체 기판 상에 임의의 패턴을 갖는 금속 배선을 형성하는 과정; 상기 반도체 기판의 상부 표면을 따라 박막의 HDP 산화막을 형성하는 과정; 전면 식각 공정을 수행하여 상기 금속 배선 상에 형성된 HDP 산화막을 선택적으로 제거함으로써, 상기 금속 배선의 측벽에 HDP 산화막을 잔류시키는 과정; 및 PECVD 공정을 수행하여 금속 배선 사이에 보이드가 형성되는 IMD막을 형성하고, CMP로 상부를 평탄하게 하는 과정으로 이루어진 반도체 소자의 금속 배선용 갭필 형성 방법을 제공한다.
도 1a 내지 1e는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 금속 배선용 갭필을 형성하는 과정을 순차적으로 도시한 공정 순서도,
도 2a 내지 2c는 종래 방법에 따라 반도체 소자의 금속 배선용 갭필을 형성하는 과정을 순차적으로 도시한 공정 순서도.
<도면의 주요부분에 대한 부호의 설명>
102 : 반도체 기판 104 : 금속 배선
106 : 식각 마스크 108 : HDP 산화막
110 : IMD막 112 : 보이드
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술사상은, HDP 산화막 CVD를 이용하여 금속 배선간 IMD 갭필을 하는 전술한 종래 기술과는 달리, 금속 배선의 측벽에 HDP를 형성한 후에 PECVD로 IMD 갭필을 수행함으로서, 금속 배선 사이에 인위적인 보이드를 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 1a 내지 1e는 본 발명의 바람직한 실시 예에 따라 반도체 소자의 금속 배선용 갭필을 형성하는 과정을 순차적으로 도시한 공정 순서도이다.
도 1a를 참조하면, 게이트 전극, 소오스 전극, 드레인 전극 등의 구조가 내부에 형성된 반도체 기판(102) 상에 스퍼터링 등의 방법을 이용하여 알루미늄(Al) 등의 금속 물질(104a)을 형성하고, 그 위에 스핀 코팅 등의 방법으로 포토레지스트 물질을 형성한 후 노광, 현상 등의 공정을 수행함으로써, 금속 물질(104a)의 상부에 임의의 패턴을 갖는 식각 마스크(106)를 형성한다.
다음에, 반응성 이온 식각(RIE) 등의 공정을 이용하는 식각 공정을 수행하여 금속 물질(104a)의 일부를 선택적으로 제거한 후 잔류하는 식각 마스크를 제거함으로써, 도 1b에 도시된 바와 같이, 반도체 기판(102) 상에 임의의 패턴을 갖는 금속 배선(104)을 형성한다.
이어서, HDP(high density plasma) CVD 공정을 수행함으로써, 일 예로서 도 1c에 도시된 바와 같이, 반도체 기판(102)의 표면상에, 예를 들면 100 - 1000Å 정도의 두께를 갖는 박막의 HDP 산화막(108)을 형성하는데, 이러한 HDP 산화막(108)으로는 HDP USG(Undoped Silicon Glass), HDP FSG(Fluorine doped SiO2) 등을 이용할 수 있다.
이후, 건식 식각 공정을 수행함으로서, 일 예로서 도 1d에 도시된 바와 같이, 금속 배선(104) 상에 형성된 HDP 산화막(108)을 제거하는데, 이러한 전면 식각 공정에 의해 금속 배선(104) 상에 형성된 HDP 산화막(108)이 제거될 때 반도체 기판(102) 상에 형성된 HDP 산화막(108)의 일부도 함께 제거된다.
본 발명에 따라 HDP 산화막(108)을 금속 배선(104)의 측벽에 형성하여 금속 배선(104) 사이를 좁게 해주는 이유는 후속하는 PECVD 공정을 수행할 때 금속 배선(104) 사이에 보이드(void)를 인위적으로 형성해 주기 위해서이며, 이것은 RC 지연에서 가장 중요한 금속 배선간의 유전율을 낮춰주기 위해서이다.
다음에, SiH4를 기본 가스로 하는 PECVD 공정을 수행하여 갭필을 실시, 즉금속 배선(104)을 완전히 매립하는 형태의 산화계 IMD막(110)을 반도체 기판(102) 전면에 형성하고, 다시 CMP 공정을 수행하여 그 상부를 평탄하게 함으로써, 도 1e에 도시된 바와 같이, 금속 배선 및 IMD 갭필을 완료한다. 여기에서, 산화계 IMD로는 USG, FSG 등을 사용할 수 있으며, 그 두께는 대략 1000 - 20000Å 정도로 한다.
도 1e를 참조하면, HDP 산화막(108)을 금속 배선(104)의 측벽에 형성하여 금속 배선 사이를 좁게 해준 상태에서 PECVD로 IMD 갭필을 하기 때문에 금속 배선(104) 사이의 절연 영역에 보이드(112)가 형성되며, 이러한 보이드 형성를 통해 RC 지연에서 가장 중요한 금속 배선 사이의 유전율을 낮춰줄 수 있다.
이때, 보이드를 크게 형성하기 위해 금속 배선이 형성된 반도체 기판 상에 직접 PE SiH4산화막을 입히게 되면 금속 배선의 측벽에 증착된 산화막이 치밀하지 못하기 때문에 터널링(tunnelling) 등에 기인하는 누설(leakage) 문제가 야기될 수 있으나, 본 발명에서는 금속 배선의 측벽에 고밀도의 HDP 산화막을 형성해 주기 때문에 이러한 문제를 확실하게 방지할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, HDP 산화막 CVD를 이용하여 금속 배선간 IMD 갭필을 하는 전술한 종래 기술과는 달리, 금속 배선의 측벽에 HDP 산화막을 형성한 후에 PECVD로 IMD 갭필을 수행하여 금속 배선 사이에 인위적인 보이드를 형성해 줌으로써, 금속 배선간의 저유전율을 구현하면서도 RC 지연 특성의 개선 및 CMP에 적절하게 대응 가능한 기계적 강도를 유지할 수 있어, 반도체 소자의 신뢰성을 대폭 증진시킬 수 있다.
Claims (6)
- 반도체 기판 상에 형성된 금속 배선 사이에 IMD 갭필을 형성하는 방법에 있어서,상기 반도체 기판 상에 임의의 패턴을 갖는 금속 배선을 형성하는 과정;상기 반도체 기판의 상부 표면을 따라 박막의 HDP 산화막을 형성하는 과정;전면 식각 공정을 수행하여 상기 금속 배선 상에 형성된 HDP 산화막을 선택적으로 제거함으로써, 상기 금속 배선의 측벽에 HDP 산화막을 잔류시키는 과정; 및PECVD 공정을 수행하여 금속 배선 사이에 보이드가 형성되는 IMD막을 형성하고, CMP로 상부를 평탄하게 하는 과정으로 이루어진 반도체 소자의 금속 배선용 갭필 형성 방법.
- 제 1 항에 있어서, 상기 HDP 산화막은, HDP USG 또는 HDP FSG인 것을 특징으로 하는 반도체 소자의 금속 배선용 갭필 형성 방법.
- 제 2 항에 있어서, 상기 HDP 산화막은, 100 - 1000Å의 두께 범위를 갖는 것을 특징으로 하는 반도체 소자의 금속 배선용 갭필 형성 방법.
- 제 1 항에 있어서, 상기 PECVD 공정은, SiH4를 기본 가스로 사용하는 것을특징으로 하는 반도체 소자의 금속 배선용 갭필 형성 방법.
- 제 1 항에 있어서, 상기 IMD막은, USG 또는 FSG인 것을 특징으로 하는 반도체 소자의 금속 배선용 갭필 형성 방법.
- 제 5 항에 있어서, 상기 IMD막은, 1000 - 20000Å의 두께 범위를 갖는 것을 특징으로 하는 반도체 소자의 금속 배선용 갭필 형성 방법.
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