KR20010082057A - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
저유전율 Si-O베이스 막으로 구성되는 제1HSQ막은, 보호절연막을 개재하여 제1배선 위에 형성되고, 이 제1HSQ막의 표면은 제1SRO층을 형성하기 위해 개질된다. 그런 다음, 제2HSQ막은 이 제1SRO층 위에 형성되고, 제2HSQ막의 표면은 제2SRO층을 형성하기 위해 개질된다. 다음, 비아홀은 소정영역 내에 형성되어, 제1배선 위의 보호절연막에 도달한다. 그런 다음, 에칭정지층으로서 제1SRO막을 이용하면서, 제2배선을 형성하는 배선구들은 제2HSQ막 및 제2SRO막의 소정영역들내에 형성된다.
이하, 비아홀의 저면에서 보호절연막은 에칭되어 제거되고, 배선구들 및 비아홀은 전도막으로 매설된다. 그런 다음, CMP정지막으로서 제2SRO층을 이용하면서, 제2SRO층 위의 전도막이 제거된다.
Description
본 발명은 반도체장치 및 그 제조방법, 특히 저유전율(low dielectric constant)막을 이용하는 배선구조 및 그 제조방법에 관한 것이다.
반도체장치들의 초소형화에 따라, 다층배선(multilayer interconnection)이 필요하게 되었다. 또한, 반도체장치들의 전압의 저하 및 속도증가에 따라, 층간절연막의 유전율의 저하가 필요하게 되었다. 특히, 로직계 반도체장치들에서, 미세배선에 기인한 저항상승 및 배선간의 기생용량(parasitic capacitance)의 증가는, 반도체장치들의 동작속도의 저하를 초래하여, 층간절연막으로서 저유전율막을 이용하는 다층배선이 초소형화에 따라 필요하게 되었다.
배선폭 및 배선피치의 감소는, 배선자체의 애스펙트비 뿐만 아니라, 배선간의 간격(space)의 애스펙트비도 증가시키고, 그 결과 얇고 수직방향으로 긴 미세배선의 형성을 위한 기술 및 층간절연막으로 미세배선에서 간격을 매설(embedding)하는 기술에 큰 비용부담을 부과하고, 반도체장치의 제조공정을 복잡하게 만들 뿐만 아니라 제조공정의 수를 증가시킨다.
그러므로, 층간절연막에 배선구(wiring trenches)들이 형성되고, 화학기계연마(CMP)법을 이용하여 배선구들에 배선재료들이 매설되는 구배선기술(다마신기술)이 주목되고 있다. 그러나, 배선구들의 형성 및 비아홀들의 형성에서, CMP 정지막(stopper film) 또는 에칭정지막의 형성이 필요하게 되었다.
이러한 정지막으로서, 배선구들 또는 비아홀이 형성되어 있는 층간절연막의 에칭속도와 에칭속도가 다른 절연막이 사용된다. 그러므로, 층간절연막으로서 저유전율 절연막을 이용하거나, 정지막으로서 실리콘질화막(SiN막) 또는 실리콘질화산화막(SiON막)을 이용하기 위한 기술이 다양하게 연구되어 왔다. 이와 같은 기술이, 예를 들어 일본특허공개공보 평10-116994호 및 평10-229122호에 공개되어 있다.
반도체장치는, 정지막으로서 실리콘질화막 또는 실리콘질화산화막을 이용하고, 층간절연막으로서 Si-O-베이스 도포막을 이용하는 종래의 듀얼다마신기술에 의해 배선이 형성되는 것으로 설명된다. 도 1은 듀얼다마신배선을 갖는 종래의 반도체장치를 나타내는 단면도이고, 도 2a 내지 도 2g는 반도체장치의 제조방법을 공정순으로 나타내는 단면도들이다.
도 1에 나타난 바와 같이, 보호절연막(102) 및 제1HSQ(하이드로젼 실세스퀴옥산(hydrogen silsesquioxane))막(103)은, 예를 들어 알루미늄-동합금으로 형성되는 제1배선(101) 위에 연이서 형성된다. 에칭정지막(104)은 제1HSQ막(103) 위에 퇴적된다. 이 에칭정지막(104)은 화학기상증착(CVD)법에 의해 퇴적된 SiN막 또는 SiON막이다.
그런 다음, 제2HSQ막(105)은 에칭정지막(104) 위에 형성되고, CMP정지막(106)은 제2HSQ막(105) 위에 더 퇴적된다. 이 CMP정지막(106)은 에칭정지막(104)으로서 CVD법에 의해 퇴적된 SiN막 또는 SiON막이다. 또한, 이 CMP정지막(106)은, CVD법에 의해 퇴적된 실리콘산화막일 수 있다. 배선구들(108, 108a)은, 제2HSQ막(105) 및 CMP정지막(106)의 소정영역에 형성되고, 에칭정지막(104)의 저면의 보호절연막(102), 제1HSQ막(103) 및 배선구(108)가 제1배선(101)의 표면에달하는 비아홀(107)을 형성하기 위해 개구(open)된다.
배어리층(109)은, 이 비아홀(107) 및 배선구들(108,108a)의 내벽 위에 형성되고, 제2배선들(110,110a)은 배리어층(109)을 피복하여 형성되어, 비아홀(107), 배선구(108) 및 배선구(108a)에 매설된다.
다음, 듀얼다마신배선을 갖는 종래의 반도체장치의 제조방법이 설명된다. 도 2a에서 나타난 바와 같이, 알루미늄-동합금으로 형성된 제1배선(101)은 반도체기판(미도시) 위에 형성된다. 약 50nm 두께의 실리콘산화막은, 플라즈마 CVD법에 의해 이 제1배선(101) 위에 퇴적되어, 보호절연막(102)을 형성한다. 그런 다음, HSQ막이 되는 도포용액은 전체표면위에 적용되고, 약 200℃에서 소성되고, 다시 확산로에서 약 400℃에서 열처리가 실시된다. 이렇게 하여 350nm 두께의 제1HSQ막(103)이 형성된다.
다음, 도 2b에 나타난 바와 같이, 50nm 두께의 실리콘질화막은 플라즈마 CVD법에 의해 모두 퇴적된다. 이렇게 하여 에칭정지막(104)이 제1HSQ막(103) 위에 형성된다.
그런 다음, 도 2c에 나타난 바와 같이, 제2HSQ막(105)이 에칭정지막(104) 위에 형성된다. 제2HSQ막(105)의 두께는 약 500nm이고, 이 막의 형성방법은 전술한 제1HSQ막(103)의 형성방법과 동일하다.
다음, 도 2d에 나타난 바와 같이, 약 50nm 두께의 실리콘산화막이 플라즈마 CVD법에 의해 전체표면 위에 퇴적된다. 따라서, CMP정지막(106)은 제2HSQ막(105) 위에 형성된다.
다음, 도 2e에 나타난 바와 같이, 제1레지스트마스크(111)는 일반적으로 알려진 포토리소그래피기술에 의해서 형성되고, 에칭마스크로서 이 제1레지스트마스크(111)를 이용하여, CMP정지막(106), 제2HSQ막(105), 에칭정지막(104) 및 제1HSQ막(103)은 순차적으로 드라이-에칭된다. 이렇게 하여, 보호절연막(102)의 표면을 노출시키는 비아홀(107)이 형성된다.
다음, 도 2f에 나타난 바와 같이, 배선구패턴을 갖는 제2레지스트마스크(112)가 형성되고, 에칭마스크로서 제2레지스트마스크(112)를 이용하여, CMP정지막(106) 및 제2HSQ막(105)이 순차적으로 드라이에칭된다. 이렇게 하여, 배선구들(108,108a)이 형성된다. 이때, 드라이에칭가스 및 그 재료는, 제2HSQ막(105) 및 에칭정지막(104)의 에칭선택비를 증가시키도록, 즉, 제2HSQ막(105)의 에칭속도가 에칭정지막(104)의 에칭속도보다 높도록 선택된다.
제1HSQ막(103)은, 전술한 에칭공정에서 에칭정지막(104)에 의해 드라이에칭되는 것으로부터 보호된다. 이 공정에서, 노출된 보호절연막(102)은 동시에 에칭되고, 비아홀(107)은 제1배선(101)의 표면에 도달한다.
다음, 도 2g에 나타난 바와 같이, 제2레지스트마스크(112)는 제거된다. 그런 다음, 얇은 질화탄탈(TaN)막이 스패터닝에 의해 전체표면 위에 퇴적되어, 비아홀(107) 및 배선구들(108,108a)의 내벽 및 CMP정지막(106)의 표면 위에 배리어층(109)을 형성한다. 이어서, 약 50nm 두께의 시드(seed) Cu막이 스패터닝에 의해 퇴적되고, 또 약 1000nm 두께의 Cu막(113)이 도금법에 의해 퇴적된다.
다음, 도시되지는 않았지만, Cu막(113) 및 배리어층(109)에 CMP가 실시된다.이 CMP공정에서, 제2HSQ막(105)은 CMP정지막(106)에 의해서 CMP로부터 보호된다. 이렇게 하여, 도 1에 나타난 듀얼다마신 배선을 갖는 반도체장치가 형성된다.
그러나, 전술한 종래기술에서, 에칭정지막의 유전율은 높아지고 제1배선과 제2배선간의 기생용량은 증가한다. 게다가, 도 1에 나타난 바와 같이, 서로 인접한 구배선(110)과 구배선(110a)간의 기생용량은, 에칭정지막(104)을 개재하여 동일하게 인접한 구배선간의 프린지효과(fringe effect) 때문에 증가한다.
전술한 예에서, SiN막의 비유전율(relative dielectric constant)은 7 내지 8이고, SiON막의 비유전율은 약 5 내지 6이다. 이것은, 이들 비유전율이, 약 3인 HSQ막의 비유전율보다 2배이상 증가한다는 것을 나타낸다. 배선들간의 기생용량에서의 증가 때문에, 반도체장치의 동작속도 특히 로직계 반도체장치의 동작속도가 저하한다. 또한, 층간절연막으로서 저유전율막을 이용하는 구배선의 형성이 불가능하게 되고, 층간절연막의 유전율저하가 제한된다. 이것이 첫번째 큰 문제이다.
둘째번 문제는, 도포장치에 의해 도포되는 저유전율 도포막이 저유전율막으로서 사용되고, 플라즈마 CVD장치를 이용하여 퇴적되는 막은 에칭정지막 또는 CMP정지막으로서 사용되어, 두개의 제조장치들이 필요하여 결과적으로 설비투자비용이 막대해지는 것이다.
세째번 문제는, 전술한 MSQ(메틸 실세스퀴옥산)막 또는 MHSQ(메틸레이티드 히드로젼 실세스퀴옥산)과 같은 메틸기를 갖는 Si-O 베이스 도포막은, 층간절연막으로서 사용될 때, MSQ막 또는 MHSQ막과 실리콘질화막 또는 실리콘산화막 사이의 밀착력이 부족하여, CMP정지막이 CMP공정에서 용이하게 분리된다.
본 발명의 목적은, 저유전율 Si-O베이스 막이, 층간절연막으로서 효과적으로 사용될 수 있고, 구배선들간의 기생용량이 간단용이한 방법에 의해 감소될 수 있고, 반도체장치의 제조공정의 수 및 제조비용을 저감할 수 있는 반도체장치 및 그 제조방법을 제공하는 것이다.
도 1은 듀얼다마신배선을 갖는 종래의 반도체장치를 나타내는 단면도.
도 2a 내지 도 2g는 듀얼다마신배선을 갖는 종래의 반도체장치의 제조방법을 공정순으로 나타내는 단면도들이다.
도 3은 본 발명의 제1실시예에 따른 반도체장치를 나타내는 단면도이다.
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 공정순으로 나타내는 단면도들이다.
도 5a는 HSQ막의 구조를 나타내는 구조식이고, 도 5b는 SRO막의 구조를 나타내는 구조식이다.
도 6은 본 발명의 제2실시예에 따른 반도체장치를 나타내는 단면도이다.
도 7a 내지 도 7g는 본 발명의 제2실시예에 따른 반도체장치의 제조방법을 공정순으로 나타내는 단면도들이다.
도 8a는 MSQ막의 구조를 나타내는 구조식이고, 도 8b는 개질된 MSQ막의 구조를 나타내는 구조식이다.
본 발명의 제1측면에 따른 반도체장치는, 층간절연막의 내면의 조성이 변화되어 상기 층간절연막의 표면에 형성되는 개질층(reformed layer)을 갖는 층간절연막; 및 상기 개질층 위에 형성되는 배선을 포함한다.
본 발명의 제2측면에 따른 반도체장치는, 제1층간절연막의 내면의 조성이 변화되어 상기 제1층간절연막의 표면에 형성되는 개질층을 갖는 제1층간절연막; 상기 개질층 위에 형성되는 제2층간절연막; 상기 제2층간절연막에 형성되는 배선구; 및 상기 배선구에 전도성재료를 매설하여 형성되는 배선을 포함한다.
본 발명의 제3측면에 따른 반도체장치는, 제1층간절연막의 내면의 조성이 변화되어 상기 제1층간절연막의 표면에 형성되는 제1개질층을 갖는 제1층간절연막; 제2층간절연막의 내면의 조성이 변화되어 제2층간절연막의 표면에 형성되는 제2개질층을 갖는 제2층간절연막; 상기 제2층간절연막에 형성되는 배선구; 및 상기 배선구에 전도성재료를 매설하여 형성되는 배선을 포함한다.
본 발명의 제4측면에 따른 반도체장치는, 제1층간절연막의 내면의 조성이 변화되어 제1층간절연막의 표면에 형성되는 제1개질층을 갖는 제1층간절연막; 상기제1층간절연막에 형성되는 비아홀; 상기 비아홀에 전도성재료를 매설하여 형성되는 비아홀; 제2층간절연막의 내면의 조성이 변화되어 제2층간절연막의 표면에 형성되는 개질층을 갖는 제2층간절연막; 상기 제2층간절연막에 형성되는 배선구; 및 상기 배선구에 전도성재료를 매설하여 형성되는 배선을 포함한다.
여기서, 제1층간절연막 및 제2층간절연막을 포함하는 전술한 층간절연막들은, 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 이루어지는 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되고, 전술한 개질층들은 과잉실리콘을 함유하는 실리콘산화막 또는 이산화실리콘막으로 구성된다. 상기 실세스퀴옥산들은, 히드로젼실세스퀴옥산, 메틸실세스퀴옥산, 메틸레이티드실세스퀴옥산 및 플루오르화실세스퀴옥산을 포함한다.
본 발명의 제1측면에 따른 반도체장치의 제조방법은, 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 이루어지는 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되는 층간절연막을 형성하는 단계; 및 상기 층간절연막의 표면을 개질시키기 위해 상기 층간절연막의 표면 위로 하전빔을 조사하여, 과잉 실리콘을 함유하는 실리콘산화층 또는 이산화실리콘층으로 형성된 개질층을 형성하는 단계를 포함한다.
본 발명의 제2측면에 따른 반도체장치의 제조방법은, 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 구성되는 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되는 제1층간절연막을 형성하는 단계; 상기 제1층간절연막의 표면 위로 하전빔을 조사하여, 상기 제1층간절연막의 표면에 개질층을 형성하는 단계; 상기 제1개질층 위에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막에 배선구를 형성하는 단계; 및 상기 배선구에 전도성막을 매설하는 단계를 포함한다.
본 발명의 제3측면에 따른 반도체장치의 제조방법은, 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 이루어지는 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되는 제1층간절연막을 형성하는 단계; 상기 제1층간절연막의 표면 위로 하전빔을 조사하여, 상기 제1층간절연막의 표면에 제1개질층을 형성하는 단계; 상기 제1개질층 위에 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 이루어지는 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되는 제2층간절연막을 형성하는 단계; 상기 제2층간절연막의 표면 위로 하전빔을 조사하여, 상기 제1층간절연막의 표면에 제2개질층을 형성하는 단계; 상기 제2개질층 및 상기 제2층간절연막에 배선구를 형성하는 단계; 및 상기 배선구에 전도성막을 매설하는 단계를 포함한다.
본 발명의 제4측면에 따른 반도체장치의 제조방법은, 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 이루어지는 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되는 제1층간절연막을 형성하는 단계; 상기 제1층간절연막의 표면 위로 하전빔을 조사하여, 상기 제1층간절연막의 표면에 제1개질층을 형성하는 단계; 상기 제1층간절연막 위에, 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 이루어지는 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되는 제2층간절연막을 형성하는 단계; 상기 제2층간절연막의 표면 위로 하전빔을 조사하여, 상기 제2층간절연막의 표면에 제2개질층을 형성하는 단계; 상기 제1개질층, 상기 제1층간절연막, 상기 제2개질층 및 상기 제2층간절연막에 비아홀을 형성하는 단계; 상기 제2개질층 및 상기 제2층간절연막에 배선구를 형성하는 단계; 및 상기 비아홀 및 상기 배선구에 전도성막을 매설하는 단계를 포함한다.
본 발명에서, 제1개질층은 제1층간절연막을 보호하기 위하여 에칭정지층으로서 사용되고, 제2개질층은 배선구들을 형성하기 위해 선택적으로 드라이에칭된다. 더욱이, 제2개질층은 제2층간절연막을 보호하기 위해 화학기계연마(CMP)정지층으로서 사용되고, 비아홀 및 배선구들은 화학-기계연마를 통해 전도성막으로 매설될 수 있다.
실세스퀴옥산들은 히드로젼실세스퀴옥산, 메틸실세스퀴옥산, 메틸레이티드히드로젼실세스퀴옥산 및 플루오르화실세스퀴옥산을 포함하고, 제1개질층 및 제2개질층은 과잉실리콘을 함유하는 실리콘산화막 또는 이산화실리콘막으로 구성된다. 하전빔은, 이온화된 희박가스 또는 산소가스로 구성된다.
본 발명에서는, Si-O베이스 도포막 등으로 구성되는 저유전율막이, 배선들간의 층간절연막으로서 사용되고, 층간절연막의 표면은 표면 위에 상대적으로 낮은 유전율을 갖는 개질층을 형성하기 위해 하전빔의 조사에 의해 개질된다. 다마신배선 또는 듀얼다마신배선의 형성에서, 이 개질층은 그대로 에칭정지막 또는 CMP정지막으로서 사용될 수 있다. 이 개질층은 층간절연막과의 계면에서 점진적으로 개질하는 구조를 가져서, 개질층과 층간절연막 사이의 밀착성이 현저하게 높다. 그러므로, 저유전율의 Si-O베이스 막은 층간절연막으로 사용될 수 있고, 배선간의 기생용량은 용이하게 감소될 수 있다. 더욱이, 종래기술에서 전술한 바와 같이, CMP공정에서 정지막의 분리의 문제는 완전히 제거된다. 더욱이, 개질층들의 형성은 하전빔들의 조사에 의해 용이하게 수행될 수 있어, 반도체장치의 제조비용이 용이하게 저감된다. 따라서, 본 발명에 따르면, 반도체장치의 초소형화에 따른 고집적, 고속 및 다기능의 실현이 촉진될 수 있다.
실시예
본 발명의 각각의 바람직한 실시예에 따른 반도체장치 및 그 제조방법은, 첨부된 도면들을 참조하면서 상세하게 설명된다.
도 3은, 본 발명의 제1실시예에 따른 반도체장치를 나타내는 단면도이다. 본 실시예에서, 전술한 종래기술(이하, 종래예라고 함)에서와 같이 듀얼다마신을 갖는 반도체장치가 기술된다.
도 1에 나타난 종래예에서처럼, 도 3에 나타난 바와 같이, 보호절연막(2) 및 제1HSQ막(3)이 제1배선(1) 위에 형성된다. 이 제1HSQ막(3)은 제1층간절연막이다. 실리콘산화층, 즉, 과잉 실리콘을 함유하는 제1SRO(Si-rich-oxide)층(4)은 이 제1HSQ막(3)의 표면 위에 형성된다. 이 제1SRO층(4)은, 제1HSQ막(3)의 표면층을 개질하여서 얻어진 개질층이고, 에칭정지층으로 기능한다.
제2HSQ막(5)은 제1SRO층(4) 위에 형성된다. 여기서, 제2HSQ막(5)은 제2층간절연막이다. 더욱이, 제2SRO층(6)은 제2HSQ막(5) 위에 형성된다. 이 제2SRO층(6)은 전술한 종래예에서 CMP정지막으로서 기능한다. 제2SRO층(6)은 제2HSQ(5)의 표면을 개질하여 얻어진 개질층이다.
배선구들(8,8a)은 제2HSQ막(5) 및 제2SRO층(6)의 소정영역에 형성되고, 비아홀(7)은 제1HSQ막(3) 및 제1SRO층(4)에 형성되어, 제1배선(1)의 표면에 도달한다. 종래예에서와 같이, 배리어층(9) 및 제2배선들(10,10a)은 듀얼다마신배선을 형성하기 위해 비아홀(7) 및 배선구들(8,8a)에 형성된다.
다음, 본 실시예의 듀얼다마신배선을 갖는 반도체장치의 제조방법이 설명된다. 도 4a 내지 도 4g는 본 실시예의 제조방법을 공정순으로 나타내는 단면도들이다.
도 4a에서 나타난 바와 같이, 예를 들어 Cu막등으로 형성되는 제1배선(1)은 반도체기판 위에 절연막(미도시)의 표면 위에 형성된다. 예를 들어, 약 50nm 두께의 보호절연막(2)은 이 제1배선(1) 위에 형성된다. 보호절연막(2)은 예를 들어 약 5의 비유전율 및 절연성을 갖는 SiC막 등이다. 다음, 종래예에서와 동일한 방법으로 예를 들어 약 500nm 두께의 제1HSQ막(3)이 형성된다.
다음, 도 4b에 나타난 바와 같이, 아르곤이온들(11)은 제1HSQ막(3)의 표면 위로 조사된다. 아르곤이온들(11)의 이러한 조사에 의해, 제1HSQ막(3) 표면의 Si-H결합은 절단된다. 따라서, 제1HSQ막(3)의 표면은 제1SRO층(4)을 형성하기 위해 개질된다. 이 제1SRO층의 두께는 예를 들어 약 50nm이다. 이 표면개질에 의해 형성된 SRO층(4)은 도 5를 참조하면서 이후에 상세하게 설명된다.
다음, 도 4c에 나타난 바와 같이, 예를 들어 약 500nm 두께의 제2HSQ막(5)은 제1SRO층(4) 위에 형성된다. 이 제2HSQ막을 형성하는 방법은 제1HSQ막(103)을 형성하는 방법과 같다.
그런 다음, 도 4d에 나타난 바와 같이, 아르곤이온들(11)은 제2HSQ막(5)의 표면을 개질하기 위해 제2HSQ막(5)의 표면 위로 조사되어, 예를 들어 약 50nm 두께의 제2SR0층(6)이 형성된다.
이어서, 도 4e에 나타난 바와 같이, 제1레지스트마스크(12)는 일반적으로 알려진 포토리소그래피기술에 의해 형성되고, 에칭마스크로서 이 제1레지스트마스크(12)를 이용하여, 제2SRO층(6), 제2HSQ막(5), 제1SRO층(4) 및 제1HSQ막(3)이 연속적으로 드라이에칭된다. 이 때, 제2SRO층(6) 및 제1SRO층(4)은 CF4가스 및 O2가스로 구성된 혼합가스가 플라즈마-여기된(plasma-enhanced) 플라즈마에서 드라이에칭될 수 있다. 또한, 제2HSQ막(5) 및 제1HSQ막(3)은 C4F8가스, O2가스 및 Ar가스의 혼합가스가 플라즈마-여기된 플라즈마내에서 이온들의 RIE에 의해 에칭될 수 있다. 이렇게 하여, 비아홀(7)이 형성된다.
이하, 종래예와 동일한 방식으로 도 4f에 나타난 바와 같이, 배선구패턴을 갖는 제2레지스트마스크(13)이 형성되고, 에칭마스크로서 이 레지스트마스크를 이용하여, 제2SRO층(6) 및 제2HSQ막(5)은 드라이에칭된다. 이 때, 제2HSQ막(5)의 드라이에칭에서, C4F8가스, O2가스 및 Ar가스로 구성된 혼합가스가 플라즈마여기된 반응가스가 사용될 수 있다. 이 반응가스에서, C4F8가스에 대한 O2가스의 함량비가 증가된다면, (제2HSQ막(5)의 에칭속도)/(제1SRO층(4)의 에칭속도)의 비, 즉, 에칭선택비가 약 20이 된다. 따라서, 전술한 RIE공정에서, 제1HSQ막(3)이 제1SRO층(4)에 의해 드라이에칭되는 것으로부터 보호된다.
다음, 제2레지스트마스크(13)는, 회화(ashing)에 의해 제거되고, 그런 다음 노출된 보호절연막(2)이 RIE에 의해 에칭되어, 제1배선(1)의 표면이 비아홀(7)의 저면에 노출된다. 이 때, 보호절연막(2)의 드라이에칭을 위해, C4F8가스 및 O2가스로 구성된 혼합가스가 플라즈마여기된 반응가스가 사용될 수 있다. 만약 이러한 가스가 사용되었다면, (절연성을 갖는 SiC막으로 구성되는 보호절연막(2)의 에칭속도)/(제1SRO층(4)의 에칭속도)의 비 및 (절연성을 갖는 SiC막으로 구성되는 보호절연막(2)의 에칭속도)/(제2SRO층(6)의 에칭속도)의 비는, 약 20이 된다. 따라서, HSQ막(3) 및 제2HSQ막(5)은 이 RIE공정에서도 에칭으로부터 보호된다.
이어서, 도 4g에 나타난 바와 같이, 배리어층(9)은 비아홀(7) 및 배선구(8)의 내벽 위에 그리고 SRO층(6)의 표면에 형성된다. 그런 다음, 종래예에서와 같은 방식으로, 예를 들어 약 1000nm 두께의 Cu막(14)이 전체표면에 퇴적된다.
그런 다음, 도시되지는 않았지만, Cu막(14) 및 배리어층(9)에 CMP가 실시된다. 이 CMP공정에서, 제2SRO층(6)은 CMP로부터 제2HSQ막(5)을 보호하기 위해 CMP정지막으로서 기능한다. 이렇게 하여, 도 3에 나타난 듀얼다마신배선을 갖는 반도체장치가 형성된다.
다음, HSQ막들(3,5)의 표면의 개질이 설명된다. 도 5a는 HSQ막의 구조를 나타내는 구조식이고, 도 5b는 SRO막의 구조를 나타내는 구조식이다. 도 5a에 나타난 바와 같이, HSQ막은 [HSiO3/2]의 구조를 가진다. 아르곤 이온들과 같은 하전빔이 이 HSQ막의 표면 위로 조사될 때, 도 5b에 나타난 바와 같이, Si-H결합이 절단된다. 따라서, 미결합부분(댕글링본드)이 Si에 발생된다. 만약 많은 Si 댕글링본드들이 발생되면, HSQ막의 표면조성은 변화되고 SiO3/2에 가까워진다. 그런 다음, 표면은 화학정량적인 함량치를 갖는 이산화실리콘(SiO2)의 실리콘에 비해 과잉의 실리콘을 함유하는 SRO막이 된다. 이러한 SRO막의 비유전율은 약 4.5이다.
그러므로, 실리콘질화막의 비유전율이 약 7.5이고 실리콘질화산화막의 비유전율은 5.5이고, 그 반면에 만약 이 SRO막이 사용된다면 비유전율은 낮아진다.
HSQ막의 표면의 이러한 개질에서, HSQ막은 SRO막으로 급변하지 않는다. 본 발명자들은 HSQ막과 SRO막 사이에 전이범위(transition range)가 있고, SRO막으로의 HSQ막의 전이는 점진적으로 진행되었다는 것을 확인하였다. 그러므로, HSQ막과 SRO막 사이의 밀착성은 현저하게 높다.
전술한 아르곤 이온들의 조사에서, 예를 들어, 아르곤가스는 수백 eV의 가속전압에서 플라즈마 이온을 추출하기 위해 ECR(electron cycrotron resonance)장치에 의해 플라즈마-여기된 것이고, 그런 다음 전술된 운동에너지를 가진 이 아르곤이온들이 조사된다. 여기서, 네온과 같은 희박가스가 아르곤 대신에 사용될 수 있다. 이 경우 플라즈마이온의 도오즈는 1014/㎠ 내지 1016/㎠로 설정된다. 또한,HSQ막의 표면은, 전자빔의 조사에 의해 개질될 수 있다.
본 실시예에서, Si-O베이스 도포막등으로 구성되는 저유전율막으로서 HSQ막들(3,5)은, 배선들간의 층간절연막으로 사용될 수 있고, 층간절연막들의 표면은 표면 위에 SRO층들(4,6)을 형성하기 위해 하전빔의 조사에 의해 개질되어, 상대적으로 낮은 유전율을 갖는 개질층들이다. 이들 SRO층들(4,6)은 다마신배선 또는 듀얼다마신배선의 형성에서와 같이 에칭정지막들 또는 CMP정지막들로서 사용될 수 있고, SRO층들(4,6)인 이들 개질층들의 유전율은 종래의 에칭정지막 또는 CMP정지막의 유전율보다 작아서, 저유전율의 Si-O베이스막들은 배선사이의 층간절연막으로서 효과적으로 사용될 수 있다. 그 때문에, 다마신 배선과 같은 배선 사이의 기생용량의 감소가 현저하게 용이하다.
개질층들의 SRO층들(4,6)은, HSQ막들(3,5)과의 계면에서 점진적으로 개질되는 구조를 갖고, HSQ막들(3,5)과 SRO층들(4,6) 사이의 밀착성을 현저하게 높다. 그러므로, 종래기술에서 다마신배선을 제조하기 위한 CMP공정에서 정지막들의 분리문제는 완전히 제거된다. 이들 개질층들, SRO층들(4,6)은 전술한 바와 같이 하전빔등의 조사에 의해 용이하게 형성되어, 반도체장치의 제조비용이 용이하게 저감된다.
다음, 본 발명의 제2실시예가 설명된다. 제1실시예에서와 같이, 본 실시예에서도 듀얼다마신배선을 갖는 반도체장치가 기술된다. 도 6은 본 실시예의 반도체장치를 나타내는 단면도이고, 도 7a 내지 도 7g는 제조방법을 공정순으로 나타내는 단면도들이다. 도 6 및 도 7에 나타난 본 실시예에서, 제1실시예의 구성요소들과 같은 구성요소들에는 동일한 부호들이 부여되고, 그들의 상세한 설명은 생략된다.
종래예에서처럼 도 6에 나타난 바와 같이, 알루미늄-동합금으로 구성되는 제1배선(1)이, 반도체기판 위의 절연막(미도시)의 표면 위에 형성되고, 보호절연막(2) 및 제1MSQ막(15)이 제1배선(1) 위에 순차적으로 형성된다. 이 제1MSQ막(15)은, 제1층간절연막이다. 그런 다음, 제1MSQ막(15)의 표면은 개질되고, 실리콘산화층인 제1개질층(16)이 형성된다. 이 제1개질층(16)은 에칭정지층(16)으로 기능한다. 제2MSQ막(17)이 제1개질층(16) 위에 형성된다. 이 제2MSQ막(17)은 제2층간절연막이다. 더욱이, 제2개질층(18)은 제2MSQ막(17) 위에 형성된다. 이 제2개질층(18)은 종래예의 CMP정지막과 동일한 기능을 갖는다. 제2개질층(18)은 제2MSQ막(17)의 표면을 개질하여 형성된 실리콘산화층이다.
배선구들(8,8a)은, 제2MSQ막(17) 및 제2개질층(18)의 소정영역에 형성되고, 배선구(8a)의 저면의 제1개질층(16), 제1MSQ막(15) 및 보호절연막(2)이, 제1배선(1)의 표면에 도달하는 비아홀(7)을 형성하기 위해 개구된다. 구조의 다른 점들은 종래예의 구조와 동일하고, 여기서 배리어층(9) 및 제2배선들(10,10a)은 듀얼다마신배선을 형성하기 위해 구들(8,8a) 및 비아홀(7) 내에 형성된다.
다음, 듀얼다마신배선을 갖는 이 반도체장치의 제조방법이 설명된다. 도 7a에 나타난 바와 같이, 배선(1)은 알루미늄동합금막으로 형성된다. 예를 들어 약 50nm 두께의 보호절연막(2)은, 이 제1배선(1) 위에 형성되고, MSQ막을 형성하기 위해 도포용액으로 전체적으로 도포되고, 약 150℃에서 소성되고, 또한 약 400℃의확산로에서 열처리가 실시된다. 이렇게 하여, 예를 들어 약 500nm 두께의 제1MSQ막(15)이 형성된다.
다음, 도 7b에 나타난 바와 같이, 산소이온들(19)이 제1MSQ막(15)의 표면 위로 조사된다. 산소이온들(19)의 이 조사에 의해, MSQ막의 Si-CH3결합은 절단되고, Si-O결합이 발생된다. 이렇게 하여, 제1MSQ막(15)의 표면은, 실리콘산화층(제1개질층)(16)을 형성하기 위해 개질된다. 이 제1개질층(16)의 두께는 예를 들어 약 50nm이다. 이 표면개질은 도 8을 참조하면서 이하 상세하게 설명된다.
다음, 도 7c에 나타난 바와 같이, 예를 들어 약 500nm 두께의 제2MSQ막(17)이 제1개질층(16) 위에 형성된다. 이 제2MSQ막(17)의 형성방법은 제1MSQ막(15)의 형성방법과 동일하다.
그런 다음, 도 7d에 나타난 바와 같이, 산소이온들(19)은 제2MSQ막(17)의 표면을 개질시키기 위해 제2MSQ막(17)의 표면 위로 조사되고, 이것에 의해 제2개질층(18)이 형성된다. 이 제2개질층(18)은 예를 들어 약 50nm 두께의 실리콘산화막이다.
이어서, 도 7e에 나타난 바와 같이, 제1레지스트마스크(12)가 형성되고, 에칭마스크로 이 제1레지스트마스크(12)를 이용하여, 제2개질층(18), 제2MSQ막(17), 제1개질층(16), 제1MSQ막(15) 및 보호절연막(2)이, 순차적으로 드라이에칭된다. 이 때, 제2개질층(18), 제1개질층(16), 및 보호절연막(2)은 CF4가스 및 O2가스로 구성된 혼합가스가 플라즈마여기된 플라즈마에서 드라이에칭된다. 제2MSQ막(17) 및제1MSQ막(15)은 C4F8가스, O2가스 및 Ar가스로 구성된 혼합가스가 플라즈마여기된 반응가스 내에서 RIE에 의해 에칭될 수 있다. 이렇게 하여, 제1배선(1)의 표면에 도달하는 비아홀(7)이 형성된다.
그 후에, 도 7f에 나타난 바와 같이, 배선구패턴을 갖는 제2레지스트마스크(13)가 형성되고, 에칭마스크로서 이것을 이용하여, 제2개질층(18) 및 제2MSQ막(17)이 드라이에칭된다. 이 때, 제2MSQ막(17)의 드라이에칭에서, C4F8가스, O2가스 및 Ar가스로 구성된 혼합가스가 플라즈마여기된 반응가스가 사용될 수 있다. 그런 다음, C4F8가스에 대한 O2가스의 함량비가 증가될 때, (제2MSQ막(17)의 에칭속도)/(제1개질층(16)의 에칭속도)의 비, 즉, 에칭선택비는 약 30이 된다. 이렇게 하여, 전술한RIE공정에서, 제1MSQ막(15)이 제1개질층(16)에 의해 드라이에칭되는 것으로부터 보호된다.
이어서, 제2레지스트마스크(13)가 제거되고, 도 7g에 나타난 바와 같이, 배리어층(9)이 비아홀(7) 및 배선구들(8,8a)의 내벽 위 및 제2개질층(18)의 표면에 형성된다. 그런 다음, 예를 들어 약 1000nm 두께의 Cu막(14)이 종래예에서와 동일한 방식으로 퇴적된다.
그런 다음, 도시되지는 않았지만, 제2개질층(18) 위에 Cu막(14) 및 배리어층(9)이 CMP에 의해 제거된다. 이 CMP공정에서, 제2개질층(18)은 CMP로부터 MSQ막(17)을 보호하기 위해 CMP정지막으로 기능한다. 이렇게 하여, 도 6에 나타난듀얼다마신배선을 가지는 반도체장치가 형성된다.
다음, MSQ막의 표면의 개질 및 그 효과가 설명된다. 도 8a는 MSQ막을 나타내는 구조식이고, 도 8b는 MSQ막의 개질에 의해 얻어진 개질막을 나타내는 구조식이다.
도 8a에 나타난 바와 같이, MSQ막은 [CH3SiO3/2]n의 구조를 갖는다. 만약 산화성(oxidizability)을 갖는 산소이온들과 같은 하전빔이 MSQ막의 표면 위로 조사된다면, 도 8b에 나타난 바와 같이, Si-CH3결합이 Si-O결합으로 변화된다. 이렇게 하여, MSQ막의 표면은 개질층으로서 이산화실리콘막(SiO2)을 형성하기 위해 조성이 변화된다. 개질층과 같은 비유전율은 약 3.9이다.
한편, 실리콘질화막의 비유전율은 약 7.5이고, 실리콘질화산화막의 비유전율은 5.5이어서, 비유전율은 이산화실리콘막으로 형성된 비유전율이 약 3.9인 개질층을 이용함으로서 현저하게 감소될 수 있다.
이 경우에도, MSQ막에서 개질층으로의 변화는 급격하지 않다. 본 발명의 발명자들은, 전이범위가 MSQ막과 개질막 사이의 존재하고 MSQ막이 개질층으로 점진적으로 변화된다는 것을 확인하였다. 그러므로, 제1실시예에서와 같이, MSQ막과 개질층 사이의 밀착성은 현저하게 높다.
또한, 본 발명의 산소이온들의 조사는, 전술한 ECR장치에 의해 산소가스를 플라즈마여기하고, 수백 eV의 가속전압에 의해 플라즈마이온들을 추출하고, 전술한 운동에너지를 갖는 산소이온들을 조사하여 용이하게 실시된다. 이 경우, 반도체기판은 약 100℃까지 가열되는 것이 효과적이다. 여기서, 플라즈마이온들의 도오즈는 1014/㎠ 내지 1016/㎠로 설정된다. 또한 이 경우, 산화질소(N2O) 및 일산화질소가스가 산소가스 대신에 사용될 수 있다.
제2실시예는 제1실시예와 동일한 효과를 갖는다. 더욱이, 이 MSQ막의 유전율은 HSQ막의 유전율 보다 적고, 개질층의 유전율은 SRO층의 유전율 보다 작다. 그러므로, 이 방법에 의해 형성된 반도체장치에서는, 기생용량이 제1실시예에서 보다 더 감소하기 때문에, 반도체장치의 가속은 더 촉진된다. 개질층은 제1실시예에서 설명된 방법과 유사한 방법에 의해 형성된 전술한 SRO층일 수 있다.
게다가, 제1 및 제2 실시예에서는 다마신배선 또는 듀얼다마신배선을 갖는 반도체장치들이 기술되었으나, 본 발명은 이들로 한정되는 것이 아니고 통상배선을 형성하기 위한 층간절연막에 적용될 수 있다.
더욱이, 메틸레이티드실세스퀴옥산 및 플루오르화실세스퀴옥산들이 HSQ막 및 MSQ막 보다 전술한 실세스퀴옥산들로서 사용될 수 있는 경우에도, 본 발명은 동일한 방식으로 사용될 수 있다. 더욱이, 그 표면이 전술한 바와 같이 개질된 층간절연막은 Si-H결합,Si-CH3결합 및 Si-F결합 중에서 적어도 하나의 결합을 함유하는 다공성실리카로 구성될 수 있다.
더욱이, 본 발명은 전술한 실시예들에 한정되지 않고, 실시예들은 본 발명의 기술사상의 범위내에서 필요한 경우 변형될 수 있다.
이상에서 설명한 바와 같이, 본 발명에서는, Si-O베이스 도포막 등으로 구성되는 저유전율막이, 배선들간의 층간절연막으로서 사용되고, 층간절연막의 표면은 표면위에 상대적으로 낮은 유전율을 갖는 개질층을 형성하기 위해 하전빔의 조사에 의해 형성된다. 다마신배선 또는 듀얼다마신배선의 형성에서, 이 개질층은 그대로 에칭정지막 또는 CMP정지막으로서 사용될 수 있다. 이 개질층은 층간절연막과의 계면에서 점진적으로 개질하는 구조를 가져서, 개질층과 층간절연막 사이의 밀착성은 현저하게 높다. 그러므로, 저유전율 Si-O베이스막은 층간절연막으로 사용될 수 있고, 배선간의 기생용량은 용이하게 감소될 수 있다. 더욱이, 종래기술에서 전술한 바와 같이, CMP공정에서의 정지막 분리의 문제는 완전히 제거된다. 더욱이, 개질층들의 형성은 하전빔들의 조사에 의해 용이하게 수행될 수 있어, 반도체장치를 위한 제조비용이 용이하게 저감된다. 따라서, 본 발명에 따르면, 반도체장치의 초소형화에 따른 고집적, 고속 및 다기능의 실현이 촉진될 수 있다.
Claims (20)
- 층간절연막의 내면의 조성이 변화되어 상기 층간절연막의 표면에 형성되는 개질층(reformed layer)을 갖는 층간절연막; 및상기 개질층 위에 형성되는 배선을 포함하는 반도체장치.
- 제1층간절연막의 내면의 조성이 변화되어 상기 제1층간절연막의 표면에 형성되는 개질층을 갖는 제1층간절연막;상기 개질층 위에 형성되는 제2층간절연막;상기 제2층간절연막에 형성되는 배선구; 및상기 배선구에 전도성재료를 매설하여 형성되는 배선을 포함하는 반도체장치.
- 제1층간절연막의 내면의 조성이 변화되어 상기 제1층간절연막의 표면에 형성되는 제1개질층을 갖는 제1층간절연막;제2층간절연막의 내면의 조성이 변화되어 상기 제2층간절연막의 표면에 형성되는 제2개질층을 갖는 제2층간절연막;상기 제2층간절연막에 형성되는 배선구; 및상기 배선구에 전도성재료를 매설하여 형성되는 배선을 포함하는 반도체장치.
- 제1층간절연막의 내면의 조성이 변화되어 상기 제1층간절연막의 표면에 형성되는 제1개질층을 갖는 제1층간절연막;상기 제1층간절연막에 형성되는 비아홀;상기 비아홀에 전도성재료를 매설하여 형성되는 비아홀;제2층간절연막의 내면의 조성이 변화되어 상기 제2층간절연막의 표면에 형성되는 제2개질층을 갖는 제2층간절연막;상기 제2층간절연막에 형성되는 배선구; 및상기 배선구에 전도성재료를 매설하여 형성되는 배선을 포함하는 반도체장치.
- 제1항에 있어서, 상기 제1층간절연막은, 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 이루어지는 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되고, 상기 개질층은 과잉실리콘을 함유하는 실리콘산화막 또는 이산화실리콘막으로 구성되는 반도체장치.
- 제5항에 있어서, 상기 실세스퀴옥산들은, 히드로젼실세스퀴옥산, 메틸실세스퀴옥산, 메틸레이티드히드로젼실세스퀴옥산 및 플루오르화실세스퀴옥산으로 이루어진 그룹에서 선택되는 하나 이상의 종류로 구성되는 반도체장치.
- 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 이루어진 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되는 층간절연막을 형성하는 단계; 및상기 층간절연막의 표면을 개질시키기 위해 상기 층간절연막의 표면 위로 하전빔을 조사하여, 과잉 실리콘을 함유하는 실리콘산화층 또는 이산화실리콘층으로 형성되는 개질층을 형성하는 단계를 포함하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 실세스퀴옥산들은, 히드로젼실세스퀴옥산, 메틸실세스퀴옥산, 메틸레이티드히드로젼실세스퀴옥산 및 플루오르화실세스퀴옥산으로 이루어진 그룹에서 선택되는 하나 이상의 종류로 구성되는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 개질층은 희박가스 또는 산소가스가 이온화되는 하전빔을 조사하여 형성되는 반도체장치의 제조방법.
- 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 이루어진 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되는 제1층간절연막을 형성하는 단계;상기 제1층간절연막의 표면 위로 하전빔을 조사하여, 상기 제1층간절연막의표면에 개질층을 형성하는 단계;상기 제1개질층 위에 제2층간절연막을 형성하는 단계;상기 제2층간절연막에 배선구를 형성하는 단계; 및상기 배선구에 전도성막을 매설하는 단계를 포함하는 반도체장치의 제조방법.
- 제10항에 있어서, 상기 개질층은 희박가스 또는 산소가스가 이온화되는 하전빔을 조사하여 형성되는 반도체장치의 제조방법.
- 제10항에 있어서,상기 제1층간절연막을 보호하기 위해 에칭정지층으로서 상기 제1개질층을 이용하면서, 상기 배선구는 상기 배선구를 형성하기 위해 제2층간절연막을 선택적으로 드라이에칭하여 형성되는 반도체장치의 제조방법.
- 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 이루어진 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되는 제1층간절연막을 형성하는 단계;상기 제1층간절연막의 표면 위로 하전빔을 조사하여, 상기 제1층간절연막의 표면에 제1개질층을 형성하는 단계;상기 제1개질층 위에 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 이루어진 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되는 제2층간절연막을 형성하는 단계;상기 제2층간절연막의 표면 위로 하전빔을 조사하여, 상기 제1층간절연막의 표면에 제2개질층을 형성하는 단계;상기 제2개질층 및 상기 제2층간절연막에 배선구를 형성하는 단계; 및상기 배선구에 전도성막을 매설하는 단계를 포함하는 반도체장치의 제조방법.
- 제13항에 있어서,상기 제1층간절연막을 보호하기 위해 에칭정지층으로서 상기 제1개질층을 이용하면서, 상기 배선구는 상기 배선구를 형성하기 위해 상기 제2층간절연막을 선택적으로 드라이에칭하여 형성되는 반도체장치의 제조방법.
- 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 이루어진 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되는 제1층간절연막을 형성하는 단계;상기 제1층간절연막의 표면 위로 하전빔을 조사하여, 상기 제1층간절연막의 표면에 제1개질층을 형성하는 단계;제1층간절연막 위에 실세스퀴옥산들 또는 Si-H결합, Si-CH3결합 및 Si-F결합으로 이루어진 그룹에서 선택되는 하나 이상의 결합들을 갖는 다공성 실리카로 구성되는 제2층간절연막을 형성하는 단계;상기 제2층간절연막의 표면 위로 하전빔을 조사하여, 상기 제2층간절연막의 표면에 제2개질층을 형성하는 단계;상기 제1개질층, 상기 제1층간절연막, 상기 제2개질층 및 상기 제2층간절연막에 비아홀을 형성하는 단계;상기 제2개질층 및 상기 제2층간절연막에 배선구를 형성하는 단계; 및상기 비아홀 및 상기 배선구에 전도성막을 매설하는 단계를 포함하는 반도체장치의 제조방법.
- 제15항에 있어서,상기 제1층간절연막을 보호하기 위해 에칭정지층으로서 상기 제1개질층을 이용하면서, 상기 배선구는 상기 배선구를 형성하기 위해 상기 제2개질층 및 상기 제2층간절연막을 선택적으로 드라이에칭하여 형성되는 반도체장치의 제조방법.
- 제15항에 있어서,제2개질층이 제2층간절연막을 보호하기 위해 화학기계연마정지층으로서 이용하면서, 상기 전도성막은 전체표면 위에 전도성막을 형성하고, 상기 비아홀 및 상기 배선구가 매설된 곳을 제외한 상기 전도성막을 화학기계적 연마하여 매설되는 반도체장치의 제조방법.
- 제15항에 있어서,실세스퀴옥산들은 히드로젼실세스퀴옥산, 메틸실세스퀴옥산, 메틸레이티드히드로젼실세스퀴옥산 및 플루오르화실세스퀴옥산으로 이루어진 그룹에서 선택되는 하나 이상의 종류로 구성되는 반도체장치의 제조방법.
- 제15항에 있어서,상기 제1개질층 및 제2개질층 각각은, 과잉 실리콘을 함유하는 실리콘산화막 또는 이산화실리콘막인 반도체장치의 제조방법.
- 제15항에 있어서, 상기 제1개질층 및 제2개질층 각각은, 희박가스 또는 산소가스가 이온화된 하전빔의 조사에 의해 형성되는 반도체장치의 제조방법.
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