JP2000323569A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JP2000323569A
JP2000323569A JP11130003A JP13000399A JP2000323569A JP 2000323569 A JP2000323569 A JP 2000323569A JP 11130003 A JP11130003 A JP 11130003A JP 13000399 A JP13000399 A JP 13000399A JP 2000323569 A JP2000323569 A JP 2000323569A
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Japan
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film
insulating film
wiring
dielectric constant
low dielectric
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JP11130003A
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English (en)
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Takeshi Fujiwara
剛 藤原
Toshinori Imai
俊則 今井
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 低誘電率膜を適用した多層配線を有する半導
体集積回路装置を実現することのできる技術を提供す
る。 【解決手段】 下層配線３と上層配線５とを接続するプ
ラグ７の柱を形成した後に、プラグ７の周囲に低誘電率
膜４ａを設け、さらに低誘電率膜４ａの上層にプラズマ
ＣＶＤにより形成した酸化シリコン膜４ｂを設けている
ので、低誘電率膜４ａには微細加工を必要とせず、さら
に低誘電率膜４ａがＯ2 プラズマに晒されるのを防ぐこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、上層配線と下層配
線との間に設けられる層間絶縁膜が低誘電率膜で構成さ
れる多層配線を有する半導体集積回路装置に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】多層配線の層間絶縁膜として誘電率が
２. ５前後の有機系低誘電率膜の採用が検討されてい
る。しかしながら、有機系低誘電率膜は炭素や水素をそ
の主成分としていることから、酸素（Ｏ2 ）プラズマ耐
性が劣るという問題がある。
【０００３】すなわち、有機系低誘電率膜は、Ｏ2 系を
ベースとしたガスでエッチングされるが、有機系低誘電
率膜はレジストと同種の材料であり、レジストもＯ2 系
ガスによりエッチングされてしまうため、有機系低誘電
率膜のエッチングにはレジストをマスクとして使用でき
ない。このため、ハードマスクを用いてエッチングする
ことになる。しかし、ハードマスクのエッチングにはレ
ジストが必要であり、レジストの除去には、通常、Ｏ2
プラズマによるアッシングを行うので、有機系低誘電率
膜が露出していると、この有機系低誘電率膜もアッシン
グによって除去されてしまう。
【０００４】そこで、例えば株式会社プレスジャーナル
発行「セミコンダクタ・ワールド（Semiconductor Wor
d）」１９９８年１１月号、Ｐ７４〜Ｐ７６に記載され
ているように、エッチング条件の最適化を行うことで、
有機系低誘電率膜のエッチングが終了すると同時にレジ
ストを除去する、またはプラズマ処理によって有機系低
誘電率膜の表面にバリア層を形成するなどのプロセスが
試みられている。
【０００５】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、前記プロセスは何れもプ
ロセスウインドが狭く、さらに有機系低誘電率膜は加工
そのものが難しいため、量産技術に適用することは難し
いことが明らかとなった。さらに、有機系低誘電率膜は
金属膜との接着性が悪く、金属膜によって構成される配
線層と接触する有機系低誘電率膜は剥がれやすいという
課題も残されている。
【０００６】本発明の目的は、低誘電率膜を適用した多
層配線を有する半導体集積回路装置を実現することので
きる技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、下層配線上に層
間絶縁膜を挟んで上層配線が設けられ、下層配線と上層
配線とはプラグを介して接続された多層配線を備えてお
り、上記下層配線の側壁および上記プラグの側壁に第１
の酸化シリコン膜からなるサイドウォールがそれぞれ形
成され、上記層間絶縁膜は低誘電率膜の上層に第２の酸
化シリコン膜が設けられた積層膜を有しているものであ
る。
【０００９】（２）本発明の半導体集積回路装置は、下
層配線上に層間絶縁膜を挟んで上層配線が設けられ、下
層配線と上層配線とはプラグを介して接続された多層配
線を備えており、上記下層配線の側壁および上記プラグ
の側壁に第１の酸化シリコン膜からなるサイドウォール
がそれぞれ形成され、上記層間絶縁膜を構成する少なく
とも１層の絶縁膜は低誘電率膜であり、低誘電率膜の表
面にこの低誘電率膜を改質した酸化層が形成されている
ものである。
【００１０】（３）本発明の半導体集積回路装置は、配
線層の側壁に酸化シリコン膜からなるサイドウォールが
形成され、隣接する配線層の間に低誘電率膜が埋め込ま
れ、さらに低誘電率膜の上層に窒化シリコン膜が形成さ
れているものである。
【００１１】（４）本発明の半導体集積回路装置は、前
記（１）、（２）または（３）の多層配線において、低
誘電率膜を有機系絶縁膜とするものである。
【００１２】（５）本発明の半導体集積回路装置は、前
記（１）の多層配線において、第１の酸化シリコン膜ま
たは第２の酸化シリコン膜はプラズマＣＶＤによって成
膜されたものである。
【００１３】（６）本発明の半導体集積回路装置は、前
記（３）の多層配線において、酸化シリコンおよび窒化
シリコン膜はプラズマＣＶＤによって成膜されたもので
ある。
【００１４】（７）本発明の半導体集積回路装置の製造
方法は、半導体基板上に下層配線を形成した後、下層配
線の上層に第１の酸化シリコン膜を形成し、次いで第１
の酸化シリコン膜を開口して下層配線に達する接続孔を
形成する工程と、接続孔に導電膜を埋め込み、プラグを
形成する工程と、前記第１の絶縁膜をエッチングするこ
とにより、下層配線の側壁およびプラグの側壁に第１の
酸化シリコン膜からなるサイドウォールをそれぞれ形成
する工程と、半導体基板上に低誘電率膜を堆積する工程
と、プラグの上部の前記低誘電率膜を除去して前記プラ
グの上面を露出させた後、半導体基板上に第２の酸化シ
リコン膜を堆積する工程と、プラグの上部の前記第２の
絶縁膜を除去して前記プラグの上面を露出させた後、前
記第２の絶縁膜の上部に、上層配線を形成する工程とを
有するものである。
【００１５】（８）本発明の半導体集積回路装置の製造
方法は、半導体基板上に下層配線を形成した後、下層配
線の上層に第１の酸化シリコン膜を形成し、次いで第１
の酸化シリコン膜を開口して下層配線に達する接続孔を
形成する工程と、接続孔に導電膜を埋め込み、プラグを
形成する工程と、前記第１の絶縁膜をエッチングするこ
とにより、下層配線の側壁およびプラグの側壁に第１の
酸化シリコン膜からなるサイドウォールをそれぞれ形成
する工程と、半導体基板上に低誘電率膜を堆積する工程
と、プラグの上部の前記低誘電率膜を除去して前記プラ
グの上面を露出させた後、低誘電率膜の表面を改質して
酸化層を形成する工程と、前記酸化層が形成された前記
低誘電率膜の上部に上層配線を形成する工程とを有する
ものである。
【００１６】（９）本発明の半導体集積回路装置の製造
方法は、最上層を酸化シリコン膜で構成した少なくとも
２層の絶縁膜からなる層間絶縁膜を半導体基板上に形成
した後、層間絶縁膜に溝パターンを形成する工程と、溝
パターンの内部に配線層を埋め込み形成した後、前記第
１の絶縁膜をエッチングすることにより、配線層の側壁
に上記酸化シリコン膜からなるサイドウォールを形成す
る工程と、半導体基板上に低誘電率膜を堆積する工程
と、プラグの上部の前記低誘電率膜を除去して前記プラ
グの上面を露出させる工程と、半導体基板上に窒化シリ
コン膜を堆積する工程とを有するものである。
【００１７】（１０）本発明の半導体集積回路装置の製
造方法は、前記（７）、（８）または（９）の多層配線
の製造方法において、前記プラグの上部の低誘電率膜を
化学的機械研磨法によって除去するものである。
【００１８】上記した手段によれば、下層配線と上層配
線とを接続するプラグの柱を形成した後に、プラグの周
囲に低誘電率膜を埋め込み、さらに低誘電率膜の上層に
プラズマＣＶＤにより形成した酸化シリコン膜を設け
る、または低誘電率膜の表面に低圧Ｏ2 プラズマ処理を
施して緻密な酸化層を設けるので、低誘電率膜には微細
加工を必要とせず、さらに低誘電率膜がＯ2 プラズマに
晒されるのを防ぐことができる。
【００１９】また、上記した手段によれば、配線層を形
成した後に、隣接する配線層の間に低誘電率膜を埋め込
み、さらに低誘電率膜の上層にプラズマＣＶＤにより形
成した窒化シリコン膜を設けるので、低誘電率膜には微
細加工を必要とせず、さらに低誘電率膜がＯ2 プラズマ
に晒されるのを防ぐことができる。
【００２０】また、上記した手段によれば、金属膜で構
成する配線層の側壁を酸化シリコン膜からなるサイドウ
ォールで被覆することにより、金属膜と低誘電率膜とが
直接接触する面積を減らすことができ、低誘電率膜の剥
がれを抑制することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００２２】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２３】（実施の形態１）図１は、本発明の一実施
の形態である多層配線を示す半導体基板の要部断面図で
ある。
【００２４】図１に示すように、半導体基板１上に形成
された半導体素子（図示せず）の上方には層間絶縁膜２
を介して下層配線３が形成されている。下層配線３上に
は、層間絶縁膜４を挟んで上層配線５が形成されてお
り、下層配線３と上層配線５とは接続孔６に埋め込まれ
たプラグ７を介して接続されている。層間絶縁膜４は２
層構造を有しており、下層膜は非フッ素系ポリマ膜、フ
ッ素系ポリマ膜または有機ＳＯＧ（Spin On Glass ）膜
などからなる有機系の低誘電率膜４ａで構成し、上層膜
はプラズマＣＶＤ（Chemical Vapor Deposition ）によ
って成膜された酸化シリコン膜４ｂで構成されている。
下層配線３の側壁およびプラグ７の側壁には、酸化シリ
コン膜からなるサイドウォール８ａがそれぞれ形成さ
れ、このサイドウォール８ａは低誘電率膜４ａと下層配
線３との接着層となる。
【００２５】次に、本実施の形態である多層配線の製造
方法を図２〜図６を用いて説明する。
【００２６】まず、図２に示すように、半導体素子（図
示せず）が形成された半導体基板１上にその表面が平坦
化された層間絶縁膜２を形成した後、この層間絶縁膜２
の上層に下層配線３を形成する。下層配線３は、例えば
アルミニウム合金（Ａｌ）膜、タングステン（Ｗ）膜ま
たは銅（Ｃｕ）膜などによって構成されている。
【００２７】次いで、下層配線３の上層にプラズマＣＶ
Ｄによって酸化シリコン膜８を形成する。酸化シリコン
膜８は、例えばモノシラン（ＳｉＨ4 ）と酸素（Ｏ2 ）
とをソースガスに用い、電子サイクロトロン（Electron
Cyclotron Resonance；ＥＣＲ）、誘電結合プラズマ
（Inductively Coupled Plasma；ＩＣＰ）またはヘリコ
ン波などのプラズマ源を用いた高密度プラズマＣＶＤ、
または例えばテトラエトキシシラン（ＴＥＯＳ；Ｓｉ
（ＯＣ2 Ｈ5 ）4 ）とオゾン（Ｏ3 ）とをソースガスに
用い、高周波（Radio Frequency ；ＲＦ）プラズマ源を
用いたプラズマＣＶＤなどによって形成される。
【００２８】次に、レジストパターンをマスクとしたド
ライエッチングで、酸化シリコン膜８を開口し、下層配
線３に達する接続孔６を形成する。その後、接続孔６の
内部にプラグ７を形成する。プラグ７は、酸化シリコン
膜８の上層にｎ型不純物、例えばリン（Ｐ）を添加した
多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶
シリコン膜の表面を化学的機械研磨（Chemical Mechani
cal Polishing ；ＣＭＰ）法で研磨して接続孔６の内部
に残すことにより形成する。
【００２９】次に、図３に示すように、酸化シリコン膜
８が異方的にエッチングされる条件で全面エッチバック
を行い、下層配線３の側壁およびプラグ７の側壁に酸化
シリコン膜８によって構成されるサイドウォール８ａを
それぞれ残す。このサイドウォール８ａは、後の工程で
形成される低誘電率膜４ａと下層配線３との接着性を向
上するために設けられる。
【００３０】次に、図４に示すように、半導体基板１の
全面に、プラグ７を覆って低誘電率膜４ａを形成する。
低誘電率膜４ａには、非フッ素系ポリマ膜、フッ素系ポ
リマ膜または有機ＳＯＧ膜などが用いられるが、後の工
程で半導体基板１に施される熱処理に耐えることのでき
る材料が選択され、例えば約６００℃の耐熱性を有する
有機ＳＯＧ膜（ε〜２. ６）が用いられる。
【００３１】なお、モノマのソースガスをプラズマ中で
重合させて形成されるポリマ膜を低誘電率膜４ａに用い
る場合は、半導体基板１に施される熱処理温度はポリマ
膜が耐えることのできる温度に設定する。
【００３２】次いで、図５に示すように、フッ素（Ｆ）
系プラズマを用いて、プラグ７の上面が露出するまで低
誘電率膜４ａの表面をエッチバックした後、半導体基板
１の全面にプラズマＣＶＤによって酸化シリコン膜４ｂ
を形成する。酸化シリコン膜４ｂは、例えばモノシラン
と酸素とをソースガスに用い、電子サイクロトロン、誘
電結合プラズマまたはヘリコン波などのプラズマ源を用
いた高密度プラズマＣＶＤ、または例えばテトラエトキ
シシランとオゾンとをソースガスに用い、高周波プラズ
マ源を用いたプラズマＣＶＤなどによって形成される。
この酸化シリコン膜４ｂは、後の工程で低誘電率膜４ａ
がＯ2 プラズマに晒されないための保護膜として機能す
る。
【００３３】次に、図６に示すように、酸化シリコン膜
４ｂをＣＭＰ法によって研磨し、その表面を平坦化する
と同時に、プラグ７の上面を露出させる。その後、前記
図１に示したように、半導体基板１上に金属膜（図示せ
ず）を形成し、次いでレジストパターンをマスクとして
上記金属膜をエッチングした後、Ｏ2 プラズマによるア
ッシングによってレジストパターンを除去して上層配線
５が形成される。
【００３４】このように、本実施の形態１によれば、下
層配線３と上層配線５とを接続するプラグ７の柱を形成
した後に、プラグ７の周囲に低誘電率膜４ａを埋め込
み、さらに低誘電率膜４ａの上層にプラズマＣＶＤによ
り形成した酸化シリコン膜４ｂを設けているので、低誘
電率膜４ａには微細加工を必要とせず、さらに低誘電率
膜４ａがＯ2 プラズマに晒されるのを防ぐことができ
る。また、金属膜で構成する下層配線３の側壁を酸化シ
リコン膜８からなるサイドウォール８ａで被覆すること
により、下層配線３と低誘電率膜４ａとが直接接触する
面積を減らすことができ、低誘電率膜４ａの剥がれを抑
制することができる。
【００３５】（実施の形態２）図７は、本発明の他の実
施の形態である多層配線を示す半導体基板の要部断面図
である。
【００３６】図７に示すように、半導体基板１上に形成
された半導体素子（図示せず）の上方には層間絶縁膜２
を介して下層配線３が形成されている。下層配線３上に
は、層間絶縁膜４を挟んで上層配線５が形成されてお
り、下層配線３と上層配線５とは接続孔６に埋め込まれ
たプラグ７を介して接続されている。層間絶縁膜４は、
非フッ素系ポリマ膜、フッ素系ポリマ膜または有機ＳＯ
Ｇ膜などからなる低誘電率膜４ａで構成され、その表面
には低誘電率膜４ａを低圧Ｏ2 プラズマ処理を施して形
成された緻密な酸化層４ｃ（網掛けのハッチングで示
す）が形成されている。下層配線３の側壁およびプラグ
７の側壁には、酸化シリコン膜からなるサイドウォール
８ａがそれぞれ形成され、このサイドウォール８ａは低
誘電率膜４ａと下層配線３との接着層となる。
【００３７】本実施の形態２である多層配線の製造方法
を図８および図９を用いて説明する。
【００３８】まず、前記実施の形態１において前記図２
〜図４を用いて説明した製造方法と同様に、下層配線２
に接して形成した柱状のプラグ５を覆って低誘電率膜４
ａを形成する。
【００３９】次に、図８に示すように、低誘電率膜４ａ
の表面をＣＭＰ法によって研磨し、その表面を平坦化す
ると同時に、プラグ７の上面を露出させる。次いで、図
９に示すように、低誘電率膜４ａに低圧Ｏ2 プラズマ処
理を施し、励起された酸化イオンによってその表面のみ
を酸化して緻密な酸化層４ｃを形成する。この酸化層４
ｃはＯ2 プラズマに対するバリアとして作用するので、
この結果、低誘電率膜４ａの耐Ｏ2 プラズマ特性を向上
することができる。
【００４０】その後、前記図７に示したように、半導体
基板１上に金属膜（図示せず）を形成し、次いでレジス
トパターンをマスクとして上記金属膜をエッチングした
後、Ｏ2 プラズマによるアッシングによってレジストパ
ターンを除去して上層配線３が形成される。
【００４１】このように、本実施の形態２によれば、下
層配線３と上層配線５とを接続する柱状のプラグ７の周
囲に低誘電率膜４ａを埋め込み、さらに低誘電率膜４ａ
の表面に緻密で耐Ｏ2 プラズマ性の高い酸化層４ｃを設
けているので、低誘電率膜４ａには微細加工を必要とせ
ず、さらに低誘電率膜４ａがＯ2 プラズマに晒されるの
を防ぐことができる。
【００４２】（実施の形態３）図１０は、本発明の他の
実施の形態であるシングルダマシンプロセスを適用した
多層配線を示す半導体基板の要部断面図である。
【００４３】図１０に示すように、半導体基板９上に形
成された半導体素子（図示せず）の上方には層間絶縁膜
１０を挟んで第１層配線１１が形成されている。第１層
配線１１上には、酸化シリコン膜１２を挟んで第２層配
線１３が形成されており、第１層配線１１と第２層配線
１３とは酸化シリコン膜１２に設けられた接続孔１４に
埋め込まれたプラグ１５によって接続されている。
【００４４】第２層配線１３の側壁には酸化シリコン膜
からなるサイドウォール１６ａが形成されており、さら
に隣接する第２層配線１３の間を低誘電率膜１７によっ
て埋め込んでいる。低誘電率膜１７は非フッ素系ポリマ
膜、フッ素系ポリマ膜または有機ＳＯＧ膜などによって
構成される。低誘電率膜１７と酸化シリコン膜１２との
間には、後述するように第２層配線１３を埋め込む溝パ
ターン１８を形成する際のエッチングストッパとして機
能する窒化シリコン膜１９が設けてある。
【００４５】さらに、第２層配線１３上には、酸化シリ
コン膜２０を挟んで第３層配線２１が形成されており、
第２層配線１３と第３層配線２１とは酸化シリコン膜２
０に設けられた穴パターン２２に埋め込まれたプラグ２
３によって接続されている。低誘電率膜１７と酸化シリ
コン膜２０との間には酸化シリコン膜２０を加工する際
のエッチングストッパとして、また低誘電率膜１７の保
護膜として機能する窒化シリコン膜２４が設けられてい
る。
【００４６】本実施の形態３である多層配線のシングル
ダマシンプロセスを適用した製造方法を図１１〜図１５
を用いて説明する。
【００４７】まず、図１１に示すように、半導体素子
（図示せず）が形成された半導体基板９上に半導体素子
に接続された第１層配線１１を形成する。なお、半導体
素子と第１層配線１１との間には、両者を絶縁するため
の層間絶縁膜１０が形成されており、この層間絶縁膜１
０は、例えば酸化シリコン膜および平坦化されたＢＰＳ
Ｇ（Boron-doped Phospho Silicate Glass）膜からなる
積層膜によって構成されている。
【００４８】次に、半導体基板９上に、例えばテトラエ
トキシシランとオゾンとをソースガスに用いたプラズマ
ＣＶＤによって酸化シリコン膜１２を堆積した後、レジ
ストパターンをマスクとして酸化シリコン膜１２をエッ
チングして、第１層配線１１と第２層配線１３とを接続
するための接続孔１４を酸化シリコン膜１２に形成す
る。
【００４９】この後、半導体基板９上に金属膜、例えば
タングステン膜を堆積し、次いでこのタングステン膜の
表面をＣＭＰ法によって研磨して、上記接続孔１４にタ
ングステン膜を埋め込み、タングステン膜からなるプラ
グ１５を形成する。
【００５０】次に、半導体基板９上にプラズマＣＶＤに
よって厚さが５０ｎｍ程度の窒化シリコン膜１９を堆積
し、続いて窒化シリコン膜１９の上層に、例えばテトラ
エトキシシランとオゾンとをソースガスに用いたプラズ
マＣＶＤによって酸化シリコン膜１６を堆積することに
よって、酸化シリコン膜１６および窒化シリコン膜１９
からなる層間絶縁膜を形成する。
【００５１】次に、レジストパターンをマスクとして酸
化シリコン膜１６をエッチングし、第２層配線１３が埋
め込まれる溝パターン１８を形成する。この際、窒化シ
リコン膜１９が酸化シリコン膜１６のエッチングのスト
ッパとなる。次いで、露出している窒化シリコン膜１９
を除去して上記プラグ１５の表面を露出させる。
【００５２】次に、プラグ１５に接するように窒化チタ
ン（ＴｉＮ）膜１３ａおよび銅膜１３ｂを順次堆積した
後、ＣＭＰ法によって銅膜１３ｂの表面および露出した
窒化チタン膜１３ａの表面を研磨して、溝パターン１８
に窒化チタン膜１３ａおよび銅膜１３ｂを埋め込み、窒
化チタン膜１３ａおよび銅膜１３ｂからなる第２層配線
１３を形成する。窒化チタン膜１３ａは銅の拡散を防ぐ
バリア膜である。
【００５３】次に、図１２に示すように、酸化シリコン
膜１６が異方的にエッチングされる条件で全面エッチバ
ックを行い、第２層配線１３の側壁に酸化シリコン膜１
６によって構成されるサイドウォール１６ａを残す。こ
のサイドウォール１６ａは、低誘電率膜１７と第２層配
線１３との接着性を向上するために設けられる。
【００５４】次に、図１３に示すように、半導体基板１
の全面に、第２層配線１３を覆って低誘電率膜１７を形
成する。低誘電率膜１７には、非フッ素系ポリマ膜、フ
ッ素系ポリマ膜または有機ＳＯＧ膜などが用いられる
が、後の工程で半導体基板９に施される熱処理に耐える
ことのできる材料が選択され、例えば約６００℃の耐熱
性を有する有機ＳＯＧ膜（ε〜２. ６）が用いられる。
【００５５】なお、モノマのソースガスをプラズマ中で
重合させて形成されるポリマ膜を低誘電率膜１７に用い
る場合は、半導体基板９に施される熱処理温度はポリマ
膜が耐えることのできる温度に設定する。
【００５６】次いで、図１４に示すように、低誘電率膜
１７をＣＭＰ法によって研磨し、その表面を平坦化する
と同時に、第２層配線１３の上面を露出させた後、図１
５に示すように、半導体基板９の全面にプラズマＣＶＤ
によって窒化シリコン膜２４を形成する。続いて窒化シ
リコン膜２４の上層に、例えばテトラエトキシシランと
オゾンとをソースガスに用いたプラズマＣＶＤによって
酸化シリコン膜２０を堆積することにより、酸化シリコ
ン膜２０および窒化シリコン膜２４からなる層間絶縁膜
を形成する。
【００５７】次に、レジストパターンをマスクとして酸
化シリコン膜２０をエッチングし、プラグ２３が埋め込
まれる穴パターン２２を形成する。この際、上記窒化シ
リコン膜２４は、酸化シリコン膜２０のエッチングのス
トッパとなると同時に、低誘電率膜１７がＯ2 プラズマ
に晒されないための保護膜としても機能する。次いで、
窒化シリコン膜２４をエッチングして第２層配線１３の
表面の一部を露出させる。
【００５８】次に、第２層配線１３に接するようにタン
グステン膜を堆積した後、ＣＭＰ法によってタングステ
ン膜の表面を研磨して、穴パターン２２にタングステン
膜を埋め込み、タングステン膜からなるプラグ２３を形
成する。その後、前記図１０に示したように、半導体基
板１上に金属膜（図示せず）を形成し、次いでレジスト
パターンをマスクとして上記金属膜をエッチングした
後、Ｏ2 プラズマによるアッシングによってレジストパ
ターンを除去して第３層配線２１が形成される。
【００５９】なお、本実施の形態３では、シングルダマ
シンプロセスに適用したが、デュアルダマシンプロセス
にも適用可能である。
【００６０】このように、本実施の形態３によれば、第
２層配線１３を形成した後に、隣接する第２層配線１３
の間に低誘電率膜１７を埋め込み、さらに低誘電率膜１
７の上層にプラズマＣＶＤにより形成した窒化シリコン
膜２４を設けているので、低誘電率膜１７には微細加工
を必要とせず、さらに低誘電率膜１７がＯ2 プラズマに
晒されるのを防ぐことができる。
【００６１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６３】本発明によれば、低誘電率膜には微細加工
を必要とせず、低誘電率膜がＯ2 プラズマに晒されるの
を防ぐことができ、さらに低誘電率膜の剥がれが抑制で
きるので、低誘電率膜を多層配線における層間絶縁膜に
適用できる。これにより、層間絶縁膜の低誘電率化が図
れるので、半導体集積回路装置の寄生容量が低減されて
動作速度の高速化が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である多層配線を示す半
導体基板の要部断面図である。
【図２】本発明の一実施の形態である多層配線の製造方
法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である多層配線の製造方
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である多層配線の製造方
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である多層配線の製造方
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である多層配線の製造方
法を示す半導体基板の要部断面図である。
【図７】本発明の他の実施の形態である多層配線を示す
半導体基板の要部断面図である。
【図８】本発明の他の実施の形態である多層配線の製造
方法を示す半導体基板の要部断面図である。
【図９】本発明の他の実施の形態である多層配線の製造
方法を示す半導体基板の要部断面図である。
【図１０】本発明の他の実施の形態である多層配線を示
す半導体基板の要部断面図である。
【図１１】本発明の他の実施の形態である多層配線のシ
ングルダマシンプロセスを用いた製造方法を示す半導体
基板の要部断面図である。
【図１２】本発明の他の実施の形態である多層配線のシ
ングルダマシンプロセスを用いた製造方法を示す半導体
基板の要部断面図である。
【図１３】本発明の他の実施の形態である多層配線のシ
ングルダマシンプロセスを用いた製造方法を示す半導体
基板の要部断面図である。
【図１４】本発明の他の実施の形態である多層配線のシ
ングルダマシンプロセスを用いた製造方法を示す半導体
基板の要部断面図である。
【図１５】本発明の他の実施の形態である多層配線のシ
ングルダマシンプロセスを用いた製造方法を示す半導体
基板の要部断面図である。
【符号の説明】
１ 半導体基板 ２ 層間絶縁膜 ３ 下層配線 ４ 層間絶縁膜 ４ａ 低誘電率膜 ４ｂ 酸化シリコン膜 ４ｃ 酸化層 ５ 上層配線 ６ 接続孔 ７ プラグ ８ 酸化シリコン膜 ８ａ サイドウォール ９ 半導体基板 １０ 層間絶縁膜 １１ 第１層配線 １２ 酸化シリコン膜 １３ 第２層配線 １３ａ 窒化チタン膜 １３ｂ 銅膜 １４ 接続孔 １５ プラグ １６ 酸化シリコン膜 １６ａ サイドウォール １７ 低誘電率膜 １８ 溝パターン １９ 窒化シリコン膜 ２０ 酸化シリコン膜 ２１ 第３層配線 ２２ 穴パターン ２３ プラグ ２４ 窒化シリコン膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 HH33 JJ04 JJ19 KK09 KK11 KK19 KK33 LL04 MM01 MM02 MM12 MM13 NN19 QQ09 QQ25 QQ31 QQ37 QQ48 QQ89 RR04 RR06 RR15 RR24 RR25 SS01 SS02 SS04 SS15 TT04 TT08 XX01 XX14 XX24

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 下層配線上に層間絶縁膜を挟んで上層配
    線が設けられ、前記下層配線と前記上層配線とはプラグ
    を介して接続された多層配線を備えた半導体集積回路装
    置であって、前記下層配線の側壁および前記プラグの側
    壁に第１の絶縁膜からなるサイドウォールがそれぞれ形
    成され、前記層間絶縁膜は低誘電率膜の上層に第２の絶
    縁膜が設けられた積層膜を有していることを特徴とする
    半導体集積回路装置。
  2. 【請求項２】 下層配線上に層間絶縁膜を挟んで上層配
    線が設けられ、前記下層配線と前記上層配線とはプラグ
    を介して接続された多層配線を備えた半導体集積回路装
    置であって、前記下層配線の側壁および前記プラグの側
    壁に第１の絶縁膜からなるサイドウォールがそれぞれ形
    成され、前記層間絶縁膜を構成する少なくとも１層の絶
    縁膜は低誘電率膜であり、前記低誘電率膜の表面に前記
    低誘電率膜を改質した酸化層が形成されていることを特
    徴とする半導体集積回路装置。
  3. 【請求項３】 配線層の側壁に第１の絶縁膜からなるサ
    イドウォールが形成され、隣接する前記配線層の間に低
    誘電率膜が埋め込まれ、前記低誘電率膜の上層に第２の
    絶縁膜が形成されていることを特徴とする半導体集積回
    路装置。
  4. 【請求項４】 請求項１、２または３記載の半導体集積
    回路装置において、前記低誘電率膜は有機系絶縁膜であ
    ることを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項１記載の半導体集積回路装置にお
    いて、前記第１の絶縁膜または前記第２の絶縁膜は、プ
    ラズマＣＶＤによって成膜された酸化シリコン膜である
    ことを特徴とする半導体集積回路装置。
  6. 【請求項６】 請求項３記載の半導体集積回路装置にお
    いて、前記第１の絶縁膜は、プラズマＣＶＤによって成
    膜された酸化シリコン膜であり、前記第２の絶縁膜は、
    プラズマＣＶＤによって成膜された窒化シリコン膜であ
    ることを特徴とする半導体集積回路装置。
  7. 【請求項７】 (a).半導体基板上に下層配線を形成した
    後、前記下層配線の上層に第１の絶縁膜を形成し、次い
    で前記第１の絶縁膜を開口して前記下層配線に達する接
    続孔を形成する工程と、(b).前記接続孔に導電膜を埋め
    込み、プラグを形成する工程と、(c).前記第１の絶縁膜
    をエッチングすることにより、前記下層配線の側壁およ
    び前記プラグの側壁に前記第１の絶縁膜からなるサイド
    ウォールをそれぞれ形成する工程と、(d).前記半導体基
    板上に低誘電率膜を堆積する工程と、(e).前記プラグの
    上部の前記低誘電率膜を除去して前記プラグの上面を露
    出させた後、前記半導体基板上に第２の絶縁膜を堆積す
    る工程と、(f).前記プラグの上部の前記第２の絶縁膜を
    除去して前記プラグの上面を露出させた後、前記第２の
    絶縁膜の上部に、上層配線を形成する工程とを有するこ
    とを特徴とする半導体集積回路装置の製造方法。
  8. 【請求項８】 (a).半導体基板上に下層配線を形成した
    後、前記下層配線の上層に第１の絶縁膜を形成し、次い
    で前記第１の絶縁膜を開口して前記下層配線に達する接
    続孔を形成する工程と、(b).前記接続孔に導電膜を埋め
    込み、プラグを形成する工程と、(c).前記第１の絶縁膜
    をエッチングすることにより、前記下層配線の側壁およ
    び前記プラグの側壁に前記第１の絶縁膜からなるサイド
    ウォールをそれぞれ形成する工程と、(d).前記半導体基
    板上に低誘電率膜を堆積する工程と、(e).前記プラグの
    上部の前記低誘電率膜を除去して前記プラグの上面を露
    出させた後、前記低誘電率膜の表面を改質して酸化層を
    形成する工程と、(f).前記酸化層が形成された前記低誘
    電率膜の上部に上層配線を形成する工程とを有すること
    を特徴とする半導体集積回路装置の製造方法。
  9. 【請求項９】 (a).最上層を第１の絶縁膜で構成した少
    なくとも２層の絶縁膜からなる層間絶縁膜を半導体基板
    上に形成した後、前記層間絶縁膜に溝パターンを形成す
    る工程と、(b).前記溝パターンの内部に配線層を埋め込
    み形成した後、前記第１の絶縁膜をエッチングすること
    により、前記配線層の側壁に前記第１の絶縁膜からなる
    サイドウォールを形成する工程と、(c).前記半導体基板
    上に低誘電率膜を堆積する工程と、(d).前記プラグの上
    部の前記低誘電率膜を除去して前記プラグの上部の前記
    低誘電率膜を除去して前記プラグの上面を露出させる工
    程と、(e).前記半導体基板上に第２の絶縁膜を堆積する
    工程とを有することを特徴とする半導体集積回路装置の
    製造方法。
  10. 【請求項１０】 請求項７、８または９記載の半導体集
    積回路装置の製造方法において、前記プラグの上部の前
    記低誘電率膜を化学的機械研磨法によって除去すること
    を特徴とする半導体集積回路装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246707A (ja) * 2001-02-16 2002-08-30 Dainippon Printing Co Ltd ウェットエッチングされた絶縁体及び電子回路部品
US6670709B2 (en) 2000-02-10 2003-12-30 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP2012530362A (ja) * 2009-06-19 2012-11-29 アイメック 金属／有機誘電体界面でのクラックの低減

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