JP2000150517A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2000150517A JP2000150517A JP10324594A JP32459498A JP2000150517A JP 2000150517 A JP2000150517 A JP 2000150517A JP 10324594 A JP10324594 A JP 10324594A JP 32459498 A JP32459498 A JP 32459498A JP 2000150517 A JP2000150517 A JP 2000150517A
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Abstract
(57)【要約】
【課題】 Ｃｕ配線を有する半導体集積回路装置の信頼
度を向上することのできる技術を提供する。 【解決手段】 ダマシンプロセスでＣｕ配線Ｍ1 を形成
した後、半導体基板１に減圧状態においてシラン系ガス
雰囲気中で約３５０℃の熱処理を施し、Ｃｕ配線Ｍ1 の
表面に選択的にシリサイド層（ＣｕＳｉx ）６を形成す
る。このシリサイド層６によって、Ｃｕ配線Ｍ1 からの
Ｃｕの拡散を防ぎ、また、Ｃｕ配線Ｍ1 とＣｕ配線Ｍ1
の上層に形成される窒化シリコン膜７との接着性を向上
させる。
度を向上することのできる技術を提供する。 【解決手段】 ダマシンプロセスでＣｕ配線Ｍ1 を形成
した後、半導体基板１に減圧状態においてシラン系ガス
雰囲気中で約３５０℃の熱処理を施し、Ｃｕ配線Ｍ1 の
表面に選択的にシリサイド層（ＣｕＳｉx ）６を形成す
る。このシリサイド層６によって、Ｃｕ配線Ｍ1 からの
Ｃｕの拡散を防ぎ、また、Ｃｕ配線Ｍ1 とＣｕ配線Ｍ1
の上層に形成される窒化シリコン膜７との接着性を向上
させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、絶縁膜に形成され
た溝内に銅（Ｃｕ）またはＣｕを主体とする導体膜を埋
め込むことで形成される配線技術に適用して有効な技術
に関するものである。
置およびその製造技術に関し、特に、絶縁膜に形成され
た溝内に銅（Ｃｕ）またはＣｕを主体とする導体膜を埋
め込むことで形成される配線技術に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】ＣｕまたはＣｕを主体とする配線（以
下、Ｃｕ配線という）は、低抵抗化が図れること、高い
エレクトロマイグレーション（ＥＭ）耐性を有すること
から、０. ２μｍ以下のプロセスの配線層として有望視
されている。Ｃｕ配線の形成は、Ｃｕのエッチングまた
は層間絶縁膜の埋め込みの難しさから、ダマシンプロセ
スが採用されている。すなわち、層間絶縁膜を形成した
後、この層間絶縁膜に配線の溝形状を形成し、次いでＣ
ｕを成膜して上記溝にＣｕ膜を埋め込んだ後に化学的機
械研磨（Chemical Mechanical Polishing ：ＣＭＰ）技
術でその表面を平坦化することによって、Ｃｕ配線は形
成される。
下、Ｃｕ配線という）は、低抵抗化が図れること、高い
エレクトロマイグレーション（ＥＭ）耐性を有すること
から、０. ２μｍ以下のプロセスの配線層として有望視
されている。Ｃｕ配線の形成は、Ｃｕのエッチングまた
は層間絶縁膜の埋め込みの難しさから、ダマシンプロセ
スが採用されている。すなわち、層間絶縁膜を形成した
後、この層間絶縁膜に配線の溝形状を形成し、次いでＣ
ｕを成膜して上記溝にＣｕ膜を埋め込んだ後に化学的機
械研磨（Chemical Mechanical Polishing ：ＣＭＰ）技
術でその表面を平坦化することによって、Ｃｕ配線は形
成される。
【０００３】なお、Ｃｕ配線については、例えばプレス
ジャーナル発行「月刊セミコンダクター・ワールド（Se
miconductor World ）」１９９７年１２月号、ｐ１７２
〜２０２などに記載されている。
ジャーナル発行「月刊セミコンダクター・ワールド（Se
miconductor World ）」１９９７年１２月号、ｐ１７２
〜２０２などに記載されている。
【０００４】
【発明が解決しようとする課題】ところで、Ｃｕは酸化
されやすい、酸化シリコン膜中に拡散しやすいという性
質を有している。Ｃｕの酸化はＣｕ配線の抵抗の増加を
招き、Ｃｕの拡散はリーク電流またはＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）のしきい値電圧のバラツキ、さらに層間絶縁膜の高
誘電率化の原因となる。このため、Ｃｕ配線の下層にバ
リア層を設け、さらに、Ｃｕ配線の上層にプラスマＣＶ
Ｄ（Chemical Vapor Deposition ）法によって形成され
る窒化シリコン膜を設けることによって、Ｃｕの酸化お
よびＣｕの拡散を防いでいる。
されやすい、酸化シリコン膜中に拡散しやすいという性
質を有している。Ｃｕの酸化はＣｕ配線の抵抗の増加を
招き、Ｃｕの拡散はリーク電流またはＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）のしきい値電圧のバラツキ、さらに層間絶縁膜の高
誘電率化の原因となる。このため、Ｃｕ配線の下層にバ
リア層を設け、さらに、Ｃｕ配線の上層にプラスマＣＶ
Ｄ（Chemical Vapor Deposition ）法によって形成され
る窒化シリコン膜を設けることによって、Ｃｕの酸化お
よびＣｕの拡散を防いでいる。
【０００５】しかしながら、本発明者が検討したところ
によると、Ｃｕ配線の上層の窒化シリコン膜上に酸化シ
リコン膜を形成した後、レジストパターンをマスクにし
てこの酸化シリコン膜および窒化シリコン膜を順次エッ
チングし、Ｃｕ配線に達する開孔部（スルーホール）を
設けると、露出したＣｕ配線の表面およびスルーホール
の側壁などにＣｕの酸化物（例えばＣｕＯ、Ｃｕ2 Ｏ）
が存在することが明らかとなった。
によると、Ｃｕ配線の上層の窒化シリコン膜上に酸化シ
リコン膜を形成した後、レジストパターンをマスクにし
てこの酸化シリコン膜および窒化シリコン膜を順次エッ
チングし、Ｃｕ配線に達する開孔部（スルーホール）を
設けると、露出したＣｕ配線の表面およびスルーホール
の側壁などにＣｕの酸化物（例えばＣｕＯ、Ｃｕ2 Ｏ）
が存在することが明らかとなった。
【０００６】このＣｕの酸化物からＣｕが上記酸化シリ
コン膜に拡散し、また、Ｃｕ配線の表面のＣｕの酸化物
によって、Ｃｕ配線とスルーホール内に埋め込まれる配
線との接触抵抗が増加して、半導体素子の特性が劣化す
ることが考えられた。
コン膜に拡散し、また、Ｃｕ配線の表面のＣｕの酸化物
によって、Ｃｕ配線とスルーホール内に埋め込まれる配
線との接触抵抗が増加して、半導体素子の特性が劣化す
ることが考えられた。
【０００７】さらに、Ｃｕ配線の上層に窒化シリコン膜
を形成する前に、例えばアンモニア系の水溶液で洗浄し
ているにもかかわらず、Ｃｕ配線と窒化シリコン膜との
間にはＣｕの酸化物が存在しており、このため両間の密
着性は必ずしも良好ではなく、窒化シリコン膜が剥がれ
る可能性がある。
を形成する前に、例えばアンモニア系の水溶液で洗浄し
ているにもかかわらず、Ｃｕ配線と窒化シリコン膜との
間にはＣｕの酸化物が存在しており、このため両間の密
着性は必ずしも良好ではなく、窒化シリコン膜が剥がれ
る可能性がある。
【０００８】本発明の目的は、Ｃｕ配線を有する半導体
集積回路装置の信頼度を向上することのできる技術を提
供することにある。
集積回路装置の信頼度を向上することのできる技術を提
供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、第１層間絶縁膜
の上層に第２層間絶縁膜が形成され、第１層間絶縁膜に
溝パターンが形成され、溝パターンにＣｕ配線が埋め込
まれており、上記Ｃｕ配線の表面にはシリサイド層（Ｃ
ｕＳｉx ）が形成されているものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、第１層間絶縁膜
の上層に第２層間絶縁膜が形成され、第１層間絶縁膜に
溝パターンが形成され、溝パターンにＣｕ配線が埋め込
まれており、上記Ｃｕ配線の表面にはシリサイド層（Ｃ
ｕＳｉx ）が形成されているものである。
【００１１】（２）また、本発明の半導体集積回路装置
の製造方法は、まず、半導体基板上に形成された第１層
間絶縁膜に溝パターンを形成した後、第１層間絶縁膜の
上層にバリア層およびＣｕ膜を順次形成し、次いでＣｕ
膜の表面およびバリア層の露出した表面を化学的機械研
磨法によって平坦化して、上記溝パターンにＣｕ膜およ
びバリア層を埋め込む。次に、０. １Ｔｏｒｒ以下の減
圧状態において、例えばモノシランガス雰囲気中または
モノシランと窒素との混合ガス雰囲気中で半導体基板に
３５０℃以上の温度で熱処理を施し、Ｃｕ配線の表面に
５〜５０ｎｍ程度の厚さのシリサイド層（ＣｕＳｉx ）
を形成するものである。
の製造方法は、まず、半導体基板上に形成された第１層
間絶縁膜に溝パターンを形成した後、第１層間絶縁膜の
上層にバリア層およびＣｕ膜を順次形成し、次いでＣｕ
膜の表面およびバリア層の露出した表面を化学的機械研
磨法によって平坦化して、上記溝パターンにＣｕ膜およ
びバリア層を埋め込む。次に、０. １Ｔｏｒｒ以下の減
圧状態において、例えばモノシランガス雰囲気中または
モノシランと窒素との混合ガス雰囲気中で半導体基板に
３５０℃以上の温度で熱処理を施し、Ｃｕ配線の表面に
５〜５０ｎｍ程度の厚さのシリサイド層（ＣｕＳｉx ）
を形成するものである。
【００１２】上記した手段によれば、Ｃｕ配線の表面に
シリサイド層を設けることにより、Ｃｕ配線の上層の第
２層間絶縁膜にスルーホールを形成する際のエッチング
をシリサイド層で止めることが可能となるので、Ｃｕ配
線が露出せず、Ｃｕの酸化物の生成を防ぐことができ
る。これによって、Ｃｕ配線の表面およびスルーホール
の側壁などにＣｕの酸化物が付着しにくくなるので、Ｃ
ｕの拡散を防ぐことができ、また、Ｃｕ配線とスルーホ
ール内に埋め込まれる配線との接触抵抗の増加を抑える
ことができる。
シリサイド層を設けることにより、Ｃｕ配線の上層の第
２層間絶縁膜にスルーホールを形成する際のエッチング
をシリサイド層で止めることが可能となるので、Ｃｕ配
線が露出せず、Ｃｕの酸化物の生成を防ぐことができ
る。これによって、Ｃｕ配線の表面およびスルーホール
の側壁などにＣｕの酸化物が付着しにくくなるので、Ｃ
ｕの拡散を防ぐことができ、また、Ｃｕ配線とスルーホ
ール内に埋め込まれる配線との接触抵抗の増加を抑える
ことができる。
【００１３】さらに、Ｃｕ配線と第２層間絶縁膜との間
にシリサイド層が介在することにより、Ｃｕ配線と第２
層間絶縁膜との密着性が向上して第２層間絶縁膜が剥が
れにくくなる。
にシリサイド層が介在することにより、Ｃｕ配線と第２
層間絶縁膜との密着性が向上して第２層間絶縁膜が剥が
れにくくなる。
【００１４】さらに、シリサイド層によってＣｕ配線か
らのＣｕの拡散を防ぐことができるので、シリサイド層
の上層に窒化シリコン膜を形成する必要がなく、３. ０
以下の低い誘電率を有する絶縁膜を形成することが可能
となって、配線遅延を改善することができる。
らのＣｕの拡散を防ぐことができるので、シリサイド層
の上層に窒化シリコン膜を形成する必要がなく、３. ０
以下の低い誘電率を有する絶縁膜を形成することが可能
となって、配線遅延を改善することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１６】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１７】（実施の形態１）図１は、本発明の一実施
の形態である配線層を示す半導体基板の要部断面図であ
る。
の形態である配線層を示す半導体基板の要部断面図であ
る。
【００１８】図１に示すように、半導体基板１上に形成
された層間絶縁膜２に溝パターン３が設けられており、
この溝パターン３には約５０ｎｍ程度の厚さの窒化チタ
ン（ＴｉＮ）膜４およびＣｕまたはＣｕ合金膜（以下、
Ｃｕ膜という）５が順次埋め込まれている。ＴｉＮ膜４
はＣｕの拡散を防ぐバリア層であり、溝パターン３に埋
め込まれたＣｕ膜５によってＣｕ配線（ＣｕまたはＣｕ
を主体とする配線）Ｍ1 が構成されている。このＣｕ配
線Ｍ1 の表面には約５〜５０ｎｍ程度の厚さのシリサイ
ド層（ＣｕＳｉx ）６が形成されている。シリサイド層
６の上層には窒化シリコン膜７およびＴＥＯＳ（Tetra
Ethyl Ortho Silicate；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）をソー
スとしたＴＥＯＳ膜８が順次形成されており、ＴＥＯＳ
膜８および窒化シリコン膜７に設けられ、シリサイド層
６に達するスルーホールに、プラグ電極１０が形成され
ている。
された層間絶縁膜２に溝パターン３が設けられており、
この溝パターン３には約５０ｎｍ程度の厚さの窒化チタ
ン（ＴｉＮ）膜４およびＣｕまたはＣｕ合金膜（以下、
Ｃｕ膜という）５が順次埋め込まれている。ＴｉＮ膜４
はＣｕの拡散を防ぐバリア層であり、溝パターン３に埋
め込まれたＣｕ膜５によってＣｕ配線（ＣｕまたはＣｕ
を主体とする配線）Ｍ1 が構成されている。このＣｕ配
線Ｍ1 の表面には約５〜５０ｎｍ程度の厚さのシリサイ
ド層（ＣｕＳｉx ）６が形成されている。シリサイド層
６の上層には窒化シリコン膜７およびＴＥＯＳ（Tetra
Ethyl Ortho Silicate；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）をソー
スとしたＴＥＯＳ膜８が順次形成されており、ＴＥＯＳ
膜８および窒化シリコン膜７に設けられ、シリサイド層
６に達するスルーホールに、プラグ電極１０が形成され
ている。
【００１９】次に、本発明の形態のＣｕ配線の製造方法
を図２〜図５に示す半導体基板の要部断面図を用いて説
明する。
を図２〜図５に示す半導体基板の要部断面図を用いて説
明する。
【００２０】まず、図２に示すように、半導体素子（図
示せず）が形成された半導体基板１上に層間絶縁膜２を
形成する。この層間絶縁膜２は、例えば、酸化シリコン
膜および平坦化されたＢＰＳＧ（Boron-doped Phospho
Silicate Glass）膜からなる積層膜によって構成されて
いる。
示せず）が形成された半導体基板１上に層間絶縁膜２を
形成する。この層間絶縁膜２は、例えば、酸化シリコン
膜および平坦化されたＢＰＳＧ（Boron-doped Phospho
Silicate Glass）膜からなる積層膜によって構成されて
いる。
【００２１】次に、レジストパターンをマスクにして上
記層間絶縁膜２をエッチングすることによって、溝パタ
ーン３を形成した後、上記レジストパターンを除去し、
次いで半導体基板１上にＴｉＮ膜４およびＣｕ膜５を順
次堆積する。ＴｉＮ膜４は、スパッタリング法またはＣ
ＶＤ法によって成膜され、その厚さは約５０ｎｍ程度で
ある。バリア層としては、タンタル（Ｔａ）膜、窒化タ
ンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、ま
たはこれら膜によって構成される積層膜などを採用して
もよい。
記層間絶縁膜２をエッチングすることによって、溝パタ
ーン３を形成した後、上記レジストパターンを除去し、
次いで半導体基板１上にＴｉＮ膜４およびＣｕ膜５を順
次堆積する。ＴｉＮ膜４は、スパッタリング法またはＣ
ＶＤ法によって成膜され、その厚さは約５０ｎｍ程度で
ある。バリア層としては、タンタル（Ｔａ）膜、窒化タ
ンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、ま
たはこれら膜によって構成される積層膜などを採用して
もよい。
【００２２】次いで、図３に示すように、Ｃｕ膜５の表
面およびＴｉＮ膜４の露出した表面をＣＭＰ法によって
平坦化し、溝パターン３にＣｕ膜５およびＴｉＮ膜４を
埋め込み、Ｃｕ膜５によってＣｕ配線Ｍ1 を構成する。
面およびＴｉＮ膜４の露出した表面をＣＭＰ法によって
平坦化し、溝パターン３にＣｕ膜５およびＴｉＮ膜４を
埋め込み、Ｃｕ膜５によってＣｕ配線Ｍ1 を構成する。
【００２３】次に、図４に示すように、０. １Ｔｏｒｒ
以下の減圧状態においてシラン系ガス雰囲気中で半導体
基板１に３５０℃以上の熱処理を施して、Ｃｕ配線Ｍ1
の表面に選択的に、例えば約５〜５０ｎｍ程度の厚さの
シリサイド層６を形成する。シラン系ガスは、例えばモ
ノシラン（ＳｉＨ4 ）ガスまたはＳｉＨ4 と窒素
（Ｎ2 ）との混合ガスである。
以下の減圧状態においてシラン系ガス雰囲気中で半導体
基板１に３５０℃以上の熱処理を施して、Ｃｕ配線Ｍ1
の表面に選択的に、例えば約５〜５０ｎｍ程度の厚さの
シリサイド層６を形成する。シラン系ガスは、例えばモ
ノシラン（ＳｉＨ4 ）ガスまたはＳｉＨ4 と窒素
（Ｎ2 ）との混合ガスである。
【００２４】次に、図５に示すように、半導体基板１上
にプラスマＣＶＤ法によって窒化シリコン膜７を堆積す
る。次いで、プラズマＣＶＤ法によってＴＥＯＳをソー
スとしたＴＥＯＳ膜８を堆積した後、レジストパターン
をマスクにしてＴＥＯＳ膜８および窒化シリコン膜７を
順次エッチングすることによって、Ｃｕ配線Ｍ1 上のシ
リサイド層６に達するスルーホル９を形成する。ここ
で、上記エッチングにおいて、シリサイド層６をエッチ
ングのストッパ層として用いる。
にプラスマＣＶＤ法によって窒化シリコン膜７を堆積す
る。次いで、プラズマＣＶＤ法によってＴＥＯＳをソー
スとしたＴＥＯＳ膜８を堆積した後、レジストパターン
をマスクにしてＴＥＯＳ膜８および窒化シリコン膜７を
順次エッチングすることによって、Ｃｕ配線Ｍ1 上のシ
リサイド層６に達するスルーホル９を形成する。ここ
で、上記エッチングにおいて、シリサイド層６をエッチ
ングのストッパ層として用いる。
【００２５】なお、シリサイド層６の上層に形成される
層間絶縁膜は、窒化シリコン膜７およびＴＥＯＳ膜８に
限定する必要はなく、例えばＳｉＯＦ膜、フロロカーボ
ン膜、無機ＳＯＧ膜、有機ＳＯＧ膜などの３. ０以下の
低い誘電率を有する絶縁膜を形成してもよい。
層間絶縁膜は、窒化シリコン膜７およびＴＥＯＳ膜８に
限定する必要はなく、例えばＳｉＯＦ膜、フロロカーボ
ン膜、無機ＳＯＧ膜、有機ＳＯＧ膜などの３. ０以下の
低い誘電率を有する絶縁膜を形成してもよい。
【００２６】この後、上記レジストパターンを除去し、
次いでスルーホール９にプラグ電極１０を形成すること
によって、図１に示した配線層が形成される。
次いでスルーホール９にプラグ電極１０を形成すること
によって、図１に示した配線層が形成される。
【００２７】このように、本実施の形態１によれば、Ｃ
ｕ配線Ｍ1 の表面にシリサイド層６を設けることによ
り、ＴＥＯＳ膜８および窒化シリコン膜７にスルーホー
ル９を形成する際のエッチングをシリサイド層６で止め
ることができるので、Ｃｕ配線Ｍ1 が露出せず、Ｃｕの
酸化物の生成を防ぐことができる。これによって、Ｃｕ
配線Ｍ1 の表面およびスルーホール９の側壁などにＣｕ
の酸化物が付着しにくくなるので、Ｃｕの拡散を防ぐこ
とができ、また、Ｃｕ配線Ｍ1 とスルーホール９内に形
成されるプラグ電極１０との接触抵抗の増加を抑えるこ
とができる。
ｕ配線Ｍ1 の表面にシリサイド層６を設けることによ
り、ＴＥＯＳ膜８および窒化シリコン膜７にスルーホー
ル９を形成する際のエッチングをシリサイド層６で止め
ることができるので、Ｃｕ配線Ｍ1 が露出せず、Ｃｕの
酸化物の生成を防ぐことができる。これによって、Ｃｕ
配線Ｍ1 の表面およびスルーホール９の側壁などにＣｕ
の酸化物が付着しにくくなるので、Ｃｕの拡散を防ぐこ
とができ、また、Ｃｕ配線Ｍ1 とスルーホール９内に形
成されるプラグ電極１０との接触抵抗の増加を抑えるこ
とができる。
【００２８】さらに、Ｃｕ配線Ｍ1 と窒化シリコン膜７
との間にシリサイド層６が介在することにより、Ｃｕ配
線Ｍ1 と窒化シリコン膜７との密着性が向上して窒化シ
リコン膜７が剥がれにくくなる。
との間にシリサイド層６が介在することにより、Ｃｕ配
線Ｍ1 と窒化シリコン膜７との密着性が向上して窒化シ
リコン膜７が剥がれにくくなる。
【００２９】さらに、シリサイド層６によってＣｕ配線
Ｍ1 からのＣｕの拡散を防ぐことができるので、シリサ
イド層６の上層に窒化シリコン膜４を形成する必要がな
く、３. ０以下の低い誘電率を有する絶縁膜を形成する
ことが可能となって、配線遅延を改善することができ
る。
Ｍ1 からのＣｕの拡散を防ぐことができるので、シリサ
イド層６の上層に窒化シリコン膜４を形成する必要がな
く、３. ０以下の低い誘電率を有する絶縁膜を形成する
ことが可能となって、配線遅延を改善することができ
る。
【００３０】（実施の形態２）本実施の他の形態である
Ｃｕ配線の製造方法を図６および図７に示す半導体基板
の要部断面図を用いて説明する。
Ｃｕ配線の製造方法を図６および図７に示す半導体基板
の要部断面図を用いて説明する。
【００３１】まず、前記実施の形態１において前記図２
を用いて説明した製造方法と同様に、半導体基板１に形
成された層間絶縁膜２に溝パターン３を設けた後、半導
体基板１上にＴｉＮ膜４およびＣｕ膜５を順次堆積す
る。
を用いて説明した製造方法と同様に、半導体基板１に形
成された層間絶縁膜２に溝パターン３を設けた後、半導
体基板１上にＴｉＮ膜４およびＣｕ膜５を順次堆積す
る。
【００３２】次に、図６に示すように、ＴｉＮ膜４をス
トッパ層としてＣｕ膜５の表面をＣＭＰ法によって平坦
化し、溝パターン３にＣｕ膜５を埋め込み、Ｃｕ膜５に
よってＣｕ配線Ｍ1 を構成する。
トッパ層としてＣｕ膜５の表面をＣＭＰ法によって平坦
化し、溝パターン３にＣｕ膜５を埋め込み、Ｃｕ膜５に
よってＣｕ配線Ｍ1 を構成する。
【００３３】次いで、図７に示すように、０. １Ｔｏｒ
ｒ以下の減圧状態においてシラン系ガス雰囲気中で半導
体基板１に熱処理を施して、Ｃｕ配線Ｍ1 の表面に選択
的にシリサイド層６を形成する。
ｒ以下の減圧状態においてシラン系ガス雰囲気中で半導
体基板１に熱処理を施して、Ｃｕ配線Ｍ1 の表面に選択
的にシリサイド層６を形成する。
【００３４】この後、ドライエッチングによって、層間
絶縁膜２上のＴｉＮ膜４を除去し、次いで前記実施の形
態１に記載した製造方法と同様に、シリサイド層６の上
層に窒化シリコン膜７およびＴＥＯＳ膜８を順次形成し
た後、ＴＥＯＳ膜８および窒化シリコン膜７に設けられ
たスルーホール９にプラグ電極１０を形成する。
絶縁膜２上のＴｉＮ膜４を除去し、次いで前記実施の形
態１に記載した製造方法と同様に、シリサイド層６の上
層に窒化シリコン膜７およびＴＥＯＳ膜８を順次形成し
た後、ＴＥＯＳ膜８および窒化シリコン膜７に設けられ
たスルーホール９にプラグ電極１０を形成する。
【００３５】このように、本実施の形態２によれば、Ｃ
ＭＰ法でのＣｕ膜５の削り過ぎによるＣｕ配線の抵抗値
の増加を防ぐことができ、また、ＴｉＮ膜４の削り残し
を防ぐことができてリーク電流による短絡不良を防止で
きる。
ＭＰ法でのＣｕ膜５の削り過ぎによるＣｕ配線の抵抗値
の増加を防ぐことができ、また、ＴｉＮ膜４の削り残し
を防ぐことができてリーク電流による短絡不良を防止で
きる。
【００３６】（実施の形態３）本実施の他の形態である
Ｃｕ配線の製造方法を図８に示した半導体基板の要部断
面図を用いて説明する。
Ｃｕ配線の製造方法を図８に示した半導体基板の要部断
面図を用いて説明する。
【００３７】まず、前記実施の形態１において前記図２
および前記図３を用いて説明した製造方法と同様に、半
導体基板１に形成された層間絶縁膜２に溝パターン３を
設けた後、半導体基板１上にＴｉＮ膜４およびＣｕ膜５
を順次堆積し、次いでＣｕ膜５の表面およびＴｉＮ膜４
の露出した表面をＣＭＰ法によって平坦化し、溝パター
ン３にＣｕ膜５およびＴｉＮ膜４を埋め込み、Ｃｕ膜５
によってＣｕ配線Ｍ1を構成する。
および前記図３を用いて説明した製造方法と同様に、半
導体基板１に形成された層間絶縁膜２に溝パターン３を
設けた後、半導体基板１上にＴｉＮ膜４およびＣｕ膜５
を順次堆積し、次いでＣｕ膜５の表面およびＴｉＮ膜４
の露出した表面をＣＭＰ法によって平坦化し、溝パター
ン３にＣｕ膜５およびＴｉＮ膜４を埋め込み、Ｃｕ膜５
によってＣｕ配線Ｍ1を構成する。
【００３８】次に、図８に示すように、アンモニア（Ｎ
Ｈ3 ）ガス雰囲気中で半導体基板１にプラズマ処理を施
して、Ｃｕ配線Ｍ1 の表面を還元した後、半導体基板１
上にプラスマＣＶＤ法によって窒化シリコン膜７を堆積
し、次いでプラズマＣＶＤ法によってＴＥＯＳをソース
としたＴＥＯＳ膜８を堆積する。この後、レジストパタ
ーンをマスクにしてＴＥＯＳ膜８および窒化シリコン膜
７を順次エッチングすることによって、Ｃｕ配線Ｍ1 に
達するスルーホル９を形成し、次いでスルーホール９に
プラグ電極１０を形成する。
Ｈ3 ）ガス雰囲気中で半導体基板１にプラズマ処理を施
して、Ｃｕ配線Ｍ1 の表面を還元した後、半導体基板１
上にプラスマＣＶＤ法によって窒化シリコン膜７を堆積
し、次いでプラズマＣＶＤ法によってＴＥＯＳをソース
としたＴＥＯＳ膜８を堆積する。この後、レジストパタ
ーンをマスクにしてＴＥＯＳ膜８および窒化シリコン膜
７を順次エッチングすることによって、Ｃｕ配線Ｍ1 に
達するスルーホル９を形成し、次いでスルーホール９に
プラグ電極１０を形成する。
【００３９】なお、前記実施の形態３では、ＮＨ3 ガス
雰囲気中でプラズマ処理を施すことによってＣｕ配線Ｍ
1 の表面を還元したが、水素（Ｈ2 ）雰囲気中で半導体
基板１に熱処理を施すことによってＣｕ配線Ｍ1 の表面
を還元してもよい。
雰囲気中でプラズマ処理を施すことによってＣｕ配線Ｍ
1 の表面を還元したが、水素（Ｈ2 ）雰囲気中で半導体
基板１に熱処理を施すことによってＣｕ配線Ｍ1 の表面
を還元してもよい。
【００４０】このように、本実施の形態３によれば、Ｃ
ｕ配線Ｍ1 の表面におけるＣｕの酸化物の生成を防ぐこ
とができるので、Ｃｕ配線Ｍ1 とスルーホール９内に形
成されるプラグ電極１０との接触抵抗の増加を抑えるこ
とができる。
ｕ配線Ｍ1 の表面におけるＣｕの酸化物の生成を防ぐこ
とができるので、Ｃｕ配線Ｍ1 とスルーホール９内に形
成されるプラグ電極１０との接触抵抗の増加を抑えるこ
とができる。
【００４１】さらに、Ｃｕの酸化物がＣｕ配線Ｍ1 と窒
化シリコン膜７との間に介在するのを防ぐことができる
ので、Ｃｕ配線Ｍ1 と窒化シリコン膜７との密着性が向
上して窒化シリコン膜７が剥がれにくくなる。
化シリコン膜７との間に介在するのを防ぐことができる
ので、Ｃｕ配線Ｍ1 と窒化シリコン膜７との密着性が向
上して窒化シリコン膜７が剥がれにくくなる。
【００４２】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４３】例えば前記実施の形態においては、いわゆ
るダマシン配線に本発明を適用した場合について説明し
たが、これに限定されるものではなく、絶縁膜に配線形
成用の溝を前記実施の形態１〜３と同様に形成した後、
その溝の底から下層の接続部（配線または半導体基板）
の表面が露出するような接続孔をフォトリソグラフィお
よびドライエッチング技術で形成し、その後に、前記実
施の形態１〜３と同様にバリア層およびＣｕを成膜し、
ＣＭＰで削り、シリサイド層を形成し、Ｃｕ配線を形成
する、いわゆるデュアルダマシン法に適用してもよい。
るダマシン配線に本発明を適用した場合について説明し
たが、これに限定されるものではなく、絶縁膜に配線形
成用の溝を前記実施の形態１〜３と同様に形成した後、
その溝の底から下層の接続部（配線または半導体基板）
の表面が露出するような接続孔をフォトリソグラフィお
よびドライエッチング技術で形成し、その後に、前記実
施の形態１〜３と同様にバリア層およびＣｕを成膜し、
ＣＭＰで削り、シリサイド層を形成し、Ｃｕ配線を形成
する、いわゆるデュアルダマシン法に適用してもよい。
【００４４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４５】（１）本発明によれば、Ｃｕの拡散を防ぐ
ことができ、Ｃｕ配線とスルーホール内に埋め込まれる
配線との接触抵抗の増加を抑えることができ、さらに、
Ｃｕ配線とその上層の層間絶縁膜との密着性が向上して
層間絶縁膜が剥がれにくくなることから、Ｃｕ配線を有
する半導体集積回路装置の信頼度が向上する。
ことができ、Ｃｕ配線とスルーホール内に埋め込まれる
配線との接触抵抗の増加を抑えることができ、さらに、
Ｃｕ配線とその上層の層間絶縁膜との密着性が向上して
層間絶縁膜が剥がれにくくなることから、Ｃｕ配線を有
する半導体集積回路装置の信頼度が向上する。
【００４６】（２）また、本発明によれば、３. ０以下
の低い誘電率を有する絶縁膜によってＣｕ配線の上層の
層間絶縁膜を構成することが可能となり、配線遅延を改
善することができるので、半導体集積回路装置の高速化
を実現することができる。
の低い誘電率を有する絶縁膜によってＣｕ配線の上層の
層間絶縁膜を構成することが可能となり、配線遅延を改
善することができるので、半導体集積回路装置の高速化
を実現することができる。
【図１】本発明の一実施の形態であるＣｕ配線を示す半
導体基板の要部断面図である。
導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣｕ配線を有する
半導体集積回路装置の製造方法を示す半導体基板の要部
断面図である。
半導体集積回路装置の製造方法を示す半導体基板の要部
断面図である。
【図３】図２に続くＣｕ配線を有する半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図４】図３に続くＣｕ配線を有する半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図５】図４に続くＣｕ配線を有する半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の他の実施の形態であるＣｕ配線を有す
る半導体集積回路装置の製造方法を示す半導体基板の要
部断面図である。
る半導体集積回路装置の製造方法を示す半導体基板の要
部断面図である。
【図７】図６に続くＣｕ配線を有する半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明のさらに他の実施の形態であるＣｕ配線
を有する半導体集積回路装置の製造方法を示す半導体基
板の要部断面図である。
を有する半導体集積回路装置の製造方法を示す半導体基
板の要部断面図である。
１ 半導体基板 ２ 層間絶縁膜 ３ 溝パターン ４ 窒化チタン膜 ５ 銅膜 ６ シリサイド層 ７ 窒化シリコン膜 ８ ＴＥＯＳ膜 ９ スルーホール １０ プラグ電極 Ｍ1 銅配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大橋 直史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 齋藤 達之 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 山口 日出 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 藤原 剛 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F033 HH11 HH21 HH25 HH32 HH33 HH34 KK11 KK21 KK25 KK32 KK33 KK34 MM01 MM02 MM05 MM12 MM13 PP06 PP15 QQ09 QQ10 QQ24 QQ37 QQ48 QQ70 QQ73 QQ85 QQ94 RR01 RR04 RR09 RR11 RR15 RR25 SS04 SS15 TT02 WW02 WW05 WW09 XX01 XX09 XX14 XX20 5F058 BA10 BD01 BD04 BD10 BF07 BF25 BJ02
Claims (9)
- 【請求項１】 第１層間絶縁膜の上層に第２層間絶縁膜
が形成され、前記第１層間絶縁膜に溝パターンが形成さ
れ、前記溝パターンにＣｕ配線が埋め込まれた半導体集
積回路装置であって、前記Ｃｕ配線の表面にシリサイド
層が形成されていることを特徴とする半導体集積回路装
置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記シリサイド層の厚さは、５〜５０ｎｍ程度で
あることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記溝パターンに埋め込まれた前記Ｃｕ配線と前
記第１層間絶縁膜との間にバリア層が形成されているこ
とを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置にお
いて、前記第２層間絶縁膜は、誘電率が３. ０以下の絶
縁膜によって構成されていることを特徴とする半導体集
積回路装置。 - 【請求項５】 (a).半導体基板上に形成された層間絶縁
膜に溝パターンを形成する工程と、(b).前記層間絶縁膜
の上層にバリア層およびＣｕ膜を順次形成する工程と、
(c).前記Ｃｕ膜の表面および前記バリア層の露出した表
面を化学的機械研磨法によって平坦化し、前記溝パター
ンに前記Ｃｕ膜および前記バリア層を埋め込む工程と、
(d).０. １Ｔｏｒｒ以下の減圧状態においてシラン系ガ
ス雰囲気中で半導体基板に熱処理を施し、前記Ｃｕ膜の
表面をシリサイド化する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項６】 (a).半導体基板上に形成された層間絶縁
膜に溝パターンを形成する工程と、(b).前記層間絶縁膜
の上層にバリア層およびＣｕ膜を順次形成する工程と、
(c).前記Ｃｕ膜の表面を化学的機械研磨法によって平坦
化する工程と、(d).０. １Ｔｏｒｒ以下の減圧状態にお
いてシラン系ガス雰囲気中で半導体基板に熱処理を施
し、前記Ｃｕ膜の表面をシリサイド化する工程と、(e).
前記バリア層の露出した表面をドライエッチングによっ
て除去する工程とを有することを特徴とする半導体集積
回路装置の製造方法。 - 【請求項７】 (a).半導体基板上に形成された層間絶縁
膜に溝パターンを形成する工程と、(b).前記層間絶縁膜
の上層にバリア層およびＣｕ膜を順次形成する工程と、
(c).前記Ｃｕ膜の表面および前記バリア層の露出した表
面を化学的機械研磨法によって平坦化し、前記溝パター
ンに前記Ｃｕ膜および前記バリア層を埋め込む工程と、
(d).アンモニアガス雰囲気中で半導体基板にプラズマ処
理を施し、前記Ｃｕ膜の表面を還元する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 (a).半導体基板上に形成された層間絶縁
膜に溝パターンを形成する工程と、(b).前記層間絶縁膜
の上層にバリア層およびＣｕ膜を順次形成する工程と、
(c).前記Ｃｕ膜の表面および前記バリア層の露出した表
面を化学的機械研磨法によって平坦化し、前記溝パター
ンに前記Ｃｕ膜および前記バリア層を埋め込む工程と、
(d).水素雰囲気中で半導体基板に熱処理を施し、前記Ｃ
ｕ膜の表面を還元する工程とを有することを特徴とする
半導体集積回路装置の製造方法。 - 【請求項９】 請求項５または６記載の半導体集積回路
装置の製造方法において、前記シラン系ガスは、モノシ
ランガス、またはモノシランと窒素との混合ガスである
ことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10324594A JP2000150517A (ja) | 1998-11-16 | 1998-11-16 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10324594A JP2000150517A (ja) | 1998-11-16 | 1998-11-16 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150517A true JP2000150517A (ja) | 2000-05-30 |
| JP2000150517A5 JP2000150517A5 (ja) | 2005-03-17 |
Family
ID=18167568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10324594A Pending JP2000150517A (ja) | 1998-11-16 | 1998-11-16 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150517A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045960A (ja) * | 2001-08-01 | 2003-02-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2003347299A (ja) * | 2002-05-24 | 2003-12-05 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2004253780A (ja) * | 2003-01-31 | 2004-09-09 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2004253781A (ja) * | 2003-01-31 | 2004-09-09 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US6818992B1 (en) | 1999-04-23 | 2004-11-16 | International Business Machines Corporation | Self-aligned copper silicide formation for improved adhesion/electromigration |
| JP2006196744A (ja) * | 2005-01-14 | 2006-07-27 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
| JP2006261440A (ja) * | 2005-03-17 | 2006-09-28 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7229921B2 (en) | 2002-03-13 | 2007-06-12 | Nec Electronics Corporation | Semiconductor device and manufacturing method for the same |
| US7687917B2 (en) | 2002-05-08 | 2010-03-30 | Nec Electronics Corporation | Single damascene structure semiconductor device having silicon-diffused metal wiring layer |
-
1998
- 1998-11-16 JP JP10324594A patent/JP2000150517A/ja active Pending
Cited By (13)
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| US6818992B1 (en) | 1999-04-23 | 2004-11-16 | International Business Machines Corporation | Self-aligned copper silicide formation for improved adhesion/electromigration |
| JP2003045960A (ja) * | 2001-08-01 | 2003-02-14 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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| US7737555B2 (en) | 2002-05-08 | 2010-06-15 | Nec Electronics Corporation | Semiconductor method having silicon-diffused metal wiring layer |
| US8642467B2 (en) | 2002-05-08 | 2014-02-04 | Renesas Electronics Corporation | Semiconductor device having silicon-diffused metal wiring layer and its manufacturing method |
| US8115318B2 (en) | 2002-05-08 | 2012-02-14 | Renesas Electronics Corporation | Semiconductor device having silicon-diffused metal wiring layer and its manufacturing method |
| US7842602B2 (en) | 2002-05-08 | 2010-11-30 | Renesas Electronics Corporation | Semiconductor device having silicon-diffused metal wiring layer and its manufacturing method |
| US7687917B2 (en) | 2002-05-08 | 2010-03-30 | Nec Electronics Corporation | Single damascene structure semiconductor device having silicon-diffused metal wiring layer |
| JP2003347299A (ja) * | 2002-05-24 | 2003-12-05 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2004253781A (ja) * | 2003-01-31 | 2004-09-09 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2004253780A (ja) * | 2003-01-31 | 2004-09-09 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2006196744A (ja) * | 2005-01-14 | 2006-07-27 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
| JP2006261440A (ja) * | 2005-03-17 | 2006-09-28 | Nec Electronics Corp | 半導体装置およびその製造方法 |
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