JP2002064139A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2002064139A
JP2002064139A JP2000248678A JP2000248678A JP2002064139A JP 2002064139 A JP2002064139 A JP 2002064139A JP 2000248678 A JP2000248678 A JP 2000248678A JP 2000248678 A JP2000248678 A JP 2000248678A JP 2002064139 A JP2002064139 A JP 2002064139A
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Fumitoshi Ito
文俊 伊藤
Katsuhiko Kubota
勝彦 久保田
Kosuke Okuyama
幸祐 奥山
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Abstract

(57)【要約】 【課題】 デュアルダマシン配線におけるエレクトロマ
イグレーションによる上層配線と下層配線との断線を防
いで、多層配線の信頼度を向上する。 【解決手段】 下層配線Ｍ1の上層に絶縁層（エッチン
グストッパ膜８，孔用絶縁膜９，エッチングストッパ膜
１０，溝用絶縁膜１１，ＣＭＰストッパ膜１２）を形成
した後、この絶縁層の一部に溝パターン１４を形成し、
次いで溝パターン１４の下部に孔パターン１６を形成す
る。続いて溝パターン１４および孔パターン１６の内部
に、バリア層１７および上層配線Ｍ2を順次埋め込み、
孔パターン１６の底部で上層配線Ｍ2の下層のバリア層
１７と下層配線Ｍ1の下層のバリア層６とを接続させ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、デュアルダマシンプロセスによって
形成される多層配線を有する半導体装置に適用して有効
な技術に関する。
【０００２】
【従来の技術】半導体集積回路におけるの配線層の形成
方法として、製造工程の簡略化または高性能化を実現す
ることのできる埋め込み型（ダマシン：Damascene）プ
ロセスの採用が検討されている。
【０００３】なかでも、上層配線が形成される溝パター
ンおよび上層配線と下層配線とを接続する孔パターンを
層間絶縁膜に形成した後、これら両パターンに配線用金
属膜を埋め込み、配線パターンを形成するデュアルダマ
シン（Dual-Damascene）プロセスは、レジストパターン
をマスクとした配線用金属膜のドライエッチングプロセ
スによって配線パターンを形成する方法と比べて、大幅
な製造工程の簡略化、低コスト化およびＱＴＡＴ（Quic
k Turn-and-Around-Time）化を実現することができる。
【０００４】なお、デュアルダマシンプロセスについて
は、株式会社プレスジャーナル発行「月刊セミコンダク
ター・ワールド（Semiconductor World）」１９９９年
１２月号、ｐ１３７の図１などに記載がある。
【０００５】
【発明が解決しようとする課題】以下に、本発明者によ
って明らかとなった前記デュアルダマシンプロセスの問
題点を図１３に示した多層配線の構造の一例を用いて説
明する。
【０００６】基板２１上の第１の溝用絶縁膜２２に形成
された溝パターン２３に、バリア層２４および下層配線
Ｍ1が埋め込まれている。下層配線Ｍ1の上層に設けられ
た第１のエッチングストッパ膜２５、孔用絶縁膜２６お
よび第２のエッチングストッパ膜２７には孔パターン２
８が形成され、第２の溝用絶縁膜２９およびＣＭＰ（Ch
emical Mechanical Polishing）ストッパ膜３０には溝
パターン３１が形成されており、孔パターン２８および
溝パターン３１にバリア層３２および上層配線Ｍ2が埋
め込まれている。
【０００７】この構造では、第１の溝用絶縁膜２２上に
堆積された配線用金属膜をＣＭＰ法で研磨することで下
層配線Ｍ1が形成されるため、下層配線Ｍ1の下面と側面
とにバリア層２４が存在し、下層配線Ｍ1の上面にバリ
ア層を形成することができない。このため、配線用金属
膜を構成する原子が移動する、いわゆるエレクトロマイ
グレーションによって孔パターン２８下の下層配線Ｍ1
に空隙３３が生じた場合、上層配線Ｍ2と下層配線Ｍ1と
が断線するという問題が発生する。
【０００８】本発明の目的は、デュアルダマシン配線に
おけるエレクトロマイグレーッションによる上層配線と
下層配線との断線を防いで、多層配線の信頼度を向上す
ることのできる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】本発明の半導体装置の製造方法は、デュア
ルダマシン構造の多層配線を形成する際、基板上の第１
の絶縁層に形成された第１の溝パターンの内部に、第１
のバリア層および下層配線を埋め込む工程と、下層配線
の上層に第２の絶縁層を形成する工程と、第１のレジス
トパターンをマスクとしたエッチングで、第２の絶縁層
の上部に第２の溝パターンを形成する工程と、第２のレ
ジストパターンをマスクとしたエッチングで、第２の絶
縁層の下部および下層配線に第２のバリア層に達する孔
パターンを形成する工程と、第２の溝パターンおよび孔
パターンの内部に、第２のバリア層および上層配線を埋
め込む工程とを有しており、孔パターンの底部で第１の
バリア層と第２のバリア層とが接続しているものであ
る。
【００１２】上記した手段によれば、下層配線に、その
下層の第１のバリア層に達する孔パターンを設け、この
孔パターンの内部に第２のバリア層を堆積することで、
上層配線の下層に設けられた第２のバリア層と下層配線
の下層に設けられた第１のバリア層とを接続させる。こ
れにより、エレクトロマイグレーションによる空隙が下
層配線に形成されても、上層配線の下層の第２のバリア
層と下層配線の下層の第１のバリア層とが接続されてい
ることから、上層配線と下層配線との導通を確保するこ
とが可能である。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１４】本発明の一実施の形態であるデュアルダマ
シン配線の製造方法を図１〜図１１に示した半導体基板
の要部断面図を用いて説明する。
【００１５】まず、図１に示すように、半導体素子（図
示せず）が形成された基板１上に第１のエッチングスト
ッパ膜２、第１の溝用絶縁膜３および第１のＣＭＰスト
ッパ膜４を順次堆積する。第１のエッチングストッパ膜
２および第１のＣＭＰストッパ膜４は、たとえばプラズ
マＣＶＤ（Chemical Vapor Deposition）法で形成され
た窒化シリコン膜であり、第１の溝用絶縁膜３は、たと
えばＴＥＯＳ（TetraEthyl Ortho Silicate：Ｓｉ（Ｏ
Ｃ2Ｈ5）4）ガスと酸素（Ｏ2）ガスとをソースとしてプ
ラズマＣＶＤ法で形成された酸化シリコン膜である。
【００１６】次に、図２に示すように、リソグラフィ技
術によって形成されたレジストパターンをマスクとした
ドライエッチングで、第２のエッチングストッパ４およ
び第１の溝用絶縁膜３を順次加工し、溝パターン５を形
成する。ここでは、第１のエッチングストッパ膜２が、
第１の溝用絶縁膜３のエッチングストッパとして機能す
る。
【００１７】次に、図３に示すように、基板１上に配線
用金属膜の拡散を防止することのできる機能を有し、約
１００ｎｍ以下の厚さのバリア層６をスパッタリング法
またはＣＶＤ法などによって堆積する。バリア層６は、
たとえばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、窒化
チタンシリサイド（ＴｉＳｉＮ）、タンタル（Ｔａ）、
窒化タンタル（ＴａＮ）、窒化タンタルシリサイド（Ｔ
ａＳｉＮ）、タングステン（Ｗ）、窒化タングステン
（ＷＮ）、窒化タングステンシリサイド（ＷＳｉＮ）な
どで構成される。
【００１８】続いて、図４に示すように、バリア層６の
上層に配線用金属膜、たとえば銅（Ｃｕ）膜７を成膜す
る。バリア層６の上層にＣｕ膜７をスパッタリング法で
堆積した後、基板１に熱処理を施して、Ｃｕ膜７を構成
するＣｕ原子を流動現象によって溝パターン５の内部へ
流し込む（リフロー処理）。このリフロー処理は、たと
えば水素雰囲気中で４５０℃程度に基板１を加熱して行
われる。
【００１９】あるいは、バリア層６の上層にＣｕ膜７を
スパッタリング法とこれに続く電解めっき法との連続成
膜によって堆積する。この場合、まず、スパッタリング
法でＣｕのシード（種）レイアを形成する。このシード
レイアは、電解めっきにおいて、溝パターン５の内壁お
よび底まで電気を確実に通し、Ｃｕを成長させるために
設けられる。次いで、添加剤を含んだＣｕＳＯ4液内で
Ｃｕイオンを発生させ、シードレイアを種にＣｕ膜７を
成長させる。続いて、基板１にリフロー処理を施しても
よい。
【００２０】この後、図５に示すように、溝パターン５
の外部のバリア層６およびＣｕ膜７をＣＭＰ法によって
除去し、溝パターン５の内部にバリア層６およびＣｕ膜
７を埋め込むことによって、Ｃｕ膜７で構成された下層
配線Ｍ1を形成する。
【００２１】次に、図６に示すように、基板１上に第２
のエッチングストッパ膜８、孔用絶縁膜９、第３のエッ
チングストッパ膜１０、第２の溝用絶縁膜１１、第２の
ＣＭＰストッパ膜１２を順次堆積する。第２エッチング
ストッパ膜８、第３のエッチングストッパ膜１０および
第２のＣＭＰストッパ膜１２は、たとえばプラズマＣＶ
Ｄ法で形成された窒化シリコン膜であり、孔用絶縁膜９
および第２の溝用絶縁膜１１は、たとえばＴＥＯＳガス
とＯ2ガスとをソースとしてプラズマＣＶＤ法で形成さ
れた酸化シリコン膜である。
【００２２】次に、図７に示すように、リソグラフィ技
術によって形成されたレジストパターン１３をマスクと
したドライエッチングで、第２のＣＭＰストッパ膜１２
および第２の溝用絶縁膜１１を順次加工し、溝パターン
１４を形成する。ここでは、第３のエッチングストッパ
膜１０が、第２の溝用絶縁膜１１のエッチングストッパ
として機能する。
【００２３】次いで、レジストパターン１３を除去した
後、図８に示すように、リソグラフィ技術によって形成
されたレジストパターン１５をマスクとしたドライエッ
チングで、第３のエッチングストッパ膜１０、孔用絶縁
膜９および第２のエッチングストッパ膜８を順次加工
し、下層配線Ｍ1に達する孔パターン１６ａを形成す
る。さらに、レジストパターン１５を除去した後、図９
に示すように、ドライエッチングで下層配線Ｍ1を構成
するＣｕ膜７を加工し、バリア層６に達する孔パターン
１６を形成する。
【００２４】次に、図１０に示すように、基板１上に配
線用金属膜の拡散を防止することのできる機能を有する
バリア層１７を、溝パターン１４および孔パターン１６
の内壁と底にスパッタリング法またはＣＶＤ法などによ
って堆積する。バリア層６に達する孔パターン１６を下
層配線Ｍ1を構成するＣｕ膜７に形成し、この内部にバ
リア層１７を堆積することで、バリア層６とバリア層１
７とを接続させる。なお、バリア層１７は、たとえばＴ
ｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、
Ｗ、ＷＮ、ＷＳｉＮなどで構成される。続いて、バリア
層１７の上層に配線用金属膜、たとえばＣｕ膜１８を成
膜する。Ｃｕ膜１８はスパッタリング法、またはスパッ
タリング法とこれに続く電解めっき法との連続成膜によ
って堆積される。
【００２５】この後、図１１に示すように、溝パターン
１４および孔パターン１６の外部のバリア層１７および
Ｃｕ膜１８をＣＭＰ法によって除去し、溝パターン１４
および孔パターン１６の内部にバリア層１７およびＣｕ
膜１８を埋め込むことによって、Ｃｕ膜１８で構成され
た下層配線Ｍ2を形成する。
【００２６】このように、本実施の形態によれば、下層
配線Ｍ1に、その下層のバリア層６に達する孔パターン
１６を設け、この孔パターン１６の内部にバリア層１７
を堆積することで、上層配線Ｍ2の下層に設けられるバ
リア層１７と下層配線Ｍ1の下層に設けられるバリア層
６とを接続させる。これにより、エレクトロマイグレー
ションによる空隙が下層配線Ｍ1に形成されても、上層
配線Ｍ2の下層のバリア層１７と下層配線Ｍ1の下層のバ
リア層６とが接続されていることから、上層配線Ｍ2と
下層配線Ｍ1との導通を確保することが可能である。
【００２７】さらに、図１２に示すように、孔パターン
１６と下層配線Ｍ1との合わせずれが生じた場合は、孔
パターン１６の底で、上層配線Ｍ2の下層のバリア層１
７と下層配線Ｍ1の下層のバリア層６とが接続するのに
加えて、孔パターン１６の側壁に設けられたバリア層１
７と下層配線Ｍ1の側面に設けられたバリア層６とが接
続されて、エレクトロマイグレーション耐性が向上す
る。
【００２８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００２９】たとえば、前記実施の形態では、配線用金
属膜をＣｕ膜で構成したが、アルミニウム（Ａｌ）膜ま
たはＡｌ合金膜で構成してもよく、同様な効果が得られ
る。
【００３０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００３１】本発明によれば、上層配線の下層に設けら
れるバリア層と下層配線の下層に設けられるバリア層と
を接続させることで、デュアルダマシン配線におけるエ
レクトロマイグレーションによる上層配線と下層配線と
の断線を防ぐことができる。これにより、多層配線の信
頼度を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるデュアルダマシン
配線の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるデュアルダマシン
配線の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるデュアルダマシン
配線の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるデュアルダマシン
配線の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるデュアルダマシン
配線の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるデュアルダマシン
配線の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるデュアルダマシン
配線の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるデュアルダマシン
配線の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるデュアルダマシン
配線の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるデュアルダマシ
ン配線の製造方法を示す半導体基板の要部断面図であ
る。
【図１１】本発明の一実施の形態であるデュアルダマシ
ン配線の製造方法を示す半導体基板の要部断面図であ
る。
【図１２】（ａ）は、本発明の一実施の形態であるデュ
アルダマシン配線の下層配線と孔パターンとの合わせず
れを示す半導体基板の平面図、（ｂ）は、（ａ）のＡ−
Ａ′線における半導体基板の要部断面図である。
【図１３】本発明者が検討したデュアルダマシン配線を
示す半導体基板の要部断面図である。
【符号の説明】
１ 基板 ２ 第１のエッチングストッパ膜 ３ 第１の溝用絶縁膜 ４ 第１のＣＭＰストッパ膜 ５ 溝パターン ６ バリア層 ７ 銅膜 ８ 第２のエッチングストッパ膜 ９ 孔用絶縁膜 １０ 第３のエッチングストッパ膜 １１ 第２の溝用絶縁膜 １２ 第２のＣＭＰストッパ膜 １３ レジストパターン １４ 溝パターン １５ レジストパターン １６ 孔パターン １６ａ 孔パターン １７ バリア層 １８ 銅膜 ２１ 基板 ２２ 第１の溝用絶縁膜 ２３ 溝パターン ２４ バリア層 ２５ 第１のエッチングストッパ膜 ２６ 孔用絶縁膜 ２７ 第２のエッチングストッパ膜 ２８ 孔パターン ２９ 第２の溝用絶縁膜 ３０ ＣＭＰストッパ膜 ３１ 溝パターン ３２ バリア層 ３３ 空隙 Ｍ1 下層配線 Ｍ2 上層配線
フロントページの続き (72)発明者 奥山 幸祐 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F033 HH08 HH09 HH11 HH18 HH19 HH21 HH27 HH28 HH30 HH32 HH33 HH34 JJ01 JJ08 JJ09 JJ11 JJ18 JJ19 JJ21 JJ27 JJ28 JJ30 JJ32 JJ33 JJ34 KK08 KK09 KK11 KK18 KK19 KK21 KK27 KK28 KK30 KK32 KK33 KK34 MM02 MM12 MM13 NN06 NN07 NN17 PP06 PP15 PP27 PP33 QQ09 QQ10 QQ11 QQ25 QQ37 QQ48 QQ49 QQ73 QQ75 RR04 RR06 SS04 SS15 XX05

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 デュアルダマシン構造の配線を形成する
    半導体装置の製造方法であって、（ａ）基板上の第１の
    絶縁層に形成された第１の溝パターンの内部に、第１の
    バリア層および下層配線を埋め込む工程と、（ｂ）前記
    下層配線の上層に第２の絶縁層を形成する工程と、
    （ｃ）第１のレジストパターンをマスクとしたエッチン
    グで、前記第２の絶縁層の上部に第２の溝パターンを形
    成する工程と、（ｄ）第２のレジストパターンをマスク
    としたエッチングで、前記第２の絶縁層の下部および前
    記下層配線に、前記第１のバリア層に達する孔パターン
    を形成する工程と、（ｅ）前記第２の溝パターンおよび
    前記孔パターンの内部に、第２のバリア層および上層配
    線を埋め込む工程とを有することを特徴とする半導体装
    置の製造方法。
  2. 【請求項２】 デュアルダマシン構造の配線を形成する
    半導体装置の製造方法であって、（ａ）基板上の第１の
    絶縁層に形成された第１の溝パターンの内部に、第１の
    バリア層および下層配線を埋め込む工程と、（ｂ）前記
    下層配線の上層に第２の絶縁層を形成する工程と、
    （ｃ）第１のレジストパターンをマスクとしたエッチン
    グで、前記第２の絶縁層の上部に第２の溝パターンを形
    成する工程と、（ｄ）第２のレジストパターンをマスク
    としたエッチングで、前記第２の絶縁層の下部および前
    記下層配線に、前記第１のバリア層に達する孔パターン
    を形成する工程と、（ｅ）前記第２の溝パターンおよび
    前記孔パターンの内部に、第２のバリア層および上層配
    線を埋め込む工程とを有し、 前記孔パターンの底部で前記第１のバリア層と前記第２
    のバリア層とが接続していることを特徴とする半導体装
    置の製造方法。
  3. 【請求項３】 デュアルダマシン構造の配線を形成する
    半導体装置の製造方法であって、（ａ）基板上の第１の
    絶縁層に形成された第１の溝パターンの内部に、第１の
    バリア層および下層配線を埋め込む工程と、（ｂ）前記
    下層配線の上層に第２の絶縁層を形成する工程と、
    （ｃ）第１のレジストパターンをマスクとしたエッチン
    グで、前記第２の絶縁層の上部に第２の溝パターンを形
    成する工程と、（ｄ）第２のレジストパターンをマスク
    としたエッチングで、前記第２の絶縁層の下部および前
    記下層配線に、前記第１のバリア層に達する孔パターン
    を形成する工程と、（ｅ）前記第２の溝パターンおよび
    前記孔パターンの内部に、第２のバリア層および上層配
    線を埋め込む工程とを有し、 前記下層配線および前記上層配線が、ＣｕまたはＡｌで
    構成されることを特徴とする半導体装置の製造方法。
  4. 【請求項４】 デュアルダマシン構造の配線を形成する
    半導体装置の製造方法であって、（ａ）基板上の第１の
    絶縁層に形成された第１の溝パターンの内部に、第１の
    バリア層および下層配線を埋め込む工程と、（ｂ）前記
    下層配線の上層に第２の絶縁層を形成する工程と、
    （ｃ）第１のレジストパターンをマスクとしたエッチン
    グで、前記第２の絶縁層の上部に第２の溝パターンを形
    成する工程と、（ｄ）第２のレジストパターンをマスク
    としたエッチングで、前記第２の絶縁層の下部および前
    記下層配線に、前記第１のバリア層に達する孔パターン
    を形成する工程と、（ｅ）前記第２の溝パターンおよび
    前記孔パターンの内部に、第２のバリア層および上層配
    線を埋め込む工程とを有し、 前記第１のバリア層および前記第２のバリア層は、Ｔ
    ｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、
    Ｗ、ＷＮまたはＷＳｉＮで構成されることを特徴とする
    半導体装置の製造方法。
  5. 【請求項５】 デュアルダマシン構造の配線を形成する
    半導体装置の製造方法であって、（ａ）基板上の第１の
    絶縁層に形成された第１の溝パターンの内部に、第１の
    バリア層および下層配線を埋め込む工程と、（ｂ）前記
    下層配線の上層に第２の絶縁層を形成する工程と、
    （ｃ）第１のレジストパターンをマスクとしたエッチン
    グで、前記第２の絶縁層の上部に第２の溝パターンを形
    成する工程と、（ｄ）第２のレジストパターンをマスク
    としたエッチングで、前記第２の絶縁層の下部および前
    記下層配線に、前記第１のバリア層に達する孔パターン
    を形成する工程と、（ｅ）前記第２の溝パターンおよび
    前記孔パターンの内部に、第２のバリア層および上層配
    線を埋め込む工程とを有し、 前記第２の絶縁層の下部が２層以上の絶縁膜によって構
    成されており、最上層絶縁膜が前記第２の絶縁層の上部
    のエッチングストッパとして機能することを特徴とする
    半導体装置の製造方法。
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