JP2003100746A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003100746A JP2003100746A JP2001298316A JP2001298316A JP2003100746A JP 2003100746 A JP2003100746 A JP 2003100746A JP 2001298316 A JP2001298316 A JP 2001298316A JP 2001298316 A JP2001298316 A JP 2001298316A JP 2003100746 A JP2003100746 A JP 2003100746A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Abstract
(57)【要約】
【課題】 配線上に形成されるキャップ導電性膜の信頼
性を向上する。 【解決手段】 配線上にキャップ絶縁膜を形成する前
に、クエン酸を含む洗浄液またはクエン酸とアンモニア
とを含む洗浄液を用いたウェット処理、ドライエッチン
グ処理、熱処理あるいはプラズマ処理を行い、配線上に
キャップ絶縁膜を形成した後に、過酸化水素を含む洗浄
液を用いたウェット処理、ＣＭＰ処理、ドライエッチン
グ処理、超音波洗浄処理、プラズマ処理または熱処理を
行う。
性を向上する。 【解決手段】 配線上にキャップ絶縁膜を形成する前
に、クエン酸を含む洗浄液またはクエン酸とアンモニア
とを含む洗浄液を用いたウェット処理、ドライエッチン
グ処理、熱処理あるいはプラズマ処理を行い、配線上に
キャップ絶縁膜を形成した後に、過酸化水素を含む洗浄
液を用いたウェット処理、ＣＭＰ処理、ドライエッチン
グ処理、超音波洗浄処理、プラズマ処理または熱処理を
行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、いわゆるダマシン（damascene）法
を用いて形成された銅配線を有する半導体装置に適用し
て有効な技術に関する。
技術に関し、特に、いわゆるダマシン（damascene）法
を用いて形成された銅配線を有する半導体装置に適用し
て有効な技術に関する。
【０００２】
【従来の技術】半導体集積回路における配線の形成法と
して、層間絶縁膜上にアルミニウムまたはタングステン
等の高融点金属膜を成膜した後、フォトリソグラフィ技
術により高融点金属膜上に配線パターンと同一形状のレ
ジストパターンを形成し、それをマスクとしたドライエ
ッチングによって高融点金属膜を加工して配線を形成す
る方法が採用されている。しかし、このアルミニウム等
を用いる方法では、配線の微細化に伴い配線抵抗の増大
が顕著となり、配線遅延が増加して半導体装置の性能が
低下する等の問題がある。
して、層間絶縁膜上にアルミニウムまたはタングステン
等の高融点金属膜を成膜した後、フォトリソグラフィ技
術により高融点金属膜上に配線パターンと同一形状のレ
ジストパターンを形成し、それをマスクとしたドライエ
ッチングによって高融点金属膜を加工して配線を形成す
る方法が採用されている。しかし、このアルミニウム等
を用いる方法では、配線の微細化に伴い配線抵抗の増大
が顕著となり、配線遅延が増加して半導体装置の性能が
低下する等の問題がある。
【０００３】そこで、抵抗が相対的に低い銅膜を主導体
層とする配線の検討が行われている。この銅配線は、一
般に絶縁膜に設けられた溝に銅膜を主導体層とする金属
膜を埋め込んだ後、溝以外の領域の余分な金属膜をＣＭ
Ｐ（chemical mechanical polishing）法を用いて除去
することにより溝の内部に配線を形成する、いわゆるダ
マシン法で形成される。
層とする配線の検討が行われている。この銅配線は、一
般に絶縁膜に設けられた溝に銅膜を主導体層とする金属
膜を埋め込んだ後、溝以外の領域の余分な金属膜をＣＭ
Ｐ（chemical mechanical polishing）法を用いて除去
することにより溝の内部に配線を形成する、いわゆるダ
マシン法で形成される。
【０００４】なお、ダマシン技術に関しては、例えばK.
Abe et. al, in Extended Abstracts 1994 SSDM, pp.
937-940、T. Saito et. al, in Proceedings of Intern
ational Interconnect Technology Conference in 199
8, pp. 160-162、D. Edelstein et. al, in Technical
Digest 1997 IEDM, pp. 773-776、V. M. Dubin et. al,
in Proceedings 1997 VMIC, pp. 69-74などに記載され
ている。
Abe et. al, in Extended Abstracts 1994 SSDM, pp.
937-940、T. Saito et. al, in Proceedings of Intern
ational Interconnect Technology Conference in 199
8, pp. 160-162、D. Edelstein et. al, in Technical
Digest 1997 IEDM, pp. 773-776、V. M. Dubin et. al,
in Proceedings 1997 VMIC, pp. 69-74などに記載され
ている。
【０００５】ところで、銅はアルミニウムまたはタング
ステンと比較して絶縁膜中を拡散しやすく、また銅自体
が酸化されやすいという性質を有する。このため、銅配
線を覆って、銅の拡散および銅自体の酸化を防ぐ機能を
有するバリア層を設ける必要がある。
ステンと比較して絶縁膜中を拡散しやすく、また銅自体
が酸化されやすいという性質を有する。このため、銅配
線を覆って、銅の拡散および銅自体の酸化を防ぐ機能を
有するバリア層を設ける必要がある。
【０００６】例えば、特開平８−２２２５６８号公報に
は、絶縁膜に配線用の溝を形成し、ＣＶＤ（chemical v
apor deposition）法によりＴｉＮ薄膜からなるバリア
層を成膜し、さらに、このバリア層上に銅薄膜を成膜し
た後、銅薄膜をエッチバックし、さらに、ＴｉＮ薄膜か
ら成る保護膜を形成後、エッチングすることにより銅薄
膜配線上に保護膜を残存させる技術が記載されている。
は、絶縁膜に配線用の溝を形成し、ＣＶＤ（chemical v
apor deposition）法によりＴｉＮ薄膜からなるバリア
層を成膜し、さらに、このバリア層上に銅薄膜を成膜し
た後、銅薄膜をエッチバックし、さらに、ＴｉＮ薄膜か
ら成る保護膜を形成後、エッチングすることにより銅薄
膜配線上に保護膜を残存させる技術が記載されている。
【０００７】また、三菱電機技法、pp333-336, 1998に
は、銅ダマシン配線上面にＴｉＷＮ等のバリア層を設け
るという技術が記載されている。
は、銅ダマシン配線上面にＴｉＷＮ等のバリア層を設け
るという技術が記載されている。
【０００８】
【発明が解決しようとする課題】以下は、本発明者によ
って検討されたダマシン銅配線の形成技術であり、その
概要は次のとおりである。
って検討されたダマシン銅配線の形成技術であり、その
概要は次のとおりである。
【０００９】まず、半導体基板上に配線形成用の絶縁
膜、例えば酸化シリコン膜を形成した後、パターニング
されたフォトレジスト膜をマスクとしたエッチングによ
って絶縁膜の所定の領域に配線溝を形成する。続いて配
線溝の内部を含む半導体基板の全面にバリア層、例えば
窒化チタン膜を形成し、さらに配線溝を埋め込む銅膜を
形成する。銅膜は主導体層として機能し、例えばスパッ
タ法によるシードＣｕ膜上にメッキ法による厚膜を成膜
することにより形成できる。次いで、配線溝以外の領域
の銅膜およびバリア層を、例えばＣＭＰ法により除去し
て配線溝の内部に銅配線を形成する。
膜、例えば酸化シリコン膜を形成した後、パターニング
されたフォトレジスト膜をマスクとしたエッチングによ
って絶縁膜の所定の領域に配線溝を形成する。続いて配
線溝の内部を含む半導体基板の全面にバリア層、例えば
窒化チタン膜を形成し、さらに配線溝を埋め込む銅膜を
形成する。銅膜は主導体層として機能し、例えばスパッ
タ法によるシードＣｕ膜上にメッキ法による厚膜を成膜
することにより形成できる。次いで、配線溝以外の領域
の銅膜およびバリア層を、例えばＣＭＰ法により除去し
て配線溝の内部に銅配線を形成する。
【００１０】次に、半導体基板の表面をフッ化水素を含
む溶液で洗浄した後、銅配線上にバリア層として機能す
るキャップ導電性膜、例えばタングステン膜を選択成長
または優先成長によって形成し、その後、さらに半導体
基板の表面をフッ化水素を含む溶液で洗浄する。
む溶液で洗浄した後、銅配線上にバリア層として機能す
るキャップ導電性膜、例えばタングステン膜を選択成長
または優先成長によって形成し、その後、さらに半導体
基板の表面をフッ化水素を含む溶液で洗浄する。
【００１１】キャップ導電性膜の形成前の洗浄により絶
縁膜の表面がエッチングされて、絶縁膜上の金属汚染を
除去することができる。これにより、キャップ導電性膜
を成膜する際の選択性の破れによる絶縁膜上での導電性
材料の異常成長を防止することができる。また、キャッ
プ導電性膜の形成後の洗浄により絶縁膜の表面がエッチ
ングされて、選択性の破れにより絶縁膜上に導電性材料
が異常成長した場合でも不要な導電性材料を除去するこ
とができる。これらの洗浄処理により信頼性の高いキャ
ップ導電性膜を形成することができる。
縁膜の表面がエッチングされて、絶縁膜上の金属汚染を
除去することができる。これにより、キャップ導電性膜
を成膜する際の選択性の破れによる絶縁膜上での導電性
材料の異常成長を防止することができる。また、キャッ
プ導電性膜の形成後の洗浄により絶縁膜の表面がエッチ
ングされて、選択性の破れにより絶縁膜上に導電性材料
が異常成長した場合でも不要な導電性材料を除去するこ
とができる。これらの洗浄処理により信頼性の高いキャ
ップ導電性膜を形成することができる。
【００１２】ところで、半導体装置の微細化に伴う配線
遅延を抑制するために、配線抵抗および配線容量の低減
が図られている。配線抵抗に関しては、設計技術による
対応と、前述した銅膜を主導体層とした配線の採用など
が検討されている。一方、配線容量に関しては、比誘電
率が２〜３程度と相対的に低い低誘電率材料の採用が検
討されている。低誘電率材料としては、例えばＣＶＤ法
で形成されるＳｉＯＣ系材料またはＳｉＯＦ系材料、あ
るいは塗布法で形成されるＰＡＥ（poly arylene ethe
r）系材料やシロキサン系材料などが有望視されてい
る。
遅延を抑制するために、配線抵抗および配線容量の低減
が図られている。配線抵抗に関しては、設計技術による
対応と、前述した銅膜を主導体層とした配線の採用など
が検討されている。一方、配線容量に関しては、比誘電
率が２〜３程度と相対的に低い低誘電率材料の採用が検
討されている。低誘電率材料としては、例えばＣＶＤ法
で形成されるＳｉＯＣ系材料またはＳｉＯＦ系材料、あ
るいは塗布法で形成されるＰＡＥ（poly arylene ethe
r）系材料やシロキサン系材料などが有望視されてい
る。
【００１３】しかしながら、本発明者が検討したとこ
ろ、これら低誘電率材料の表面はフッ化水素を含む水溶
液ではエッチングされないため、銅配線の表面にキャッ
プ導電性膜を選択成長または優先成長によって形成する
際、絶縁膜上に選択性の破れによる導電性材料の異常成
長が生じ、ショート不良が発生することが明らかとなっ
た。
ろ、これら低誘電率材料の表面はフッ化水素を含む水溶
液ではエッチングされないため、銅配線の表面にキャッ
プ導電性膜を選択成長または優先成長によって形成する
際、絶縁膜上に選択性の破れによる導電性材料の異常成
長が生じ、ショート不良が発生することが明らかとなっ
た。
【００１４】本発明の目的は、配線上に形成されるキャ
ップ導電性膜の信頼性を向上することのできる技術を提
供することにある。
ップ導電性膜の信頼性を向上することのできる技術を提
供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】本発明は、半導体基板上に形成された絶縁
膜に凹パターン（例えば配線形成用の配線溝、上下配線
を接続するコンタクトホール、または配線溝とコンタク
トホールとが一体となったパターン等）を形成する工程
と、凹パターンの内部を含む半導体基板の全面にバリア
層および銅膜を順次形成した後、凹パターン以外の領域
の銅膜およびバリア層を除去する工程と、銅膜上に選択
成長または優先成長によりキャップ絶縁膜を形成する工
程とを有し、キャップ絶縁膜を形成する前に、クエン酸
を含む洗浄液またはクエン酸とアンモニアとを含む洗浄
液を用いたウェット処理、ドライエッチング処理、熱処
理あるいはプラズマ処理を行い、キャップ絶縁膜を形成
した後に、過酸化水素を含む洗浄液を用いたウェット処
理、ＣＭＰ処理、ドライエッチング処理、超音波洗浄処
理、プラズマ処理または熱処理を行うものである。
膜に凹パターン（例えば配線形成用の配線溝、上下配線
を接続するコンタクトホール、または配線溝とコンタク
トホールとが一体となったパターン等）を形成する工程
と、凹パターンの内部を含む半導体基板の全面にバリア
層および銅膜を順次形成した後、凹パターン以外の領域
の銅膜およびバリア層を除去する工程と、銅膜上に選択
成長または優先成長によりキャップ絶縁膜を形成する工
程とを有し、キャップ絶縁膜を形成する前に、クエン酸
を含む洗浄液またはクエン酸とアンモニアとを含む洗浄
液を用いたウェット処理、ドライエッチング処理、熱処
理あるいはプラズマ処理を行い、キャップ絶縁膜を形成
した後に、過酸化水素を含む洗浄液を用いたウェット処
理、ＣＭＰ処理、ドライエッチング処理、超音波洗浄処
理、プラズマ処理または熱処理を行うものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１９】図１から図２０は、本発明の一実施の形態
である半導体装置の製造方法を工程順に示した断面図で
ある。また、図２１は、本発明の一実施の形態であるダ
マシン法による配線形成方法を説明するための工程図で
ある。
である半導体装置の製造方法を工程順に示した断面図で
ある。また、図２１は、本発明の一実施の形態であるダ
マシン法による配線形成方法を説明するための工程図で
ある。
【００２０】まず、図１に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板１を用意し、半導体基
板１の主面に素子分離領域２を形成する。素子分離領域
２を形成するには、まず素子分離領域の半導体基板１を
エッチングして深さ３５０ｎｍ程度の溝を形成した後、
半導体基板１を約８５０℃〜１０００℃で熱酸化するこ
とによって、この溝の内壁に膜厚１０ｎｍ程度の薄い酸
化シリコン膜（図示せず）を形成する。次に、溝の内部
を含む半導体基板１上にＣＶＤ法で膜厚４５０〜５００
ｎｍ程度の酸化シリコン膜を堆積し、溝外部の酸化シリ
コン膜をＣＭＰにより除去することによって、その表面
を平坦化する。
結晶シリコンからなる半導体基板１を用意し、半導体基
板１の主面に素子分離領域２を形成する。素子分離領域
２を形成するには、まず素子分離領域の半導体基板１を
エッチングして深さ３５０ｎｍ程度の溝を形成した後、
半導体基板１を約８５０℃〜１０００℃で熱酸化するこ
とによって、この溝の内壁に膜厚１０ｎｍ程度の薄い酸
化シリコン膜（図示せず）を形成する。次に、溝の内部
を含む半導体基板１上にＣＶＤ法で膜厚４５０〜５００
ｎｍ程度の酸化シリコン膜を堆積し、溝外部の酸化シリ
コン膜をＣＭＰにより除去することによって、その表面
を平坦化する。
【００２１】次に、半導体基板１にｐ型不純物（例えば
ホウ素）およびｎ型不純物（例えばリン）をイオン打込
みした後、半導体基板１を約９５０℃で熱処理し、上記
不純物を拡散させることによって、ｐ型ウェル３および
ｎ型ウェル４を形成する。
ホウ素）およびｎ型不純物（例えばリン）をイオン打込
みした後、半導体基板１を約９５０℃で熱処理し、上記
不純物を拡散させることによって、ｐ型ウェル３および
ｎ型ウェル４を形成する。
【００２２】その後、図２に示すように、フッ酸を用い
たウェットエッチングで半導体基板１の表面を洗浄し、
続いて半導体基板１を約８００〜８５０℃で熱酸化する
ことによって、その表面に膜厚７ｎｍ程度の清浄なゲー
ト酸化膜５を形成する。
たウェットエッチングで半導体基板１の表面を洗浄し、
続いて半導体基板１を約８００〜８５０℃で熱酸化する
ことによって、その表面に膜厚７ｎｍ程度の清浄なゲー
ト酸化膜５を形成する。
【００２３】次に、多結晶シリコン膜６を形成し、エッ
チングすることにより、図３に示すように、ゲート電極
７を形成する。この際、ｐ型ウェル３上の多結晶シリコ
ン膜６中にｎ型不純物（例えばリン）を注入し、また、
ｎ型ウェル４上の多結晶シリコン膜６中にｐ型不純物
（例えばホウ素）を注入することにより、ｎチャネル型
ＭＩＳＦＥＴ（metal insulator semiconductor field
effect transistor）のゲート電極をｎ型とし、ｐチャ
ネル型ＭＩＳＦＥＴのゲート電極をｐ型とした、いわゆ
るデュアルゲート構造とすることも可能である。デュア
ルゲート構造を採用することにより、ＭＩＳＦＥＴの閾
値電圧を下げることができ、低電圧でＭＩＳＦＥＴを駆
動することが可能となる。
チングすることにより、図３に示すように、ゲート電極
７を形成する。この際、ｐ型ウェル３上の多結晶シリコ
ン膜６中にｎ型不純物（例えばリン）を注入し、また、
ｎ型ウェル４上の多結晶シリコン膜６中にｐ型不純物
（例えばホウ素）を注入することにより、ｎチャネル型
ＭＩＳＦＥＴ（metal insulator semiconductor field
effect transistor）のゲート電極をｎ型とし、ｐチャ
ネル型ＭＩＳＦＥＴのゲート電極をｐ型とした、いわゆ
るデュアルゲート構造とすることも可能である。デュア
ルゲート構造を採用することにより、ＭＩＳＦＥＴの閾
値電圧を下げることができ、低電圧でＭＩＳＦＥＴを駆
動することが可能となる。
【００２４】次に、図４に示すように、ｐ型ウェル３上
のゲート電極７の両側の半導体基板１にｎ型不純物（例
えばリンまたはヒ素）をイオン打込みしてｎ型半導体領
域８（ソース、ドレイン）を形成する。また、ｎ型ウェ
ル４上のゲート電極７の両側の半導体基板１にｐ型不純
物（例えばホウ素）をイオン打込みしてｐ型半導体領域
９（ソース、ドレイン）を形成する。
のゲート電極７の両側の半導体基板１にｎ型不純物（例
えばリンまたはヒ素）をイオン打込みしてｎ型半導体領
域８（ソース、ドレイン）を形成する。また、ｎ型ウェ
ル４上のゲート電極７の両側の半導体基板１にｐ型不純
物（例えばホウ素）をイオン打込みしてｐ型半導体領域
９（ソース、ドレイン）を形成する。
【００２５】次いで、サイドウォール１０をゲート電極
７の側壁に形成する。サイドウォール１０は、例えば半
導体基板１上にＣＶＤ法で膜厚５０〜１００ｎｍ程度の
窒化シリコン膜を堆積した後、この窒化シリコン膜を異
方的にエッチングすることにより形成する。
７の側壁に形成する。サイドウォール１０は、例えば半
導体基板１上にＣＶＤ法で膜厚５０〜１００ｎｍ程度の
窒化シリコン膜を堆積した後、この窒化シリコン膜を異
方的にエッチングすることにより形成する。
【００２６】次いで、ゲート電極７およびサイドウォー
ル１０をマスクに、ｐ型ウェル３には、ｎ型不純物（例
えばリンまたはヒ素）をイオン打ち込みすることによっ
てｎ +型半導体領域１１（ソース、ドレイン）を形成
し、ｎ型ウェル４には、ｐ型不純物（例えばホウ素）を
イオン打ち込みすることによってｐ+型半導体領域１２
（ソース、ドレイン）を形成する。ここまでの工程で、
ＬＤＤ（Lightly DopedDrain）構造のソース、ドレイン
を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネ
ル型ＭＩＳＦＥＴＱｐが形成される。
ル１０をマスクに、ｐ型ウェル３には、ｎ型不純物（例
えばリンまたはヒ素）をイオン打ち込みすることによっ
てｎ +型半導体領域１１（ソース、ドレイン）を形成
し、ｎ型ウェル４には、ｐ型不純物（例えばホウ素）を
イオン打ち込みすることによってｐ+型半導体領域１２
（ソース、ドレイン）を形成する。ここまでの工程で、
ＬＤＤ（Lightly DopedDrain）構造のソース、ドレイン
を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネ
ル型ＭＩＳＦＥＴＱｐが形成される。
【００２７】次に、図５に示すように、広い素子分離領
域２上に抵抗素子を形成する。この抵抗素子は、素子分
離領域２上の導体膜Ｒ、導体膜Ｒを覆う絶縁膜１３およ
び絶縁膜１３上の引き出し電極１４からなり、次のごと
く形成する。例えば半導体基板１の全面に不純物の導入
量の少ない多結晶シリコン等の導体膜を堆積し、これを
パターニングすることにより導体膜Ｒを形成する。この
導体膜Ｒには、多結晶シリコン等の半導体膜の他、タン
グステン等の金属膜を用いることもできる。
域２上に抵抗素子を形成する。この抵抗素子は、素子分
離領域２上の導体膜Ｒ、導体膜Ｒを覆う絶縁膜１３およ
び絶縁膜１３上の引き出し電極１４からなり、次のごと
く形成する。例えば半導体基板１の全面に不純物の導入
量の少ない多結晶シリコン等の導体膜を堆積し、これを
パターニングすることにより導体膜Ｒを形成する。この
導体膜Ｒには、多結晶シリコン等の半導体膜の他、タン
グステン等の金属膜を用いることもできる。
【００２８】次いで、導体膜Ｒ上にＣＶＤ法またはスパ
ッタ法により、酸化シリコン膜あるいは窒化シリコン膜
等から成る絶縁膜１３を堆積する。
ッタ法により、酸化シリコン膜あるいは窒化シリコン膜
等から成る絶縁膜１３を堆積する。
【００２９】さらに、上記絶縁膜１３の一部をエッチン
グすることにより接続孔を形成し、この接続孔内を含む
絶縁膜１３上に多結晶シリコン膜をＣＶＤ法により堆積
した後、接続孔上部に残存するようパターニングするこ
とにより引き出し電極１４を形成する。
グすることにより接続孔を形成し、この接続孔内を含む
絶縁膜１３上に多結晶シリコン膜をＣＶＤ法により堆積
した後、接続孔上部に残存するようパターニングするこ
とにより引き出し電極１４を形成する。
【００３０】次に、半導体基板１の全面にチタン等の高
融点金属膜（図示せず）を形成する。かかる膜には、チ
タンの他、タングステン、コバルト等の金属を用いるこ
ともできる。
融点金属膜（図示せず）を形成する。かかる膜には、チ
タンの他、タングステン、コバルト等の金属を用いるこ
ともできる。
【００３１】次に、図６に示すように、半導体基板１に
ＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施
すことにより、高融点金属膜とゲート電極７、引き出し
電極１４および半導体基板１との接触部に、シリサイド
層１６を形成する。その後、未反応の高融点金属膜を除
去する。これらシリサイド層１６を形成することによ
り、シリサイド層１６と、後述するその上部に形成され
るプラグ等との接続抵抗を低減することができ、また、
ゲート電極７やｎ+型半導体領域１１またはｐ+型半導体
領域１２自身のシート抵抗を低減することができる。
ＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施
すことにより、高融点金属膜とゲート電極７、引き出し
電極１４および半導体基板１との接触部に、シリサイド
層１６を形成する。その後、未反応の高融点金属膜を除
去する。これらシリサイド層１６を形成することによ
り、シリサイド層１６と、後述するその上部に形成され
るプラグ等との接続抵抗を低減することができ、また、
ゲート電極７やｎ+型半導体領域１１またはｐ+型半導体
領域１２自身のシート抵抗を低減することができる。
【００３２】次に、図７に示すように、ＣＶＤ法により
酸化シリコン膜を堆積することにより、層間絶縁膜１８
を形成する。この層間絶縁膜１８として、ＰＳＧ（Phos
phorSilicate Glass）膜またはＳＯＧ（Spin On Glas
s）膜を使用してもよい。また、この層間絶縁膜１８の
表面をＣＭＰにより平坦化してもよい。
酸化シリコン膜を堆積することにより、層間絶縁膜１８
を形成する。この層間絶縁膜１８として、ＰＳＧ（Phos
phorSilicate Glass）膜またはＳＯＧ（Spin On Glas
s）膜を使用してもよい。また、この層間絶縁膜１８の
表面をＣＭＰにより平坦化してもよい。
【００３３】次に、図８に示すように、ｎ+型半導体領
域１１またはｐ+型半導体領域１２上および抵抗素子を
構成するシリサイド層１６上の層間絶縁膜１８をエッチ
ングにより除去することによりコンタクトホール２０を
形成する。
域１１またはｐ+型半導体領域１２上および抵抗素子を
構成するシリサイド層１６上の層間絶縁膜１８をエッチ
ングにより除去することによりコンタクトホール２０を
形成する。
【００３４】次に、図９に示すように、コンタクトホー
ル２０内を含む層間絶縁膜１８上に、ＣＶＤ法により窒
化チタン膜を形成した後、ＣＶＤ法によりタングステン
膜を形成する。次いで、コンタクトホール２０以外の窒
化チタン膜およびタングステン膜をＣＭＰにより除去
し、プラグ２１を形成する。なお、前記窒化チタン膜
は、スパッタ法により形成してもよい。また、この窒化
チタン膜は、チタンと窒化チタンとの積層膜とすること
もできる。
ル２０内を含む層間絶縁膜１８上に、ＣＶＤ法により窒
化チタン膜を形成した後、ＣＶＤ法によりタングステン
膜を形成する。次いで、コンタクトホール２０以外の窒
化チタン膜およびタングステン膜をＣＭＰにより除去
し、プラグ２１を形成する。なお、前記窒化チタン膜
は、スパッタ法により形成してもよい。また、この窒化
チタン膜は、チタンと窒化チタンとの積層膜とすること
もできる。
【００３５】次に、ダマシン法により第１配線層を形成
する。この第１配線層は、例えば以下のように形成す
る。まず、図１０に示すように、層間絶縁膜１８および
プラグ２１上に、酸化シリコン膜２２をＣＶＤ法により
堆積し、次いで比誘電率が４以下の低誘電率膜２３をＣ
ＶＤ法または塗布法で形成する。ＣＶＤ法で形成される
低誘電率膜として、例えばＳｉＯＣ系材料またはＳｉＯ
Ｆ系材料、塗布法で形成される低誘電率膜として、例え
ばＰＡＥ系材料、ＨＳＧ(hydrogen silsesquioxane)系
材料またはＭＳＱ（methyl silsesquioxane）系材料を
例示することができる。なお、酸化シリコン膜２２に代
えて、低誘電率膜２３に対してエッチング選択比を有す
る他の絶縁膜を形成してもよい。
する。この第１配線層は、例えば以下のように形成す
る。まず、図１０に示すように、層間絶縁膜１８および
プラグ２１上に、酸化シリコン膜２２をＣＶＤ法により
堆積し、次いで比誘電率が４以下の低誘電率膜２３をＣ
ＶＤ法または塗布法で形成する。ＣＶＤ法で形成される
低誘電率膜として、例えばＳｉＯＣ系材料またはＳｉＯ
Ｆ系材料、塗布法で形成される低誘電率膜として、例え
ばＰＡＥ系材料、ＨＳＧ(hydrogen silsesquioxane)系
材料またはＭＳＱ（methyl silsesquioxane）系材料を
例示することができる。なお、酸化シリコン膜２２に代
えて、低誘電率膜２３に対してエッチング選択比を有す
る他の絶縁膜を形成してもよい。
【００３６】次いで、図１１に示すように、第１配線層
形成予定領域上の低誘電率膜２３をエッチングにより除
去し、さらに、このエッチングにより露出した酸化シリ
コン膜２２をエッチングすることにより配線溝２５を形
成する（図２１の工程１００）。従って、低誘電率膜２
３のエッチングは、酸化シリコン膜２２がエッチングさ
れ難く、低誘電率膜２３がエッチングされ易い条件で行
う。次いで、酸化シリコン膜２２がエッチングされ易い
条件でエッチングを行う。このように、酸化シリコン膜
２２は、エッチングストッパとして利用されるが、エッ
チング量を時間等で制御可能な場合は、酸化シリコン膜
２２を形成せず、酸化シリコン膜１８上に低誘電率膜２
３を直接形成してもよい。
形成予定領域上の低誘電率膜２３をエッチングにより除
去し、さらに、このエッチングにより露出した酸化シリ
コン膜２２をエッチングすることにより配線溝２５を形
成する（図２１の工程１００）。従って、低誘電率膜２
３のエッチングは、酸化シリコン膜２２がエッチングさ
れ難く、低誘電率膜２３がエッチングされ易い条件で行
う。次いで、酸化シリコン膜２２がエッチングされ易い
条件でエッチングを行う。このように、酸化シリコン膜
２２は、エッチングストッパとして利用されるが、エッ
チング量を時間等で制御可能な場合は、酸化シリコン膜
２２を形成せず、酸化シリコン膜１８上に低誘電率膜２
３を直接形成してもよい。
【００３７】次に、図１２に示すように、配線溝２５内
を含む低誘電率膜２３上に窒化チタンからなるバリア層
２６ａをスパッタ法またはＣＶＤ法により堆積する（図
２１の工程１０１）。なお、バリア層２６ａを堆積する
前に配線溝２５の内部を洗浄してもよい。また、バリア
層２６ａは、窒化チタンのみならず、タンタル、窒化タ
ンタル、タングステンまたは窒化タングステン等の単層
膜を用いることもできる。また、チタン上に窒化チタン
を形成し、さらにチタンを形成した３層の積層膜（チタ
ン／窒化チタン／チタン）の他、チタン／窒化チタン、
窒化チタン／チタン、タンタル／窒化タンタル／タンタ
ル、タンタル／窒化タンタル、窒化タンタル／タンタル
等の積層膜を用いることもできる。
を含む低誘電率膜２３上に窒化チタンからなるバリア層
２６ａをスパッタ法またはＣＶＤ法により堆積する（図
２１の工程１０１）。なお、バリア層２６ａを堆積する
前に配線溝２５の内部を洗浄してもよい。また、バリア
層２６ａは、窒化チタンのみならず、タンタル、窒化タ
ンタル、タングステンまたは窒化タングステン等の単層
膜を用いることもできる。また、チタン上に窒化チタン
を形成し、さらにチタンを形成した３層の積層膜（チタ
ン／窒化チタン／チタン）の他、チタン／窒化チタン、
窒化チタン／チタン、タンタル／窒化タンタル／タンタ
ル、タンタル／窒化タンタル、窒化タンタル／タンタル
等の積層膜を用いることもできる。
【００３８】次いで、バリア層２６ａ上に銅膜２６ｂ
（第１〜第３の銅膜：請求項の導電性膜）を形成する
（図２１の工程１０２）。まず、第１の銅膜をスパッタ
法により堆積する。この際、例えばターゲットとウエハ
間距離は１５０ｍｍ、成膜圧力は１ｍＴｏｒｒ、成膜初
期温度は５０℃で最終到達温度は８０℃の条件で、平坦
部で厚さ４０ｎｍ程度の第１の銅膜を形成する。さら
に、第２の銅膜をスパッタ法により堆積する。この際、
例えばターゲットとウエハ間距離は３００ｍｍ、成膜圧
力は０.２ｍＴｏｒｒ以下、成膜初期温度は１０℃で最
終到達温度は１００℃の条件で、平坦部で厚さ１００ｎ
ｍ程度の第２の銅膜を形成する。なお、ここで第１の銅
膜を省略したり、第２の銅膜の成膜温度を室温（２５
℃）以下に保持したりすることもできる。次いで、第３
の銅膜を電解メッキ法により堆積する。この際、例えば
硫酸銅ベースのメッキ液中に半導体基板１の表面を浸漬
させ、半導体基板１に負の電圧を印加することで、平坦
部で厚さ６００ｎｍ程度の第３の銅膜を配線溝２５に埋
め込む。なお、銅膜２６ｂは、スパッタ法およびメッキ
法によって形成されたが、例えばスパッタ法およびＣＶ
Ｄ法、ＣＶＤ法、またはＣＶＤ法およびメッキ法により
形成することもできる。
（第１〜第３の銅膜：請求項の導電性膜）を形成する
（図２１の工程１０２）。まず、第１の銅膜をスパッタ
法により堆積する。この際、例えばターゲットとウエハ
間距離は１５０ｍｍ、成膜圧力は１ｍＴｏｒｒ、成膜初
期温度は５０℃で最終到達温度は８０℃の条件で、平坦
部で厚さ４０ｎｍ程度の第１の銅膜を形成する。さら
に、第２の銅膜をスパッタ法により堆積する。この際、
例えばターゲットとウエハ間距離は３００ｍｍ、成膜圧
力は０.２ｍＴｏｒｒ以下、成膜初期温度は１０℃で最
終到達温度は１００℃の条件で、平坦部で厚さ１００ｎ
ｍ程度の第２の銅膜を形成する。なお、ここで第１の銅
膜を省略したり、第２の銅膜の成膜温度を室温（２５
℃）以下に保持したりすることもできる。次いで、第３
の銅膜を電解メッキ法により堆積する。この際、例えば
硫酸銅ベースのメッキ液中に半導体基板１の表面を浸漬
させ、半導体基板１に負の電圧を印加することで、平坦
部で厚さ６００ｎｍ程度の第３の銅膜を配線溝２５に埋
め込む。なお、銅膜２６ｂは、スパッタ法およびメッキ
法によって形成されたが、例えばスパッタ法およびＣＶ
Ｄ法、ＣＶＤ法、またはＣＶＤ法およびメッキ法により
形成することもできる。
【００３９】次に、図１３に示すように、配線溝２５外
部の銅膜２６ｂおよび窒化チタン膜２６ａをＣＭＰ法に
より除去して第２配線層の配線２６を形成する（図２１
の工程１０３）。なお、ＣＭＰ法による研磨の前後に半
導体基板１に熱処理を施してもよい。
部の銅膜２６ｂおよび窒化チタン膜２６ａをＣＭＰ法に
より除去して第２配線層の配線２６を形成する（図２１
の工程１０３）。なお、ＣＭＰ法による研磨の前後に半
導体基板１に熱処理を施してもよい。
【００４０】次いで、半導体基板１の表面（銅膜２６ｂ
および低誘電率膜２３の表面）に前処理を施す（図２１
の工程１０４）。前処理には、例えば以下の第１〜第４
の前処理を挙げることができる。
および低誘電率膜２３の表面）に前処理を施す（図２１
の工程１０４）。前処理には、例えば以下の第１〜第４
の前処理を挙げることができる。
【００４１】第１の前処理は、ウェット洗浄によって低
誘電率膜２３の表面を削る方法であって、クエン酸を含
む洗浄液、またはクエン酸とアンモニアとを含む洗浄
液、またはジエチレングリコール系またはブチロラクト
ン系または有機アミン系などの有機系材料を含む洗浄液
が用いられる。
誘電率膜２３の表面を削る方法であって、クエン酸を含
む洗浄液、またはクエン酸とアンモニアとを含む洗浄
液、またはジエチレングリコール系またはブチロラクト
ン系または有機アミン系などの有機系材料を含む洗浄液
が用いられる。
【００４２】第２の前処理は、ドライエッチング処理に
よって低誘電率膜２３の表面を削る方法であって、低誘
電率膜２３が有機系材料の場合は、エッチングガスに水
素または窒素のうち少なくとも１つを含むガス、あるい
は水素または窒素を構成要素に持つガスが用いられる。
また、低誘電率膜２３がＳｉＯＦ系材料またはＳｉＯＣ
系材料の場合は、エッチングガスにフッ素または酸素の
うち少なくとも１つを含むガス、あるいはフッ素または
酸素を構成要素に持つガスが用いられる。
よって低誘電率膜２３の表面を削る方法であって、低誘
電率膜２３が有機系材料の場合は、エッチングガスに水
素または窒素のうち少なくとも１つを含むガス、あるい
は水素または窒素を構成要素に持つガスが用いられる。
また、低誘電率膜２３がＳｉＯＦ系材料またはＳｉＯＣ
系材料の場合は、エッチングガスにフッ素または酸素の
うち少なくとも１つを含むガス、あるいはフッ素または
酸素を構成要素に持つガスが用いられる。
【００４３】第３の前処理は、熱処理を行う方法であ
り、例えば水素処理が用いられる。第４の前処理は、プ
ラズマ処理を行う方法であって、水素プラズマ処理また
はアンモニアプラズマ処理が用いられる。
り、例えば水素処理が用いられる。第４の前処理は、プ
ラズマ処理を行う方法であって、水素プラズマ処理また
はアンモニアプラズマ処理が用いられる。
【００４４】前記第１および第２の前処理により、低誘
電率膜２３の表面の汚染層が除去されるので、低誘電率
膜２３上のタングステンの異常成長を防いで、選択性ま
たは優先性よく銅膜２６ｂ上にタングステン膜を形成す
ることができる。また、前記第３および第４の前処理に
より、銅膜２６ｂの表面の酸化物が還元され、また半導
体基板１の表面（銅膜２６ｂおよび低誘電率膜２３の表
面）の吸着ガス、水分および有機物が除去される。さら
に銅膜２６ｂの表面に水素を吸着、吸蔵することによ
り、その後のタングステン膜の形成時にタングステンが
選択成長または優先成長しやすくなる。
電率膜２３の表面の汚染層が除去されるので、低誘電率
膜２３上のタングステンの異常成長を防いで、選択性ま
たは優先性よく銅膜２６ｂ上にタングステン膜を形成す
ることができる。また、前記第３および第４の前処理に
より、銅膜２６ｂの表面の酸化物が還元され、また半導
体基板１の表面（銅膜２６ｂおよび低誘電率膜２３の表
面）の吸着ガス、水分および有機物が除去される。さら
に銅膜２６ｂの表面に水素を吸着、吸蔵することによ
り、その後のタングステン膜の形成時にタングステンが
選択成長または優先成長しやすくなる。
【００４５】次いで、図１４に示すように、銅膜２６ｂ
上にタングステンを選択成長または優先成長させること
により、銅膜２６ｂ上にバリアメタルとして機能する、
例えば２〜２０ｎｍ程度のタングステン膜２６ｃ（請求
項のキャップ導電性膜）を形成する（図２１の工程１０
５）。タングステン膜２６ｃは、例えば０.３Ｔｏｒ
ｒ、設定温度４６０℃で、６フッ化タングステン流量５
ｓｃｃ、水素流量５００ｓｃｃの条件下で、１.５分間
処理を行うことにより形成する。かかる処理により、配
線２６上にのみにタングステンが選択的に成長または、
低誘電率膜２３上に比べ配線２６上にタングステンが優
先的に成長する。
上にタングステンを選択成長または優先成長させること
により、銅膜２６ｂ上にバリアメタルとして機能する、
例えば２〜２０ｎｍ程度のタングステン膜２６ｃ（請求
項のキャップ導電性膜）を形成する（図２１の工程１０
５）。タングステン膜２６ｃは、例えば０.３Ｔｏｒ
ｒ、設定温度４６０℃で、６フッ化タングステン流量５
ｓｃｃ、水素流量５００ｓｃｃの条件下で、１.５分間
処理を行うことにより形成する。かかる処理により、配
線２６上にのみにタングステンが選択的に成長または、
低誘電率膜２３上に比べ配線２６上にタングステンが優
先的に成長する。
【００４６】なお、この選択成長または優先成長は、Ｃ
ＶＤ法またはメッキ法により達成することができ、ＣＶ
Ｄ法により成膜する場合は、成膜圧力２Ｔｏｒｒ以下、
温度２５０℃、６フッ化タングステンと水素の流量比６
フッ化タングステン／水素が１／５０以下の条件で成膜
することができる。また、タングステンの他、窒化チタ
ン、タンタル、窒化タンタル、窒化タングステンまたは
ニッケル等も配線２６上のキャップ導電性膜として使用
できる。
ＶＤ法またはメッキ法により達成することができ、ＣＶ
Ｄ法により成膜する場合は、成膜圧力２Ｔｏｒｒ以下、
温度２５０℃、６フッ化タングステンと水素の流量比６
フッ化タングステン／水素が１／５０以下の条件で成膜
することができる。また、タングステンの他、窒化チタ
ン、タンタル、窒化タンタル、窒化タングステンまたは
ニッケル等も配線２６上のキャップ導電性膜として使用
できる。
【００４７】配線２６上にタングステンを選択成長また
は優先成長により形成し、配線２６の上面をタングステ
ン膜２６ｃで覆うことにより、配線２６が直接絶縁膜と
接触することがなく、銅の拡散を防止することができ
る。さらに銅膜の表面、界面および粒界が不安定な場合
は、これらがマイグレーションの経路となり、銅膜を主
導体層とする配線のエレクトロマイグレーション耐性が
著しく劣化するという問題が生ずる。しかし、本実施の
形態では銅膜２６ｂは同じ金属であるタングステン膜２
６ｃと接触し、銅の拡散を防止することから、配線２６
のエレクトロマイグレーションを低減することができ
る。
は優先成長により形成し、配線２６の上面をタングステ
ン膜２６ｃで覆うことにより、配線２６が直接絶縁膜と
接触することがなく、銅の拡散を防止することができ
る。さらに銅膜の表面、界面および粒界が不安定な場合
は、これらがマイグレーションの経路となり、銅膜を主
導体層とする配線のエレクトロマイグレーション耐性が
著しく劣化するという問題が生ずる。しかし、本実施の
形態では銅膜２６ｂは同じ金属であるタングステン膜２
６ｃと接触し、銅の拡散を防止することから、配線２６
のエレクトロマイグレーションを低減することができ
る。
【００４８】次いで、半導体基板１の表面（タングステ
ン膜２６ｃおよび低誘電率膜２３の表面）に後処理を施
す（図２１の工程１０６）。後処理には、例えば以下の
第１〜第６の後処理を挙げることができる。
ン膜２６ｃおよび低誘電率膜２３の表面）に後処理を施
す（図２１の工程１０６）。後処理には、例えば以下の
第１〜第６の後処理を挙げることができる。
【００４９】第１の後処理は、ウェット洗浄によって低
誘電率膜２３の表面を削る方法であって、過酸化水素を
含む洗浄液が用いられる。第２の後処理は、半導体基板
１の表面をＣＭＰ法で研磨する方法である。ＣＭＰとウ
ェット洗浄とを組み合わせてもよい。第３の後処理は、
ドライエッチング処理によって低誘電率膜２３の表面を
削る方法であって、フッ素を構成要素に持つガスが用い
られる。第４の後処理は、超音波洗浄を行う方法であ
る。
誘電率膜２３の表面を削る方法であって、過酸化水素を
含む洗浄液が用いられる。第２の後処理は、半導体基板
１の表面をＣＭＰ法で研磨する方法である。ＣＭＰとウ
ェット洗浄とを組み合わせてもよい。第３の後処理は、
ドライエッチング処理によって低誘電率膜２３の表面を
削る方法であって、フッ素を構成要素に持つガスが用い
られる。第４の後処理は、超音波洗浄を行う方法であ
る。
【００５０】第５の後処理は、プラズマ処理を行う方法
であって、水素プラズマ処理またはアンモニアプラズマ
処理が用いられる。第６の後処理は、熱処理を行う方法
である。
であって、水素プラズマ処理またはアンモニアプラズマ
処理が用いられる。第６の後処理は、熱処理を行う方法
である。
【００５１】前記第１〜第４の後処理により、選択性の
やぶれによって低誘電率膜２３上にタングステンが成長
し、または低誘電率膜２３上の汚染メタルにタングステ
ンが成長した場合であっても、これら不要なタングステ
ンおよび汚染メタルが除去される。また、前記第５の後
処理により、タングステン膜２６ｃ上を含む半導体基板
１の表面（タングステン膜２６ｃおよび絶縁膜２３の表
面）の吸着ガス、水分および有機物が除去される。ま
た、前記第６の後処理により、主導体層である銅膜２６
ｂの膜質を改善することができる。
やぶれによって低誘電率膜２３上にタングステンが成長
し、または低誘電率膜２３上の汚染メタルにタングステ
ンが成長した場合であっても、これら不要なタングステ
ンおよび汚染メタルが除去される。また、前記第５の後
処理により、タングステン膜２６ｃ上を含む半導体基板
１の表面（タングステン膜２６ｃおよび絶縁膜２３の表
面）の吸着ガス、水分および有機物が除去される。ま
た、前記第６の後処理により、主導体層である銅膜２６
ｂの膜質を改善することができる。
【００５２】次に、図１５に示すように、低誘電率膜２
３および配線２６（タングステン膜２６ｃ）上に絶縁膜
２９を形成する（図２１の工程１０７）。絶縁膜２９
は、例えばＴＥＯＳ（tetra ethyl ortho silicate : S
i(OC2H5)）とオゾンとをソースガスに用いたプラズマＣ
ＶＤ法で堆積されたＴＥＯＳ酸化膜、または低誘電率膜
（例えばＳｉＯＣ系材料、ＳｉＯＦ系材料またはＰＡＥ
系材料など）であり、これらの単層膜または重ね膜によ
って構成することができる。例えば、図１６に示すよう
に、低誘電率膜２３および配線２６（タングステン膜２
６ｃ）上に相対的に薄いＴＥＯＳ酸化膜２９ａを成膜
し、さらにその上に相対的に厚い低誘電率膜２９ｂを成
膜して積層構造の絶縁膜２９を形成することができる。
また、ＴＥＯＳ酸化膜に代えてＳｉＮを用いてもよい。
３および配線２６（タングステン膜２６ｃ）上に絶縁膜
２９を形成する（図２１の工程１０７）。絶縁膜２９
は、例えばＴＥＯＳ（tetra ethyl ortho silicate : S
i(OC2H5)）とオゾンとをソースガスに用いたプラズマＣ
ＶＤ法で堆積されたＴＥＯＳ酸化膜、または低誘電率膜
（例えばＳｉＯＣ系材料、ＳｉＯＦ系材料またはＰＡＥ
系材料など）であり、これらの単層膜または重ね膜によ
って構成することができる。例えば、図１６に示すよう
に、低誘電率膜２３および配線２６（タングステン膜２
６ｃ）上に相対的に薄いＴＥＯＳ酸化膜２９ａを成膜
し、さらにその上に相対的に厚い低誘電率膜２９ｂを成
膜して積層構造の絶縁膜２９を形成することができる。
また、ＴＥＯＳ酸化膜に代えてＳｉＮを用いてもよい。
【００５３】次いで、配線２６のコンタクト領域上の絶
縁膜２９をエッチングにより除去することによりコンタ
クトホール３０を形成する。
縁膜２９をエッチングにより除去することによりコンタ
クトホール３０を形成する。
【００５４】次に、図１７に示すようにコンタクトホー
ル３０内に、プラグ３１を形成する。このプラグ３１の
形成前に、良好なコンタクト特性を得るため、コンタク
トホール３０の底面をエッチングする。
ル３０内に、プラグ３１を形成する。このプラグ３１の
形成前に、良好なコンタクト特性を得るため、コンタク
トホール３０の底面をエッチングする。
【００５５】なお、このエッチングまたは前述のコンタ
クトホール３０の開孔の際のエッチングによって、コン
タクトホール３０底面のタングステン膜２６ｃも一部エ
ッチングされる。また、これらのエッチングによってコ
ンタクトホール底面のタングステン膜２６ｃが消失して
もかまわないし、別途、コンタクトホール底面のタング
ステン膜２６ｃのエッチングを行ってもよい。
クトホール３０の開孔の際のエッチングによって、コン
タクトホール３０底面のタングステン膜２６ｃも一部エ
ッチングされる。また、これらのエッチングによってコ
ンタクトホール底面のタングステン膜２６ｃが消失して
もかまわないし、別途、コンタクトホール底面のタング
ステン膜２６ｃのエッチングを行ってもよい。
【００５６】前記プラグ３１は次のように形成する。ま
ず、コンタクトホール３０内を含む絶縁膜２９上に、Ｃ
ＶＤ法またはスパッタ法により窒化チタン膜３１ａを形
成した後、ＣＶＤ法によりタングステン膜３１ｂを形成
する。次いで、コンタクトホール３０外部の窒化チタン
膜３１ａおよびタングステン膜３１ｂをＣＭＰにより除
去し、プラグ３１を形成する。なお、配線２６と同様
に、窒化チタン膜３１ａ上に、銅膜をスッパタ法または
メッキ法により形成し、銅プラグとしても良い。この場
合、窒化チタン膜３１ａに変えて、例えばタンタル、窒
化タンタル、タングステンまたは窒化タングステン等の
単層膜や、チタン上に窒化チタンを形成し、さらにチタ
ンを形成した３層の積層膜（チタン／窒化チタン／チタ
ン）の他、チタン／窒化チタン、タンタル／窒化タンタ
ル／タンタル、タンタル／窒化タンタル等の積層膜を用
いても良い。
ず、コンタクトホール３０内を含む絶縁膜２９上に、Ｃ
ＶＤ法またはスパッタ法により窒化チタン膜３１ａを形
成した後、ＣＶＤ法によりタングステン膜３１ｂを形成
する。次いで、コンタクトホール３０外部の窒化チタン
膜３１ａおよびタングステン膜３１ｂをＣＭＰにより除
去し、プラグ３１を形成する。なお、配線２６と同様
に、窒化チタン膜３１ａ上に、銅膜をスッパタ法または
メッキ法により形成し、銅プラグとしても良い。この場
合、窒化チタン膜３１ａに変えて、例えばタンタル、窒
化タンタル、タングステンまたは窒化タングステン等の
単層膜や、チタン上に窒化チタンを形成し、さらにチタ
ンを形成した３層の積層膜（チタン／窒化チタン／チタ
ン）の他、チタン／窒化チタン、タンタル／窒化タンタ
ル／タンタル、タンタル／窒化タンタル等の積層膜を用
いても良い。
【００５７】次に、図１８に示すように、第１配線層の
配線２６の場合と同様に、第２配線層を形成する。ま
ず、酸化シリコン膜３２をＣＶＤ法により堆積し、次い
で比誘電率が４以下の低誘電率膜３３をＣＶＤ法または
塗布法で形成する。ＣＶＤ法で形成される低誘電率膜３
３として、例えばＳｉＯＣ系材料またはＳｉＯＦ系材
料、塗布法で形成される低誘電率膜３３として、例えば
ＰＡＥ系材料、ＨＳＧ系材料またはＭＳＱ系材料を例示
することができる。なお、酸化シリコン膜２２に代え
て、低誘電率膜３３に対してエッチング選択比を有する
絶縁膜を形成してもよい。
配線２６の場合と同様に、第２配線層を形成する。ま
ず、酸化シリコン膜３２をＣＶＤ法により堆積し、次い
で比誘電率が４以下の低誘電率膜３３をＣＶＤ法または
塗布法で形成する。ＣＶＤ法で形成される低誘電率膜３
３として、例えばＳｉＯＣ系材料またはＳｉＯＦ系材
料、塗布法で形成される低誘電率膜３３として、例えば
ＰＡＥ系材料、ＨＳＧ系材料またはＭＳＱ系材料を例示
することができる。なお、酸化シリコン膜２２に代え
て、低誘電率膜３３に対してエッチング選択比を有する
絶縁膜を形成してもよい。
【００５８】次いで、配線溝２５の場合と同様に、第２
配線層形成予定領域上の低誘電率膜３３をエッチングに
より除去し、さらに、このエッチングにより露出した酸
化シリコン膜３２をエッチングすることにより配線溝３
４を形成する。
配線層形成予定領域上の低誘電率膜３３をエッチングに
より除去し、さらに、このエッチングにより露出した酸
化シリコン膜３２をエッチングすることにより配線溝３
４を形成する。
【００５９】次に、配線溝３４内を含む低誘電率膜３３
上に窒化チタンからなるバリア層３５ａをスパッタ法ま
たはＣＶＤ法により堆積し、次いでバリア層３５ａ上
に、銅膜３５ｂ（請求項の導電性膜）をスパッタ法によ
り形成する。この際の成膜条件は、銅膜２６ｂの場合と
同じである。
上に窒化チタンからなるバリア層３５ａをスパッタ法ま
たはＣＶＤ法により堆積し、次いでバリア層３５ａ上
に、銅膜３５ｂ（請求項の導電性膜）をスパッタ法によ
り形成する。この際の成膜条件は、銅膜２６ｂの場合と
同じである。
【００６０】次に、配線溝３４外部の銅膜３５ｂおよび
バリア層３５ａをＣＭＰにより除去して第２配線層の配
線３５を形成する。なお、ここではプラグ３１と配線溝
３４を別々に形成したが、デュアルダマシン法を用いて
同時に形成してもよい。
バリア層３５ａをＣＭＰにより除去して第２配線層の配
線３５を形成する。なお、ここではプラグ３１と配線溝
３４を別々に形成したが、デュアルダマシン法を用いて
同時に形成してもよい。
【００６１】次いで、半導体基板１の表面（銅膜３５ｂ
および低誘電率膜３３の表面）に前処理を施す。この前
処理は、前記第１〜第４の前処理と同じ処理である。
および低誘電率膜３３の表面）に前処理を施す。この前
処理は、前記第１〜第４の前処理と同じ処理である。
【００６２】次に、配線３５（銅膜３５ｂ）上にタング
ステンを選択成長または優先成長させることにより、配
線３５（銅膜３５ｂ）上にバリアメタルとして機能する
タングステン膜３５ｃ（請求項のキャップ導電性膜）を
選択的または優先的に形成する。この際の成膜条件は、
配線２６上のタングステン膜２６ｃの場合と同じであ
る。
ステンを選択成長または優先成長させることにより、配
線３５（銅膜３５ｂ）上にバリアメタルとして機能する
タングステン膜３５ｃ（請求項のキャップ導電性膜）を
選択的または優先的に形成する。この際の成膜条件は、
配線２６上のタングステン膜２６ｃの場合と同じであ
る。
【００６３】次いで、半導体基板１の表面（タングステ
ン膜３５ｃおよび低誘電率膜３３の表面）に後処理を施
す。この後処理は、前記第１〜第６の後処理と同じ処理
である。
ン膜３５ｃおよび低誘電率膜３３の表面）に後処理を施
す。この後処理は、前記第１〜第６の後処理と同じ処理
である。
【００６４】次に、図１９に示すように、低誘電率膜３
３および配線３５（タングステン膜３５ｃ）上に、絶縁
膜３７を形成する。絶縁膜３７は、絶縁膜２９と同様に
形成する。次いで、コンタクトホール３０と同様に、配
線３５のコンタクト領域上の絶縁膜３７をエッチングに
より除去することによりコンタクトホール３８を形成す
る。
３および配線３５（タングステン膜３５ｃ）上に、絶縁
膜３７を形成する。絶縁膜３７は、絶縁膜２９と同様に
形成する。次いで、コンタクトホール３０と同様に、配
線３５のコンタクト領域上の絶縁膜３７をエッチングに
より除去することによりコンタクトホール３８を形成す
る。
【００６５】次に、プラグ３１と同様に、コンタクトホ
ール３８内を含む絶縁膜３７上に、スパッタ法またはＣ
ＶＤ法により窒化チタン膜３９ａを形成した後、ＣＶＤ
法によりタングステン膜３９ｂを形成する。次いで、コ
ンタクトホール３８以外の窒化チタン膜３９ａおよびタ
ングステン膜３９ｂをＣＭＰにより除去し、プラグ３９
を形成する。なお、プラグ３９も銅プラグとしても良
い。
ール３８内を含む絶縁膜３７上に、スパッタ法またはＣ
ＶＤ法により窒化チタン膜３９ａを形成した後、ＣＶＤ
法によりタングステン膜３９ｂを形成する。次いで、コ
ンタクトホール３８以外の窒化チタン膜３９ａおよびタ
ングステン膜３９ｂをＣＭＰにより除去し、プラグ３９
を形成する。なお、プラグ３９も銅プラグとしても良
い。
【００６６】次に、酸化シリコン膜３７およびプラグ３
９上にチタン膜または窒化チタン膜４０ａ、アルミニウ
ム膜４０ｂおよび窒化チタン膜４０ｃを順次堆積し、こ
れら積層膜を所望の形状にパターニングすることにより
プラグ３９上まで延在する第３配線層の配線４０を形成
する。
９上にチタン膜または窒化チタン膜４０ａ、アルミニウ
ム膜４０ｂおよび窒化チタン膜４０ｃを順次堆積し、こ
れら積層膜を所望の形状にパターニングすることにより
プラグ３９上まで延在する第３配線層の配線４０を形成
する。
【００６７】次いで、図２０に示すように、酸化シリコ
ン膜３７および配線４０上に酸化シリコン膜４１をＣＶ
Ｄ法により堆積した後、この酸化シリコン膜４１上にＳ
ＯＧ膜４２を形成する。このＳＯＧ膜４２を形成するこ
とにより、配線４０により生じた凹凸を平坦化すること
ができる。なお、ＳＯＧ膜４２上にＣＶＤ法によりＴＥ
ＯＳ酸化膜等の酸化シリコン膜４２ａを形成しても良
い。
ン膜３７および配線４０上に酸化シリコン膜４１をＣＶ
Ｄ法により堆積した後、この酸化シリコン膜４１上にＳ
ＯＧ膜４２を形成する。このＳＯＧ膜４２を形成するこ
とにより、配線４０により生じた凹凸を平坦化すること
ができる。なお、ＳＯＧ膜４２上にＣＶＤ法によりＴＥ
ＯＳ酸化膜等の酸化シリコン膜４２ａを形成しても良
い。
【００６８】さらに、配線４０のコンタクト領域上の酸
化シリコン膜４２ａ、ＳＯＧ膜４２および酸化シリコン
膜４１をエッチングにより除去する。続いて、配線４０
のコンタクト領域および酸化シリコン膜４２ａ上に、ス
パッタ法によりアルミニウム膜を堆積し、所望の形状に
パターニングすることによって、第４配線層の配線４３
を形成する。
化シリコン膜４２ａ、ＳＯＧ膜４２および酸化シリコン
膜４１をエッチングにより除去する。続いて、配線４０
のコンタクト領域および酸化シリコン膜４２ａ上に、ス
パッタ法によりアルミニウム膜を堆積し、所望の形状に
パターニングすることによって、第４配線層の配線４３
を形成する。
【００６９】次いで、配線４３上に窒化シリコン膜４４
を形成し、窒化シリコン４４上に酸化シリコン膜４５形
成する。これら窒化シリコン膜４４および酸化シリコン
膜４５は、外部からの水分や不純物の侵入防止や、α線
の透過の抑制を行うパッシベーション膜として機能す
る。
を形成し、窒化シリコン４４上に酸化シリコン膜４５形
成する。これら窒化シリコン膜４４および酸化シリコン
膜４５は、外部からの水分や不純物の侵入防止や、α線
の透過の抑制を行うパッシベーション膜として機能す
る。
【００７０】次に、酸化シリコン膜４５および窒化シリ
コン膜４４をエッチングにより除去することにより配線
４３の一部（ボンディングパッド部）を露出させる。続
いて、露出した配線４３上に金膜およびニッケル膜等の
積層膜からなるバンプ下地電極４７を形成し、バンプ下
地電極４７上に金または半田等からなるバンプ電極４８
を形成する。このバンプ電極４８は外部接続用電極とな
る。
コン膜４４をエッチングにより除去することにより配線
４３の一部（ボンディングパッド部）を露出させる。続
いて、露出した配線４３上に金膜およびニッケル膜等の
積層膜からなるバンプ下地電極４７を形成し、バンプ下
地電極４７上に金または半田等からなるバンプ電極４８
を形成する。このバンプ電極４８は外部接続用電極とな
る。
【００７１】この後、パッケージ基板等に実装され半導
体集積回路装置が完成するが、それらの説明は省略す
る。
体集積回路装置が完成するが、それらの説明は省略す
る。
【００７２】なお、本実施の形態では、配線２６，３５
は、配線溝の内部にバリア層および銅膜が埋め込まれた
シングルダマシン配線としたが、接続孔および配線溝の
内部にバリア層および銅膜を埋め込み、配線と接続部材
とが一体に形成される、いわゆるデュアルダマシン配線
とすることができる。
は、配線溝の内部にバリア層および銅膜が埋め込まれた
シングルダマシン配線としたが、接続孔および配線溝の
内部にバリア層および銅膜を埋め込み、配線と接続部材
とが一体に形成される、いわゆるデュアルダマシン配線
とすることができる。
【００７３】また、本実施の形態では、配線２６，３５
上に、タングステン膜２６ｃ，３５ｃを選択成長または
優先成長させたが、プラグ３１，３９上にタングステン
膜を選択成長または優先成長させてもよい。
上に、タングステン膜２６ｃ，３５ｃを選択成長または
優先成長させたが、プラグ３１，３９上にタングステン
膜を選択成長または優先成長させてもよい。
【００７４】また、本実施の形態では、配線溝２５，３
４が形成される低誘電率膜２３，３３としてＳｉＯＣ系
材料、ＳｉＯＦ系材料、ＰＡＥ系材料、ＨＳＧ系材料ま
たはＭＳＱ系材料を例示したが、これらに限定されるも
のではなく、例えばＴＥＯＳ酸化膜を用いてもよい。こ
の場合、ＴＥＯＳ酸化膜に対してエッチング選択比を有
する絶縁膜、例えば窒化シリコン膜がＴＥＯＳ酸化膜の
下層に形成される。
４が形成される低誘電率膜２３，３３としてＳｉＯＣ系
材料、ＳｉＯＦ系材料、ＰＡＥ系材料、ＨＳＧ系材料ま
たはＭＳＱ系材料を例示したが、これらに限定されるも
のではなく、例えばＴＥＯＳ酸化膜を用いてもよい。こ
の場合、ＴＥＯＳ酸化膜に対してエッチング選択比を有
する絶縁膜、例えば窒化シリコン膜がＴＥＯＳ酸化膜の
下層に形成される。
【００７５】このように、本実施の形態によれば、配線
２６，３５上にタングステン膜２６ｃ，３５ｃを選択成
長または優先成長させる前に前処理を行うことにより、
タングステンの異常成長を防いで、選択性または優先性
よく銅膜２６ｂ，３５ｂ上にタングステン膜２６ｃ，３
５ｃを形成することができる。また、タングステン膜２
６ｃ，３５ｃを選択成長または優先成長させた後に後処
理を行うことにより、選択性のやぶれなどによって低誘
電率膜２３，３３上にタングステンが異常成長した場合
であっても、不要なタングステンを除去することができ
る。これにより、信頼性の高いタングステン膜２６ｃ，
３５ｃを形成することができる。
２６，３５上にタングステン膜２６ｃ，３５ｃを選択成
長または優先成長させる前に前処理を行うことにより、
タングステンの異常成長を防いで、選択性または優先性
よく銅膜２６ｂ，３５ｂ上にタングステン膜２６ｃ，３
５ｃを形成することができる。また、タングステン膜２
６ｃ，３５ｃを選択成長または優先成長させた後に後処
理を行うことにより、選択性のやぶれなどによって低誘
電率膜２３，３３上にタングステンが異常成長した場合
であっても、不要なタングステンを除去することができ
る。これにより、信頼性の高いタングステン膜２６ｃ，
３５ｃを形成することができる。
【００７６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００７７】例えば、前記実施の形態では、ＭＩＳＦＥ
Ｔおよび抵抗素子上に形成された配線に本発明を適用し
たが、本発明は、多層配線を用いた半導体装置に広く適
用可能である。
Ｔおよび抵抗素子上に形成された配線に本発明を適用し
たが、本発明は、多層配線を用いた半導体装置に広く適
用可能である。
【００７８】また、前記実施の形態では、配線の主導体
層を構成する導電性膜を銅としたが、銅、銀、アルミニ
ウムまたはこれらの金属を主成分とする合金としてもよ
い。銅合金膜には、マグネシウム含有量が５％以下の合
金またはアルミニウム含有量が３％以下の合金を含む。
層を構成する導電性膜を銅としたが、銅、銀、アルミニ
ウムまたはこれらの金属を主成分とする合金としてもよ
い。銅合金膜には、マグネシウム含有量が５％以下の合
金またはアルミニウム含有量が３％以下の合金を含む。
【００７９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００８０】配線の主導体層を構成する導電性膜上に選
択成長または優先成長によってキャップ導電性膜を形成
する前に、絶縁膜上の汚染層を除去するなどの前処理を
行い、キャップ導電性膜を形成した後に、絶縁膜上の不
要な金属を除去するなどの後処理を行うことによって、
キャップ導電性膜の信頼性を向上することができる。
択成長または優先成長によってキャップ導電性膜を形成
する前に、絶縁膜上の汚染層を除去するなどの前処理を
行い、キャップ導電性膜を形成した後に、絶縁膜上の不
要な金属を除去するなどの後処理を行うことによって、
キャップ導電性膜の信頼性を向上することができる。
【図１】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体装置の製造
方法を工程順に示す半導体基板の要部断面図である。
方法を工程順に示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の製
造方法を工程順に示す半導体基板の要部断面図である。
造方法を工程順に示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体装置の製
造方法を工程順に示す半導体基板の要部断面図である。
造方法を工程順に示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体装置の製
造方法を工程順に示す半導体基板の要部断面図である。
造方法を工程順に示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体装置の製
造方法を工程順に示す半導体基板の要部断面図である。
造方法を工程順に示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体装置の製
造方法を工程順に示す半導体基板の要部断面図である。
造方法を工程順に示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体装置の製
造方法を工程順に示す半導体基板の要部断面図である。
造方法を工程順に示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態である半導体装置の製
造方法を工程順に示す半導体基板の要部断面図である。
造方法を工程順に示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体装置の製
造方法を工程順に示す半導体基板の要部断面図である。
造方法を工程順に示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態である半導体装置の製
造方法を工程順に示す半導体基板の要部断面図である。
造方法を工程順に示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態である半導体装置の製
造方法を工程順に示す半導体基板の要部断面図である。
造方法を工程順に示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態である半導体装置の製
造方法を工程順に示す半導体基板の要部断面図である。
造方法を工程順に示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるダマシン法によ
る配線形成方法を説明するための工程図である。
る配線形成方法を説明するための工程図である。
１ 半導体基板
２ 素子分離領域
３ ｐ型ウェル
４ ｎ型ウェル
５ ゲート酸化膜
６ 多結晶シリコン膜
７ ゲート電極
８ ｎ型半導体領域
９ ｐ型半導体領域
１０ サイドウォール
１１ ｎ+型半導体領域
１２ ｐ+型半導体領域
１３ 絶縁膜
１４ 引き出し電極
１６ シリサイド層
１８ 層間絶縁膜
２０ コンタクトホール
２１ プラグ
２２ 酸化シリコン膜
２３ 低誘電率膜
２５ 配線溝
２６ 配線
２６ａ バリア層
２６ｂ 銅膜
２６ｃ タングステン膜
２９ 絶縁膜
２９ａ ＴＥＯＳ酸化膜
２９ｂ 低誘電率膜
３０ コンタクトホール
３１ プラグ
３１ａ 窒化チタン膜
３１ｂ タングステン膜
３２ 酸化シリコン膜
３３ 低誘電率膜
３４ 配線溝
３５ 配線
３５ａ バリア層
３５ｂ 銅膜
３５ｃ タングステン膜
３７ 絶縁膜
３８ コンタクトホール
３９ プラグ
３９ａ 窒化チタン膜
３９ｂ タングステン膜
４０ 配線
４０ａ チタン膜
４０ｂ アルミニウム膜
４０ｃ 窒化チタン膜
４１ 酸化シリコン膜
４２ ＳＯＧ膜
４２ａ 酸化シリコン膜
４３ 配線
４４ 窒化シリコン膜
４５ 酸化シリコン膜
４７ バンプ下地電極
４８ バンプ電極
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｒ 導体膜
フロントページの続き
(72)発明者 今井 俊則
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
(72)発明者 野口 純司
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
(72)発明者 田丸 剛
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
Ｆターム(参考） 5F033 HH07 HH08 HH11 HH18 HH19
HH21 HH32 HH33 HH34 JJ08
JJ11 JJ19 JJ33 KK04 KK08
KK11 KK18 KK19 KK21 KK25
KK27 KK28 KK32 KK33 KK34
MM01 MM05 MM07 MM08 MM12
MM13 NN06 NN07 PP04 PP06
PP07 PP15 PP27 QQ00 QQ09
QQ11 QQ20 QQ25 QQ37 QQ48
QQ70 QQ73 QQ91 QQ94 RR01
RR04 RR06 RR09 RR11 RR12
RR21 RR25 SS01 SS04 SS11
SS15 XX21 XX28
Claims (5)
- 【請求項１】 （ａ）半導体基板上に形成された絶縁膜
に凹パターンを形成する工程と、（ｂ）前記半導体基板
の全面に前記凹パターンを埋め込む導電性膜を形成する
工程と、（ｃ）前記凹パターン以外の領域の前記導電性
膜を除去する工程と、（ｄ）前記導電性膜上に選択成長
または優先成長によってキャップ導電性膜を形成する工
程とを有し、前記（ｄ）工程に先立ち、クエン酸を含む
洗浄液またはクエン酸とアンモニアとを含む洗浄液を用
いたウェット処理、あるいはドライエッチング処理によ
って、前記絶縁膜の表面を削ることを特徴とする半導体
装置の製造方法。 - 【請求項２】 （ａ）半導体基板上に形成された絶縁膜
に凹パターンを形成する工程と、（ｂ）前記半導体基板
の全面に前記凹パターンを埋め込む導電性膜を形成する
工程と、（ｃ）前記凹パターン以外の領域の前記導電性
膜を除去する工程と、（ｄ）前記導電性膜上に選択成長
または優先成長によってキャップ導電性膜を形成する工
程とを有し、前記（ｄ）工程の後に、過酸化水素を含む
洗浄液を用いたウェット処理、ＣＭＰ処理、ドライエッ
チング処理または超音波洗浄処理によって、前記絶縁膜
の表面の付着物を除去することを特徴とする半導体装置
の製造方法。 - 【請求項３】 （ａ）半導体基板上に形成された絶縁膜
に凹パターンを形成する工程と、（ｂ）前記半導体基板
の全面に前記凹パターンを埋め込む導電性膜を形成する
工程と、（ｃ）前記凹パターン以外の領域の前記導電性
膜を除去する工程と、（ｄ）前記導電性膜上に選択成長
または優先成長によってキャップ導電性膜を形成する工
程とを有し、前記（ｄ）工程の前および／または後に、
熱処理またはプラズマ処理が行われることを特徴とする
半導体装置の製造方法。 - 【請求項４】 （ａ）半導体基板上に形成された絶縁膜
に凹パターンを形成する工程と、（ｂ）前記半導体基板
の全面に前記凹パターンを埋め込む導電性膜を形成する
工程と、（ｃ）前記凹パターン以外の領域の前記導電性
膜を除去する工程と、（ｄ）前記導電性膜上に選択成長
または優先成長によってキャップ導電性膜を形成する工
程とを有し、前記絶縁膜は、比誘電率が４以下の低誘電
率材料から成り、前記（ｄ）工程に先立ち、クエン酸を
含む洗浄液またはクエン酸とアンモニアとを含む洗浄液
を用いたウェット処理、あるいはジエチレングリコール
系またはブチロラクトン系または有機アミン系などの有
機系材料を含む洗浄液を用いたウェット処理、あるいは
ドライエッチング処理によって、前記絶縁膜の表面を削
ることを特徴とする半導体装置の製造方法。 - 【請求項５】 （ａ）半導体基板上に形成された絶縁膜
に凹パターンを形成する工程と、（ｂ）前記半導体基板
の全面に前記凹パターンを埋め込む導電性膜を形成する
工程と、（ｃ）前記凹パターン以外の領域の前記導電性
膜を除去する工程と、（ｄ）前記導電性膜上に選択成長
または優先成長によってキャップ導電性膜を形成する工
程とを有し、前記絶縁膜は、比誘電率が４以下の低誘電
率材料から成り、前記（ｄ）工程の後に、過酸化水素を
含む洗浄液を用いたウェット処理、ジエチレングリコー
ル系またはブチロラクトン系または有機アミン系などの
有機材料を含む洗浄液を用いたウェット処理、ＣＭＰ処
理、ドライエッチング処理または超音波洗浄処理によっ
て、前記絶縁膜の表面の付着物を除去することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001298316A JP2003100746A (ja) | 2001-09-27 | 2001-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001298316A JP2003100746A (ja) | 2001-09-27 | 2001-09-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100746A true JP2003100746A (ja) | 2003-04-04 |
Family
ID=19119233
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001298316A Pending JP2003100746A (ja) | 2001-09-27 | 2001-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003100746A (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858549B2 (en) | 2001-12-27 | 2005-02-22 | Matsushita Electric Industrial Co., Ltd. | Method for forming wiring structure |
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