JP2003152077A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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Tadashi Ohashi
直史 大橋
Toshinori Imai
俊則 今井
Junji Noguchi
純司 野口
Takeshi Tamaru
剛 田丸
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Abstract

(57)【要約】 【課題】 配線と接続部との間の接触抵抗を低減し、エ
レクトロマイグレーション特性を向上させる。 【解決手段】 その表面に、配線を構成する銅の拡散等
を防止するためのタングステン膜ＣＭ１が形成された第
１層配線上の絶縁膜（２４ａ、２４ｂ、２４ｃ、２６
ｂ、２６ｃ）をエッチングすることによりコンタクトホ
ールＣ２および配線溝ＨＭ２を形成する際、コンタクト
ホールＣ２底部のタングステン膜ＣＭ１を除去し、バリ
ア膜ＰＭ２ａを形成した後、コンタクトホールＣ２底部
のバリア膜ＰＭ２ａを除去し、銅膜（ＰＭ２ｂ、ＰＭ２
ｃ）を形成した後、その表面を研磨することにより第２
層配線Ｍ２およびその下層のプラグＰ２を形成する。ま
た、タングステン膜ＣＭ１又はバリア膜ＰＭ２ａの少な
くとも一方を除去するか、それらを不連続な膜で構成す
る。その結果、第１層配線Ｍ１とプラグＰ２との間の接
触抵抗を低減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、配線間の接続部に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置（半導体装
置）における配線の微細化および多層化に伴い、例え
ば、絶縁膜中に溝を形成し、導電性膜を溝内部に埋め込
むことにより配線等を形成する、いわゆるダマシン技術
が検討されている。
【０００３】このダマシン技術には、配線用の溝と、配
線と配線とを接続する接続部用の溝とを異なる工程で埋
め込むシングルダマシン法と、配線用の溝と接続部用の
溝とを同時に埋め込むデュアルダマシン法がある。
【０００４】これらの溝中に埋め込まれる導電性膜とし
て例えば、銅膜等が用いられている。
【０００５】また、この溝の内部には、１）埋め込まれ
る導電性膜を構成する金属（銅膜の場合は銅）の絶縁膜
中への拡散を防止するため、また、２）絶縁膜が、酸化
シリコン膜のような酸化物で形成される場合、この酸化
シリコン膜と導電性膜とが接触することによって導電性
膜が酸化されることを防止する等のために、溝内部に例
えば、バリア性を有する導電性膜を形成する。
【０００６】また、埋め込まれる導電性膜（例えば、銅
膜）上には、この上部に形成される絶縁膜中への金属の
拡散や絶縁膜による酸化を防止するため、窒化シリコン
膜等のバリア性を有する絶縁膜を形成する。
【０００７】
【発明が解決しようとする課題】しかしながら、窒化シ
リコン膜は、誘電率が高いことから配線のＲＣ時定数が
大きくなり、装置の高速動作を妨げる。
【０００８】また、導電性膜を構成する金属の拡散（移
動）によりエレクトロマイグレーションが生じ得るが、
例えば銅の拡散のしやすさを本発明者らが検討した結
果、銅−バリア膜界面と銅−窒化シリコン膜界面とで
は、拡散の活性化エネルギーが銅−バリア膜界面の方が
大きい（すなわち、銅が拡散しにくい）と推測された。
従って、エレクトロマイグレーション寿命は、銅−窒化
シリコン膜界面での銅の拡散の活性化エネルギー値によ
り律則されることになる。
【０００９】さらに、配線と配線とを接続する接続部の
底面において、エレクトロマイグレーションによりボイ
ドが発生すると、接続部と下層の配線との接触面積が小
さくなり、加速的に配線寿命が低下してしまう。
【００１０】そこで、本発明者らは、配線の上部にタン
グステン（Ｗ）膜等のバリア性を有する導電性膜を形成
することを検討している。
【００１１】例えば、ＵＳＰ６１４７４０２号公報に
は、ＡｌとＣｕ合金（ＡｌｎＣｕｙＡＬＬＯＹ）よりな
る配線上に、Ｗよりなるキャップ（ＷＣＡＰ）を形成す
る技術が開示されている。
【００１２】また、ＵＳＰ６１１４２４３号公報には、
いわゆるデュアルダマシン構造において、銅層（２４）
の上部に導電性のキャップ層（２６）を形成し、さらに
その上部にビアもしくはデュアルダマシンの開口部（３
５）を形成し、バリア層（３６）と銅層（３６）を形成
する技術が開示されている。カッコ内は、公報中の符号
を示す。
【００１３】しかしながら、このように配線の上部にタ
ングステン（Ｗ）膜等のバリア性を有する導電性膜（以
下、「キャップバリアメタル層」という）を形成する場
合、配線と接続部との間は、配線を構成する金属膜−キ
ャップバリアメタル層−バリアメタル層−接続部を構成
する金属層が積層された構造となり、これらの膜間の接
触抵抗が増加してしまう。
【００１４】また、このような構造では、エレクトロマ
イグレーションによる金属原子の移動が起こった場合に
おいて、接続部と配線部との間にキャップバリアメタル
層およびバリアメタル層が存在するため、接続部と配線
との間に、金属の移動が起きない。
【００１５】その結果、ボイドの発生頻度が大きくな
り、断線を起こすポテンシャルが高くなってしまう。ま
た、同様な断線はエレクトロマイグレーションのみでな
く、ストレスによるバリアメタルと銅の界面での剥離、
すなわちマイグレーションによっても引き起こされる懸
念がある。
【００１６】本発明の目的は、配線と接続部との間の接
触抵抗を低減することにある。
【００１７】また、本発明の他の目的は、エレクトロマ
イグレーションによるボイドの発生率や断線の発生率を
低減させることやストレスマイグレーションによる断線
の発生率を低減させる等、信頼性を向上させることにあ
る。
【００１８】また、本発明の他の目的は、半導体装置の
特性を向上させることにある。
【００１９】本発明の前記目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
【００２０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００２１】（１）本発明の半導体装置は、半導体基板
上に形成され、かつ、配線溝を有する第１層間絶縁膜
と、前記配線溝の側壁と底面に形成された第１バリアメ
タル層と、前記配線溝を埋め込むように前記第１バリア
メタル層上に形成された第１導電体層と、前記第１導電
体層の表面に形成されたキャップバリアメタル膜とを有
する配線部と、前記第１層間絶縁膜上に形成され、か
つ、接続孔を有する第２層間絶縁膜と、前記接続孔の側
壁と底面に形成された第２バリアメタル層と、前記接続
孔を埋め込むように前記第２バリアメタル層上に形成さ
れた第２導電体層とを有する接続部と、を有する半導体
装置において、前記接続部と前記配線部の接続部分にお
いて、前記接続孔の底面の前記第２バリアメタル層又は
前記キャップバリアメタル膜の、少なくともどちらか一
方が除去されているか、又はそれらのバリア材が不連続
な膜で構成されたものである。
【００２２】（２）本発明の半導体装置の製造方法は、
半導体基板上に第１層間絶縁膜を形成する工程と、前記
第１層間絶縁膜中に配線溝を形成する工程と、前記配線
溝の側壁と底面に第１バリアメタル層を形成する工程
と、前記配線溝を埋め込むように前記第１バリアメタル
層上に第１導電体層を形成する工程と、前記第１導電体
層の表面にキャップバリアメタル膜を形成する工程と、
前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程
と、前記第２層間絶縁膜中に接続孔を形成する工程と、
前記接続孔の側壁と底面に第２バリアメタル層を形成す
る工程と、前記接続孔を埋め込むように前記第２バリア
メタル層上に第２導電体層を形成する工程と、を有する
半導体装置の製造方法であって、前記接続孔を形成する
工程において、前記キャップバリアメタル膜を前記接続
孔と前記配線溝の重なり部分のみ除去するものである。
【００２３】（３）本発明の半導体装置は、第１配線構
造と第２配線構造を有する半導体装置であって、前記第
１配線構造は、第１配線部と第１配線部上に形成された
第１接続部を含み、前記第１配線部は、第１導電体層
と、前記第１導電体層を囲むように前記第１導電体層の
側面と底面に形成された第１バリアメタル層と、前記第
１導電体層の表面に形成されたに第１キャップバリアメ
タル膜とを有し、前記第１接続部は、前記配線部上に形
成され、第２導電体層と、前記第２導電体層を囲むよう
に前記第２導電体層の側面と底面に形成された第２バリ
アメタル層とからなり、前記第２配線構造は前記第１配
線構造上に形成され、第２配線部と第２配線部上に形成
された第２接続部を含み、前記第２配線部は、第３導電
体層と、前記第３導電体層を囲むように前記第３導電体
層の側面と底面に形成された第３バリアメタル層と、前
記第３導電体層の表面に形成されたに第２キャップバリ
アメタル膜とを有し、前記第２接続部は、前記配線部上
に形成され、第４導電体層と、前記第４導電体層を囲む
ように前記第４導電体層の側面と底面に形成された第４
バリアメタル層とからなり、前記第１、第２バリアメタ
ル層および前記第１キャップバリアメタル膜の構造は、
前記第３、第４バリアメタル層および前記第２キャップ
バリアメタル膜の構造と、異なる構造であるものであ
る。
【００２４】（４）本発明の半導体装置は、半導体基板
上に形成された第１絶縁膜と、前記第１絶縁膜上に形成
された第２絶縁膜と、前記第１絶縁膜と前記第２絶縁膜
を選択的に除去して形成された配線溝と、前記配線溝の
側壁と底面に形成された第１バリアメタル層と、前記配
線溝を埋め込むように前記第１バリアメタル層上に形成
された第１導電体層と、前記第１導電体層の表面に形成
されたキャップバリアメタル膜とを有する配線部と、前
記第２絶縁膜上に形成され、かつ、接続孔を有する第３
絶縁膜と、前記接続孔の側壁と底面のうち、少なくとも
前記側壁に形成された第２バリアメタル層と、前記接続
孔を埋め込むように前記第２バリアメタル層上に形成さ
れた第２導電体層とを有する接続部と、を有する半導体
装置において、前記第２絶縁膜は、バリア絶縁膜として
の機能を有するものである。
【００２５】（５）本発明の半導体装置の製造方法は、
半導体基板上に第１絶縁膜を形成する工程と、前記第１
絶縁膜上に第２絶縁膜を形成する工程と、前記第１絶縁
膜と前記第２絶縁膜を選択的に除去して配線溝を形成す
る工程と、前記配線溝の側壁と底面に第１バリアメタル
層を形成する工程と、前記配線溝を埋め込むように前記
第１バリアメタル層上に第１導電体層を形成する工程
と、前記第１導電体層の表面にキャップバリアメタル膜
を形成する工程と、前記第２絶縁膜上に第３絶縁膜を形
成する工程と、前記第３絶縁膜中に接続孔を形成する工
程と、前記接続孔の側壁と底面のうち、少なくとも前記
側壁に第２バリアメタル層を形成する工程と、前記接続
孔を埋め込むように前記第２バリアメタル層上に第２導
電体層を形成する工程と、を有する半導体装置の製造方
法であって、前記第２絶縁膜は、バリア絶縁膜としての
機能を有するものである。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
【００２７】（実施の形態１）本発明の実施の形態であ
る半導体装置をその製造方法に従って説明する。図１〜
図２３は、本発明の実施の形態１である半導体装置の製
造方法を示す基板の要部断面図もしくは要部平面図であ
る。
【００２８】まず、図１に示すように、例えば、半導体
基板の主表面に、半導体素子の一例としてｎチャネル型
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field
Effect Transistor）Ｑｎを形成する。
【００２９】これらのＭＩＳＦＥＴ形成プロセスの一例
を以下に示す。
【００３０】まず、例えば、半導体領域１ａ上に絶縁膜
として例えば酸化シリコン膜１ｂが形成され、さらに、
その上部にｐ型の半導体領域１ｃが形成された半導体基
板１、いわゆるＳＯＩ（silicon on Insulator）基板を
準備する。この半導体基板（半導体領域１ｃ）１の各素
子形成領域は、素子分離２により絶縁される。この素子
分離２は、例えば半導体領域１ｃの熱酸化もしくは半導
体領域１ｃに形成された素子分離溝内に酸化シリコン膜
を埋め込むことにより形成することができる。この素子
分離２が形成された領域により、ＭＩＳＦＥＴ等の半導
体素子が形成される活性領域が規定される。
【００３１】次に、半導体基板（以下、単に「基板」と
いう）１を例えば熱酸化することにより、その表面に清
浄なゲート絶縁膜８を形成する。
【００３２】次に、ゲート絶縁膜８の上部に、例えば導
電性膜として、リン（Ｐ）をドープした低抵抗多結晶シ
リコン膜９ａ、薄いＷＮ（窒化タングステン）膜９ｂお
よびＷ（タングステン）膜９ｃを順次堆積する。
【００３３】次に、Ｗ膜９ｃ、ＷＮ膜９ｂおよび多結晶
シリコン膜９ａを、例えばドライエッチング技術等を用
いてエッチングすることにより、多結晶シリコン膜９
ａ、ＷＮ膜９ｂおよびＷ膜９ｃからなるゲート電極９を
形成する。
【００３４】次に、ゲート電極９の両側の基板１にｎ型
不純物として例えばリン(Ｐ)又は砒素(Ａｓ)をイオン打
ち込みすることによってｎ-型半導体領域１１を形成す
る。
【００３５】次に、基板１上に絶縁膜として例えば窒化
シリコン膜を堆積した後、異方的にエッチングすること
によって、ゲート電極９の側壁にサイドウォールスペー
サ１３を形成する。
【００３６】次に、ゲート電極９の両側の基板１にｎ型
不純物をイオン打ち込みすることによってｎ-型半導体
領域１１よりも不純物濃度の高いｎ+型半導体領域１４
（ソース、ドレイン）を形成する。
【００３７】ここまでの工程で、ＬＤＤ(Lightly Doped
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎが形成される。なお、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐを同様の工程により形成してもよい。こ
の場合、用いられる不純物の導電型がｎチャネル型ＭＩ
ＳＦＥＴＱｎを形成する場合と逆となる。
【００３８】この後、ｎチャネル型ＭＩＳＦＥＴＱｎや
図示しない他の素子等と電気的に接続される配線を形成
するのであるが、以下、その工程について説明する。
【００３９】まず、図１に示すようにｎチャネル型ＭＩ
ＳＦＥＴＱｎ上に、絶縁膜として例えば酸化シリコン膜
２０をＣＶＤ（Chemical Vapor deposition）法で堆積
した後、例えば酸化シリコン膜２０の表面を化学的機械
研磨（ＣＭＰ；Chemical Mechanical Polishing）法で
研磨してその表面を平坦化する。
【００４０】次に、例えば酸化シリコン膜２０上にフォ
トレジスト膜（図示せず、以下単に「レジスト膜」とい
う）を形成し、このレジスト膜をマスクに酸化シリコン
膜２０をエッチングすることによりｎチャネル型ＭＩＳ
ＦＥＴＱｎのゲート電極９上にコンタクトホールＣ１を
形成する。
【００４１】次いで、例えばコンタクトホールＣ１内を
含む酸化シリコン膜２０上に、バリアメタル層として例
えば窒化チタン（ＴｉＮ）膜Ｐ１ａをＣＶＤ法もしくは
スパッタ法により薄く形成した後、導電性膜として例え
ばタングステン（Ｗ）膜Ｐ１ｂをＣＶＤ法により形成す
る。次いで、コンタクトホールＣ１外部のＴｉＮ膜Ｐ１
ａおよびＷ膜Ｐ１ｂを、例えばＣＭＰにより除去し、プ
ラグＰ１を形成する。なお、バリアメタル層として、チ
タン（Ｔｉ）膜とＴｉＮ膜との積層膜を用いても良い。
【００４２】次いで、図２に示すように、酸化シリコン
膜２０およびプラグＰ１上に、絶縁膜として例えばテト
ラエトキシシランを原料としたＣＶＤ法により酸化シリ
コン膜２２ａを形成する。以下、この酸化シリコン膜２
２ａをＴＥＯＳ膜２２ａという。なお、図２は、図１に
示すプラグＰ１近傍の部分拡大図である。なお、プラグ
Ｐ１（Ｐ１ｂ）中の線は、タングステン膜を堆積した際
に生じる接合面（シーム）である。
【００４３】次いで、ＴＥＯＳ膜２２ａ上に、低誘電絶
縁膜２２ｂを形成する。この低誘電絶縁膜は、例えば芳
香族ポリマー材料を塗布し、熱処理を施すことにより形
成することができる。また、低誘電絶縁膜として、有機
系のシリカガラスを用いてもよい。この場合も、材料を
塗布した後熱処理を施す。この有機系のシリカガラスの
組成は、主にＳｉＯＣＨである。また、他の有機ポリマ
ー材料や、上記の各種材料に空孔を導入した材料を用い
ることもできる。
【００４４】このような塗布膜を低誘電絶縁膜として用
いた場合には、基板表面の凹凸を平坦化することができ
る。基板表面の凹凸は、下層のパターンに起因するもの
や、ＣＭＰ時のエロージョンやディッシングによっても
生じる。
【００４５】一方、低誘電絶縁膜を、ＣＶＤ法により形
成することもできる。例えば、トリメチルシランやテト
ラメチルシランを原料としたＣＶＤ法により低誘電絶縁
膜を形成することができる。この場合の膜組成は、主に
ＳｉＯＣである。この他、低誘電絶縁膜としてはＳｉＯ
Ｆを主成分とする膜、ＳｉＣを主成分とする膜や、芳香
族炭化水素構造の有機ポリマー膜（ＣとＨを含有する
膜）や、上記各種膜やＳｉＯ2（酸化シリコン膜）等の
膜中に空孔を導入（ポーラス化）することにより誘電率
を下げることができる。これらの膜は、ＣＶＤ法を用い
て形成することができる。
【００４６】このような低誘電絶縁膜の誘電率は、酸化
シリコン膜（例えば、ＴＥＯＳ膜）より低く（誘電率が
３．７以下であり）、その結果、配線（ゲート電極も含
む）間の寄生容量が低減されるため半導体装置の動作の
高速化を図ることができる。
【００４７】もちろんＴＥＯＳ膜２２ａの代わりに、前
述のＣＶＤ法を用いて形成した低誘電絶縁膜（ＳｉＯ
Ｃ、ＳｉＯＦもしくはＳｉＯＣやＳｉＯ2のポーラス材
料等）を用いてもよい。
【００４８】次いで、低誘電絶縁膜２２ｂ上に、ＴＥＯ
Ｓ膜２２ｃを形成する。ＴＥＯＳ膜２２ｃは、ＴＥＯＳ
膜２２ａと同様に形成する。
【００４９】このように、低誘電絶縁膜２２ｂをＴＥＯ
Ｓ膜２２ａおよび２２ｃで挟み込むのは、これらの積層
膜の機械的強度を確保するためである。また、これらＴ
ＥＯＳ膜２２ａ、２２ｃおよび低誘電絶縁膜２２ｂの３
層の絶縁膜（２２）中に配線溝が形成される。
【００５０】次いで、図３に示すように、第１層配線形
成予定領域の絶縁膜２２（２２ａ、２２ｂ、２２ｃ）を
フォトリソグラフィーおよびドライエッチング技術を用
いて除去することにより配線溝ＨＭ１を形成する。この
配線溝ＨＭ１の深さは、例えば０．２５μｍで、幅は、
例えば０．１８μｍである。なお、低誘電絶縁膜２２ｂ
とＴＥＯＳ膜２２ａとのエッチング選択比を利用し、Ｔ
ＥＯＳ膜２２ａを前記エッチングの際のエッチングスト
ッパー膜として利用すれば、制御性よく配線溝ＨＭ１を
形成することができる。
【００５１】次に、図４に示すように、配線溝ＨＭ１内
を含む絶縁膜２２上に、例えば窒化タンタル（ＴａＮ）
膜およびタンタル（Ｔａ）膜が下から順に積層されたバ
リア膜Ｍ１ａをスパッタ法により堆積する。このバリア
膜Ｍ１ａの形成方法としては、ＣＶＤ法を用いてもよい
し、また、スパッタ法の一種であるイオン化スパッタ法
を用いてもよい。このイオン化スパッタ法は、バリア膜
を構成する金属をイオン化し、さらに、基板にバイアス
を印加することによって、金属イオンに指向性を持たせ
るものであり、微細な溝の内部においても被覆性良く膜
を堆積させることができる。配線溝ＨＭ１の側壁には、
約５ｎｍ、配線溝の底部には、約３０ｎｍ程度のバリア
膜Ｍ１ａを形成する。
【００５２】また、バリア膜としては、前述のＴａＮお
よびＴａとの積層膜に限定されるものではなく、例え
ば、Ｔａ、ＴａＮ、ＴａＳｉＮ、Ｗ、窒化タングステン
（ＷＮ）、ＷＳｉＮ、Ｔｉ、ＴｉＮもしくはＴｉＳｉＮ
からなる単層膜や、Ｔｉ、ＴｉＮおよびＴｉの３層膜、
ＴｉおよびＴｉＮの２層膜、ＴｉＳｉＮおよびＴａの２
層膜、Ｔａ、ＴａＮおよびＴａの３層膜、もしくはＴａ
およびＴａＮの２層膜等、前記単層膜として挙げた膜の
うちいずれかを複数積層した積層膜を用いても良い。
【００５３】次いで、バリア膜Ｍ１ａ上に、導電性膜と
して例えば銅膜を例えば電解メッキ法を用いて形成する
のであるが、まず、電界メッキ用のシード膜として薄い
銅膜Ｍ１ｂを例えばイオン化スパッタ法を用いて形成す
る。即ち、銅をイオン化し、さらに、基板にバイアスを
印加することによって、銅イオンに指向性を持たせたス
パッタ法によって銅膜Ｍ１ｂを堆積する。この際、例え
ば、ターゲットと基板との距離は３００ｍｍ程度、基板
温度は２５度以下で成膜する。成膜初期においては、基
板に比較的小さなＤＣもしくはＲＦバイアスを印加し、
基板上に一定の銅膜を堆積した後、バイアスを比較的大
きくする。このようにバイアスを大きくすることによっ
て、基板表面にイオンが入射され、既に堆積している銅
膜をスパッタエッチングする。この際、イオンは基板に
対しほぼ垂直に入射するため、平面部（絶縁膜２２上お
よび配線溝ＨＭ１底部）が、優先的にエッチングされ、
飛散した銅が配線溝ＨＭ１側壁に再堆積し、配線溝ＨＭ
１の側壁底部の段差被覆性（ステップカバレッジ）を向
上させる。なお、イオン化スパッタ法に代えて、低圧長
距離スパッタ法を用いて成膜を行ってもよい。
【００５４】次いで、例えばメッキ液として硫酸銅を含
む溶液を用いた電界メッキ法により、銅膜Ｍ１ｂ上に銅
膜Ｍ１ｃを形成する。この際、配線溝ＨＭ１を埋め込む
ように銅膜Ｍ１ｃを形成する。
【００５５】次に、還元雰囲気下において基板１にアニ
ール（熱処理）を施した後、図５に示すように、配線溝
ＨＭ１外部の銅膜Ｍ１ｃ、Ｍ１ｂおよびバリア膜Ｍ１ａ
を例えばＣＭＰ法もしくはエッチバック法を用いて除去
することにより銅膜Ｍ１ｂ、Ｍ１ｃおよびバリア膜Ｍ１
ａから成る第１層配線Ｍ１を形成する。この後、さら
に、還元雰囲気下において基板１にアニール（熱処理）
を施す。
【００５６】次に、図６に示すように、第１層配線Ｍ１
上にタングステン（Ｗ）を選択成長もしくは優先成長さ
せることにより、第１層配線Ｍ１上に２〜２０ｎｍ程度
のタングステン膜ＣＭ１を形成する。タングステン膜Ｃ
Ｍ１は、例えば、０．３Ｔｏｒｒ（０．３×１．３３３
２２×１０2Ｐａ）、サセプタ設定温度４６０℃（基板
実温４３０℃）で、６フッ化タングステン（ＷＦ6）流
量５ｓｃｃ、水素（Ｈ2）流量５００ｓｃｃの条件下
で、１．５分間処理を行うことにより形成する。
【００５７】かかる処理により、第１層配線Ｍ１上にの
みにタングステンが選択的に成長もしくは、ＴＥＯＳ膜
２２ｃ上に比べ第１層配線Ｍ１上にタングステンが優先
的に成長する。なお、ここでは、タングステンの成長速
度を優先して比較的高温で処理を行ったが、例えば３０
０℃程度で処理を行ってもよい。このように、選択成長
もしくは優先成長を用いることにより、キャップ導電性
膜を簡便に形成することができる。例えば、１）タング
ステン膜を基板上に全面形成した後、フォトリソグラフ
ィーおよびドライエッチング技術を用いてタングステン
膜のパターニングを行う、もしくは、２）銅膜表面のＣ
ＭＰやエッチバック時にオーバー研磨やオーバーエッチ
ングを行うことにより、銅膜の表面を窪ませ、かかる窪
みにタングステン膜を埋め込む（即ち、タングステン膜
を全面成膜したのち、窪み外のタングステン膜をＣＭＰ
法等により除去する）ことによりキャップ導電性膜を形
成してもよいが、これらの方法では、製造工程が複雑に
なる。また、フォトリソグラフィー時の合わせずれや、
ＣＭＰ時のディッシングまたはエロージョン等の制御が
必要になり、精度良くキャップ導電性膜を形成すること
が困難となる。これに対して、選択成長もしくは優先成
長を用いれば、製造工程が複雑になることがなく、ま
た、精度良く、キャップ導電性膜を形成することができ
る。ただし、キャップ導電性膜の形成方法は選択成長も
しくは優先成長に限定されるものではないことは言うま
でもない。
【００５８】また、タングステンの他、Ｗを主成分とし
た金属層、ＷＮ、ＷＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、Ｔ
ａ、ＴａＮもしくはＴａＳｉＮ（窒化タンタルシリサイ
ド）等の単層膜もしくはこれらのうちいずれかを積層し
た積層膜（２層膜や３層膜等）を第１層配線Ｍ１上のキ
ャップ導電性膜として使用してもよい。なお、タングス
テンの抵抗が５〜２０μΩであるのに対し、例えば、Ｔ
ｉＮは、その抵抗が８０〜１５０μΩであり、ＴａやＴ
ａＮもタングステンより高抵抗であるため、タングステ
ンをキャップ導電性膜として使用すれば、他の膜を使用
するよりも配線の低抵抗化を図ることができる。なお、
銅の抵抗は、１．７〜２．２μΩである。
【００５９】また、タングステン膜ＣＭ１形成直前のア
ニールと、タングステン膜ＣＭ１の成膜を同一装置内
（インシチュー）で行ってもよい。例えば、成膜装置と
アニール装置とを有するマルチチャンバーを用いて、装
置外に取り出すことなく処理することによって、基板
（銅膜Ｍ１ｃ）表面の汚染を防止することができ、タン
グステン膜の成膜性や膜質を向上させることができる。
【００６０】また、タングステン膜ＣＭ１の成膜に先立
ち、ＣＭＰ後の基板表面の銅の汚染を除去するために、
例えばフッ化水素（ＨＦ）等の洗浄液を用いた洗浄を行
ってもよい。このような洗浄を行うことによってタング
ステン膜の選択性を良くすることができる。なお、ここ
ではフッ化水素による洗浄を例に挙げたが、基板表面に
露出した絶縁膜の表面をエッチングする能力や、表面に
付着した銅汚染を除去する能力を有する洗浄であれば、
フッ化水素に限定されるものではない。また、タングス
テン膜ＣＭ１の成膜に先立ち、基板１を例えば３０００
Ｐａ（例えば１５０から１００００Ｐａ）の圧力下、水
素（Ｈ2）流量５００ｃｍ3／ｍｉｎ（ｓｃｃｍ）（例え
ば５０から３０００ｓｃｃｍ）の雰囲気下に３分間晒す
処理を行うことによっても、前述の洗浄と同様の効果を
得ることができる。このように、銅の汚染を除去し、ま
た、水素処理により銅表面の酸化物を銅に戻すことによ
り、タングステン膜の選択性を良くすることができ、選
択性の破れによる配線間の短絡を防止し、また、配線
（銅膜）上に形成されるタングステン膜の膜厚の均一性
を向上させることができる。また、銅の酸化物は、電界
拡散による銅イオンの供給源となることから、かかる酸
化物を除去することにより、絶縁膜中への銅イオンの注
入量を低減することができ、半導体装置の信頼性を向上
させることができる。
【００６１】一方、例えば、ＴＥＯＳ膜２２ｃ上にタン
グステン膜が成長してしまった場合には、タングステン
膜の形成後に、前述の銅の洗浄を行うことによるリフト
オフ効果により、絶縁膜上のタングステン膜を除去する
ことができる。なお、ここで、基板表面に露出した絶縁
膜の表面をエッチングする能力や、表面に付着したタン
グステンを除去する能力を有する洗浄であれば、その洗
浄液組成は限定されるものではない。また、タングステ
ン膜形成後、基板表面に軽いＣＭＰおよび後洗浄を施す
ことにより、絶縁膜上のタングステン膜を除去すること
も可能である。このように、ＴＥＯＳ膜２２ｃ上の導電
性物質を除去することにより、配線間ショートを防止す
ることができる。
【００６２】次いで、図７に示すように、ＴＥＯＳ膜２
２ｃおよびタングステン膜ＣＭ１上に、絶縁膜として例
えばＴＥＯＳ膜２４ａ、ＳｉＯＣ膜２４ｂおよびＴＥＯ
Ｓ膜２４ｃをＣＶＤ法により順次堆積する。これらの膜
の表面には、タングステン膜ＣＭ１等の凹凸に対応した
凹凸が形成されている。また、これらの積層膜（２４）
のうちＴＥＯＳ膜２４ａおよびＳｉＯＣ膜２４ｂによっ
て、第１層配線Ｍ１と第２層配線Ｍ２とが絶縁され、こ
れらの膜中に、第１層配線Ｍ１と第２層配線Ｍ２とを接
続するプラグ（接続部）Ｐ２を形成するためのコンタク
トホールＣ２が形成される。なお、ＴＥＯＳ膜２４ａや
２４ｃの代わりに、ＳｉＮ膜（窒化シリコン膜）に対し
て比較的誘電率が低いバリア絶縁膜であるＴＭＳ膜、Ｓ
ｉＣ膜もしくはＳｉＣＮ膜等を用いてもよい。これらの
低誘電絶縁膜の形成方法としては、以下の例が挙げられ
る。例えば、ＴＭＳ膜の場合は、トリメトキシシランと
一酸化二窒素（Ｎ2Ｏ）を用いてＣＶＤ法により形成す
ることができる。この場合の膜組成は、主にＳｉＯＮで
ある（この膜をＴＭＳ膜という）。あるいは、トリメチ
ルシランを用いてＳｉＣ膜を形成したり、トリメチルシ
ランとアンモニアを用いてＳｉＣＮ膜を形成することも
できる。また、ＴＥＯＳ膜２４ａや２４ｃの代わりにそ
の他の低誘電率膜を用いても良い。また、ＳｉＯＣ膜２
４ｂの代わりに、ＳｉＯＦ膜等を用いてもよい。
【００６３】次いで、図８に示すように、ＴＥＯＳ膜２
４ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を
用いた低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃを順
次形成する。これらの膜（２６ｂ、２６ｃ）は、それぞ
れ、低誘電絶縁膜２２ｂおよびＴＥＯＳ膜２２ｃと同様
に形成する。従って、塗布膜を低誘電絶縁膜として用い
たので、基板表面の凹凸を平坦化することができる。ま
た、低誘電絶縁膜２６ｂをＴＥＯＳ膜２６ｃおよび２４
ｃで挟み込んだ構造となるので、これらの積層膜（２
６）の機械的強度を確保することができる。また、これ
らの絶縁膜（２６）および前述のＴＥＯＳ膜２４ｃ中に
は、第２層配線Ｍ２が埋め込まれる配線溝ＨＭ２が形成
される。
【００６４】次いで、図９に示すように、ＴＥＯＳ膜２
６ｃ上に、例えばハードマスクＭＫを堆積し、フォトリ
ソグラフィーおよびドライエッチング技術を用いて第２
層配線形成領域のハードマスクＭＫを除去する。ハード
マスクＭＫとしては、例えば窒化シリコン膜等を用いる
ことができる。
【００６５】次いで、図１０に示すように、ハードマス
クＭＫ上に、例えばレジスト膜Ｒ１を形成し、フォトリ
ソグラフィー技術を用いて第１層配線と第２層配線との
接続領域のレジスト膜Ｒ１を除去する。
【００６６】次いで、レジスト膜Ｒ１をマスクに、絶縁
膜２６（２６ｂおよび２６ｃ）および絶縁膜２４のう
ち、ＴＥＯＳ膜２４ｃおよびＳｉＯＣ膜２４ｂを例えば
ドライエッチング法を用いて除去することによりコンタ
クトホールＣ２を形成する。このように、第１層配線Ｍ
１上にＴＥＯＳ膜２４ａを残存させておくのは、後述の
レジスト除去のためのアッシング時の露出銅の酸化を防
止するためであり、また、ドライエッチング時などに銅
が飛散することを防止するためである。ただし、基本的
には銅膜Ｍ1ｃはキャップ導電性膜であるタングステン
膜ＣＭ1により被覆されており、ＴＥＯＳ膜２４ａは残
存させなくてもよい。
【００６７】次いで、図１１に示すように、レジスト膜
Ｒ１を除去した後、ハードマスクＭＫをマスクに、絶縁
膜２６（２６ｂおよび２６ｃ）およびＴＥＯＳ膜２４ｃ
を例えばドライエッチング法を用いて除去することによ
り配線溝ＨＭ２を形成する。この際、コンタクトホール
Ｃ２の底部に残存するＴＥＯＳ膜２４ａも除去する。
【００６８】この配線溝ＨＭ２の深さは例えば０．２５
μｍ程度、幅は、０．１８μｍ程度である。また、コン
タクトホールＣ２の深さは、配線溝ＨＭ２の底部から例
えば０．３５μｍ程度、直径は、０．１８μｍ程度であ
る。
【００６９】なお、ここでは、コンタクトホールＣ２を
形成した後配線溝ＨＭ２を形成したが、配線溝ＨＭ２を
形成した後、例えばこの配線溝をレジスト膜等を埋め込
むことにより基板表面を平坦化し、コンタクトホールＣ
２を形成してもよい。
【００７０】次いで、図１２に示すように、コンタクト
ホールＣ２の底部に露出しているタングステン膜ＣＭ１
を例えばドライエッチング法を用いて除去し、銅膜Ｍ１
ｃを露出させる。なお、特に限定はされないが、この配
線溝ＨＭ２形成及びタングステン膜ＣＭ１の除去のドラ
イエッチングは例えばエッチングガスの種類を変えるこ
とにより連続的に行うことができる。
【００７１】このように、コンタクトホールＣ２及び配
線溝ＨＭ２を形成する工程を利用してコンタクトホール
Ｃ２の底部に露出しているタングステン膜ＣＭ１を除去
するので、新たなマスクの形成等の工程増加なしにコン
タクトホールＣ２の底部に露出しているタングステン膜
ＣＭ１を選択的に除去できる。次にハードマスクＭＫを
除去する。
【００７２】次いで、露出した銅膜Ｍ1ｃ上の酸化物を
除去するため、水素やアンモニアを含む雰囲気中で熱処
理を行うか、水素やアンモニアや水素かアンモニアのい
ずれかとＡｒ等の希ガスを含む雰囲気でプラズマを発生
させ基板表面に照射するか、Ａｒ等の希ガスで基板表面
をスパッタエッチングするか、いずれか単独もしくはそ
れらを組み合わせた処理を行った後、図１３に示すよう
に、配線溝ＨＭ２およびコンタクトホールＣ２の内部を
含むＴＥＯＳ膜２６ｃ上に、例えば窒化タンタル（Ｔａ
Ｎ）膜およびタンタル（Ｔａ）膜が下から順に積層され
たバリア膜ＰＭ２ａを例えば低圧長距離スパッタ法によ
り堆積する。なお、バリア膜ＰＭ２ａをＣＶＤ法により
形成してもよい。また、銅膜Ｍ１ｂの形成工程で詳細に
説明したイオン化スパッタ法を用いて形成してもよい。
前述した通りイオン化スパッタ法によれば、堆積する金
属イオンに指向性を持たせることができる。また、成膜
後期において、バイアスを大きくすることにより配線溝
やコンタクトホール底部に堆積した金属をスパッタエッ
チングし、飛散した金属をこれらの側壁に再堆積させる
ことができ、側壁底部の段差被覆性（ステップカバレッ
ジ）を向上させることができる。
【００７３】ここで、バリア膜ＰＭ２ａの膜厚は、配線
溝ＨＭ２の側壁において５ｎｍ程度、配線溝ＨＭ２の底
部において３０ｎｍ程度、コンタクトホールＣ２の側壁
において３ｎｍ程度、コンタクトホールＣ２の底部にお
いて２０ｎｍ程度とする。このように、配線溝ＨＭ２底
部のバリア膜ＰＭ２ａの膜厚をコンタクトホールＣ２底
部のバリア膜ＰＭ２ａの膜厚より大きくすることによっ
て、後述のコンタクトホールＣ２の底部のバリア膜ＰＭ
２ａをスパッタエッチングにより除去しても、配線溝Ｈ
Ｍ２底部にバリア膜ＰＭ２ａを残存させることができ
る。また、バリア膜ＰＭ２ａ形成時の初期段階の成膜条
件を異方性（指向性）が高くなるような条件で行うこと
により、配線溝ＨＭ２底部や側壁、コンタクトホールＣ
２の側壁のバリア膜ＰＭ２ａが必要以上に厚くなること
を防止することができる。
【００７４】次いで、図１４に示すように、コンタクト
ホールＣ２底部のバリア膜ＰＭ２ａを除去し、バリア膜
ＰＭ２ａおよび露出した銅膜Ｍ１ｃ上に、銅膜ＰＭ２ｂ
を形成する。例えば、前述したイオン化スパッタ法を用
いバリア膜ＰＭ２ａの除去と銅膜ＰＭ２ｂの形成を行う
ことができる。
【００７５】例えば、ターゲットと基板との距離を３０
０ｍｍ程度、基板温度を２５度以下とし、初期段階にお
いては、基板に大きなＤＣもしくはＲＦバイアスを印加
し、基板表面に銅イオンや雰囲気中のアルゴン（Ａｒ）
イオンを入射させ、これにより、コンタクトホールＣ２
底部のバリア膜ＰＭ２ａをスパッタエッチングする。こ
の際、イオンは、基板に対しほぼ垂直に入射するため、
平面部（配線溝ＨＭ２底部およびコンタクトホールＣ２
底部）が、優先的にエッチングされる。ここで、前述し
たように、配線溝ＨＭ２底部のバリア膜ＰＭ２ａの膜厚
をコンタクトホールＣ２底部のバリア膜ＰＭ２ａの膜厚
より大きくしたので、コンタクトホールＣ２の底部のバ
リア膜ＰＭ２ａを除去しつつ、配線溝ＨＭ２底部には、
バリア膜ＰＭ２ａを残存させることができる。
【００７６】また、このエッチングの際の条件を適宜選
択することにより、飛散したバリア膜ＰＭ２ａを、配線
溝ＨＭ１やコンタクトホールＣ２の側壁底部に再堆積さ
せ、これらの側壁底部の段差被覆性（ステップカバレッ
ジ）を向上させることもできる。また、配線溝ＨＭ２や
コンタクトホールＣ２の側壁上部（コーナー部）に厚く
堆積したバリア膜ＰＭ２ａを、配線溝ＨＭ２やコンタク
トホールＣ２の側壁に再堆積させ、これらの側壁のバリ
ア膜ＰＭ２ａの膜厚を均一化することもできる。
【００７７】その後、バイアスを低減するか、バイアス
の印加を中止することによって、図１５に示すように、
配線溝ＨＭ２およびコンタクトホールＣ２内に、電界メ
ッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積する。
なお、この際も、前述したように、基板上に一定の銅膜
を堆積した後、バイアスを比較的大きくすることによっ
て、配線溝ＨＭ２やコンタクトホールＣ２の側壁底部の
銅膜ＰＭ２ｂの段差被覆性（ステップカバレッジ）を向
上させることができる。
【００７８】その結果、配線溝ＨＭ２の側部、底部およ
びコンタクトホールＣ２の側部上には、バリア膜ＰＭ２
ａを介して銅膜ＰＭ２ｂが形成され、コンタクトホール
Ｃ２底部に露出した銅膜Ｍ１ｃ上には、バリア膜ＰＭ２
ａを介さず直接銅膜ＰＭ２ｂが形成される。また、配線
溝ＨＭ２の側部および底部のバリア膜ＰＭ２ａは５ｎｍ
程度、コンタクトホールＣ２の側部のバリア膜ＰＭ２ａ
は、３ｎｍ程度であり、銅膜ＰＭ２ｂは、１０ｎｍ程度
である。
【００７９】このように、コンタクトホールＣ２の底部
のバリア膜ＰＭ２ａの除去と、配線溝ＨＭ２およびコン
タクトホールＣ２内部の銅膜ＰＭ２ｂの形成を同一装置
内で行えば、バリア膜ＰＭ２ａの酸化や膜上への異物の
付着を防止することができ、バリア膜ＰＭ２ａや銅膜Ｐ
Ｍ２ｂの膜質を向上させることができる。なお、バイア
ス等の条件を適宜変更することによりコンタクトホール
Ｃ２の底部のバリア膜ＰＭ２ａの除去を行いつつ、他の
部位（配線溝ＨＭ２内部やコンタクトホールＣ２の側壁
上）に銅膜ＰＭ２ｂを形成してもよい。
【００８０】もちろん、コンタクトホールＣ２の底部の
バリア膜ＰＭ２ａの除去と、配線溝ＨＭ２およびコンタ
クトホールＣ２内部の銅膜ＰＭ２ｂの形成を異なる装置
を用いて行っても良く、例えば、コンタクトホールＣ２
の底部のバリア膜ＰＭ２ａを異方性エッチングにより除
去した後、配線溝ＨＭ２およびコンタクトホールＣ２内
部に、スパッタ法により銅膜ＰＭ２ｂを形成してもよ
い。この場合、バリア膜ＰＭ２ａおよび異方性エッチン
グにより露出した銅膜Ｍ１ｃ表面の酸化物や異物を除去
するため、例えば水素やアンモニアなどを含む還元雰囲
気中での熱処理やプラズマ処理を行ってもよいし、フッ
化水素（ＨＦ）等の洗浄液を用いた洗浄等を行ってもよ
い。
【００８１】次いで、例えばメッキ液として硫酸銅を含
む溶液を用いた電界メッキ法により、銅膜ＰＭ２ｂ上に
銅膜ＰＭ２ｃを形成する。この際、配線溝ＨＭ２および
コンタクトホールＣ２を埋め込むように銅膜ＰＭ２ｃを
形成する。
【００８２】次に、還元雰囲気下において基板１にアニ
ール（熱処理）を施した後、図１６に示すように、配線
溝ＨＭ２およびコンタクトホールＣ２外部の銅膜ＰＭ２
ｃ、ＰＭ２ｂおよびバリア膜ＰＭ２ａを例えばＣＭＰ法
もしくはエッチバック法を用いて除去することにより銅
膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａから成る
第２層配線Ｍ２および第１層配線Ｍ１と第２層配線を接
続するプラグ（接続部）Ｐ２を形成する。ここで、第２
層配線Ｍ２とは、配線溝ＨＭ２内部に埋め込まれた銅膜
ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａをいい、プ
ラグＰ２とは、配線溝ＨＭ２底部から延在するコンタク
トホールＣ２内に埋め込まれた銅膜ＰＭ２ｂ、ＰＭ２ｃ
およびバリア膜ＰＭ２ａをいう。
【００８３】この後、さらに、還元雰囲気下において基
板１にアニール（熱処理）を施す。
【００８４】このように本実施の形態によれば、第１層
配線Ｍ１とプラグＰ２との間のタングステン膜ＣＭ１お
よびバリア膜ＰＭ２ａを除去したので、第１層配線Ｍ１
とプラグＰ２を構成する主たる金属である銅が直接接し
ているため、低抵抗化を図ることができる。また、第１
層配線Ｍ１とプラグＰ２との間の銅原子の移動が可能と
なり、第１層配線Ｍ１とプラグＰ２との界面におけるボ
イドの発生率を小さくすることができ、エレクトロマイ
グレーション特性を向上させることができる。
【００８５】すなわち、第１層配線Ｍ１とプラグ（接続
部）Ｐ２の接続部分であるコンタクトホールＣ２の底部
において、コンタクトホールＣ２の底部のバリア膜ＰＭ
２ａ及びタングステン膜ＣＭ１の両方が形成されていな
い。すなわち、コンタクトホールＣ２の底部のバリア膜
ＰＭ２ａ及びタングステン膜ＣＭ１の両方が除去され、
第１層配線Ｍ１とプラグＰ２を構成する主たる金属であ
る銅が直接接しており、バリアメタルと銅の界面が存在
しないため、ストレスマイグレーションによるプラグ近
辺での断線を防止できる。
【００８６】また、タングステン膜ＣＭ１およびバリア
膜ＰＭ２ａが一体化する（これらの膜により連続して銅
膜を覆う）こととなるため、その内部の銅膜はその全表
面をバリア金属膜で覆われることとなり、密着性の比較
的低い銅と絶縁膜界面を構造から排除でき、銅の表面で
の密着性が向上する。その結果、ボイドの発生を抑える
ことができ、エレクトロマイグレーション特性を向上さ
せることができる。
【００８７】一方、タングステン膜ＣＭ１およびバリア
膜ＰＭ２ａが除去されているのは、第１層配線Ｍ１とプ
ラグＰ２との間のみであり、第１層配線Ｍ１やプラグＰ
２の他の部分は、タングステン膜ＣＭ１もしくはバリア
膜ＰＭ２ａによって覆われているので、１）埋め込まれ
る導電性膜を構成する金属（銅膜の場合は銅）の絶縁膜
中への拡散を防止することができ、また、２）酸化シリ
コン膜と導電性膜とが接触することによって導電性膜が
酸化されることを防止することができる。
【００８８】また、キャップ導電性膜としてタングステ
ン膜を用いたので、窒化シリコン膜等の絶縁膜をキャッ
プ膜として用いた場合と比較し、エレクトロマイグレー
ション特性を向上させることができる。これは、前述し
たとおり、銅−バリア膜界面と銅−窒化シリコン膜界面
とでは、銅−バリア膜界面の方が、銅が拡散しにくいか
らである。
【００８９】また、キャップ導電性膜として窒化シリコ
ン膜等の絶縁膜を用いていないので、配線間に存在する
絶縁膜の実効的な誘電率を低減することができる。その
結果、配線を介して伝わる信号の伝達速度を向上させる
ことができ、半導体装置の高速動作を実現することがで
きる。なお、窒化シリコン膜の誘電率は６〜８程度であ
り、ＴＥＯＳ膜の誘電率は４である。
【００９０】また、第１層配線Ｍ１およびプラグＰ２
が、固いタングステン膜ＣＭ１もしくはバリア膜ＰＭ２
ａによって覆われているので、ストレスマイグレーショ
ンによる配線等の欠けを防止することができる。このよ
うなストレスは、例えば、熱処理時に加わる熱応力によ
り生じる。特に、本実施の形態においては、硬度の低い
低誘電絶縁膜を用いているため、第１層配線Ｍ１および
プラグＰ２の保護は、有効である。
【００９１】また、キャップ導電性膜としてタングステ
ン膜を用いたので、その下層の銅膜の表面に欠陥部が生
じていても、タングステン膜をその欠陥に埋め込むこと
ができ、配線の信頼性を向上させ、製品歩留まりを向上
させることができる。この銅膜の表面の欠陥は、欠け、
収縮もしくはスクラッチ等によるものである。例えば、
ＣＭＰ法による銅膜の研磨の際等に欠けやスクラッチが
生じ、熱処理や銅膜の埋め込み不良等によっても生じ得
る。
【００９２】このような欠陥によって、銅膜中もしくは
銅膜とバリア膜との界面に隙間ができると、配線抵抗の
上昇が生じる。また、このような隙間は、エレクトロマ
イグレーションの起点となり、その特性を低下させる。
また、このような隙間上に、プラグが形成されると接続
抵抗が上昇してしまう。
【００９３】キャップ導電性膜としてタングステン膜を
用いれば、このような隙間にタングステン膜を埋め込む
ことにより隙間を修復することができ、エレクトロマイ
グレーション特性を向上させ、半導体装置の信頼性を向
上させることができる。また、製品歩留まりを向上させ
ることができる。
【００９４】次に、図１７に示すように、第２層配線Ｍ
２上にタングステン（Ｗ）を選択成長もしくは優先成長
させることにより、第２層配線Ｍ２（ＰＭ２ｃ）上に２
〜２０ｎｍ程度のタングステン膜ＣＭ２を形成する。タ
ングステン膜ＣＭ２は、例えば、０．３Ｔｏｒｒ（０．
３×１．３３３２２×１０2Ｐａ）、サセプタ設定温度
４６０℃（基板実温４３０℃）で、６フッ化タングステ
ン（ＷＦ6）流量５ｓｃｃ、水素（Ｈ2）流量５００ｓｃ
ｃの条件下で、１．５分間処理を行うことにより形成す
る。
【００９５】かかる処理により、第２層配線Ｍ２上にの
みにタングステンが選択的に成長もしくは、ＴＥＯＳ膜
２６ｃ上に比べ第２層配線Ｍ２上にタングステンが優先
的に成長する。なお、ここでは、タングステンの成長速
度を優先して比較的高温で処理を行ったが、例えば３０
０℃程度で処理を行ってもよい。
【００９６】また、キャップ導電性膜としては、タング
ステンの他、ＷＮ、ＷＳｉＮ、ＴｉＮ、ＴｉＳｉＮ、Ｔ
ａ、ＴａＮもしくはＴａＳｉＮ等の単層膜もしくはこれ
らのうちいずれかを積層した積層膜（２層膜や３層膜
等）を使用してもよい。
【００９７】なお、前述したようにタングステン膜ＣＭ
２形成直前のアニールと、タングステン膜ＣＭ２の成膜
を同一装置内（インシチュー）で行ってもよい。
【００９８】また、タングステン膜ＣＭ２の成膜に先立
ち、ＣＭＰ後の基板表面の銅の汚染を除去するために、
例えばフッ化水素（ＨＦ）等の洗浄液を用いた洗浄や３
０００Ｐａの圧力下、水素（Ｈ2）流量５００ｃｍ3／ｍ
ｉｎ（ｓｃｃｍ）の雰囲気下での３分間の処理などを行
ってもよい。
【００９９】また、ＴＥＯＳ膜２６ｃ上に成長したタン
グステン膜を除去するため、前述の銅の洗浄を行い、リ
フトオフ効果によりＴＥＯＳ膜２６ｃ上のタングステン
膜を除去することができる。また、タングステン膜形成
後、基板表面に軽いＣＭＰを施すことにより、ＴＥＯＳ
膜２６ｃ上のタングステン膜を除去することも可能であ
る。このように、ＴＥＯＳ膜２６ｃ上の導電性物質を除
去することにより、配線間ショートを防止することがで
きる。
【０１００】この後、図１８に示すように、ＴＥＯＳ膜
２６ｃおよびタングステン膜ＣＭ２上に、絶縁膜として
例えばＴＥＯＳ膜２８ａ、ＳｉＯＣ膜２８ｂおよびＴＥ
ＯＳ膜２８ｃをＣＶＤ法により順次堆積する。これらの
膜は、ＴＥＯＳ膜２４ａ、２４ｃおよびＳｉＯＣ膜２４
ｂと同様に形成する。さらに、ＴＥＯＳ膜２８ｃ上に、
絶縁膜として例えば、芳香族ポリマー材料を用いた低誘
電絶縁膜３０ｂおよびＴＥＯＳ膜（図示せず）を順次形
成する。これらの膜は、低誘電絶縁膜２２ｂおよびＴＥ
ＯＳ膜２２ｃと同様に形成する。
【０１０１】次いで、前記５層の絶縁膜中に、配線溝Ｈ
Ｍ２およびコンタクトホールＣ２と同様に、配線溝およ
びコンタクトホールを形成するのであるが、これらの図
示は省略する。
【０１０２】このように、絶縁膜、配線溝およびコンタ
クトホール、およびバリア膜、銅膜、タングステン膜の
形成を繰り返すことによって、多層配線を有する半導体
装置が形成される。
【０１０３】図１９および図２０に５層配線（Ｍ１〜Ｍ
５）構造の一例を示す。図２１〜図２３は、図１９およ
び図２０に示す半導体装置の要部平面図であり、図１９
は、Ａ−Ａ’断面と対応し、図２０は、Ｂ−Ｂ’断面と
対応する。図２１は、第１層配線Ｍ１〜第５層配線Ｍ５
の配置を明示した平面図であり、これらの関係を分かり
易くするため、図２２は、このうち第１層配線Ｍ１〜第
３層配線Ｍ３の配置を、図２３は、第３層配線Ｍ３〜第
５層配線Ｍ５の配置を明示したものである。
【０１０４】図１９〜図２３に示すように、第３層配線
Ｍ３およびその下のプラグＰ３は、第２層配線Ｍ２およ
びその下のプラグＰ２と同様に形成することができる。
【０１０５】即ち、絶縁膜（２８と３０）中に、配線溝
（ＨＭ３）およびコンタクトホール（Ｃ３）を形成した
後、これらの内部を含む絶縁膜上にバリア膜（ＰＭ３
ａ）および銅膜（ＰＭ３ｂとＰＭ３ｃ）を順次形成する
コンタクトホール３内にはプラグＰ３が形成される。
【０１０６】このコンタクトホール（Ｃ３）形成の際、
下層の配線の表面上に形成されているタングステン膜
（ＣＭ２）を除去しておく、また、銅膜（ＰＭ３ｂ）を
形成する前に、このコンタクトホール（Ｃ３）底部のバ
リア膜（ＰＭ３ａ）を除去しておく。なお、銅膜（ＰＭ
３ｂ）を形成しつつ、コンタクトホール（Ｃ３）底部の
バリア膜（ＰＭ３ａ）を除去してもよい。
【０１０７】その結果、配線（Ｍ３）とプラグ（Ｐ３）
との接触抵抗の低減を図ることができ、また、エレクト
ロマイグレーション特性を向上させることができる等の
前述の効果を得ることができる。
【０１０８】また、図１９および図２０に示すように、
第３層配線Ｍ３と第４層配線Ｍ４および第４層配線Ｍ４
と第５層配線Ｍ５とは、それぞれバリア膜ＰＭ４ａとタ
ングステン膜ＣＭ３、バリア膜ＰＭ５ａとタングステン
膜ＣＭ４とを介して接続されている。これは、図２１お
よび図２３に示したように、第３層配線Ｍ３〜第５層配
線Ｍ５は、その配線幅が大きく接続領域（プラグＰ４や
Ｐ５の径）を大きく確保することができる。従って、バ
リア膜（ＰＭ４ａ、ＰＭ５ａ）とタングステン膜（ＣＭ
３、ＣＭ４）とが介在しても接触抵抗を比較的小さくす
ることができ、接続領域におけるこれらの膜を除去する
工程を省くことで、工程の簡略化を図ることができる。
なお、第５層配線Ｍ５を構成するバリア膜ＰＭ５ａは、
例えば、ＴｉＮ膜、Ｔｉ膜とＴｉＮ膜の２層膜もしくは
Ｔｉ膜とＴｉＮ膜とＴｉ膜の３層膜、ＰＭ５ｂは、アル
ミニウム（Ａｌ）またはＡｌ合金膜、その上部のＰＭ５
ｃは、ＴｉＮ膜もしくはＴｉ膜とＴｉＮ膜の２層膜であ
る。また、第５層配線Ｍ５上には、保護膜として、例え
ば、酸化シリコン膜と窒化シリコン膜の積層膜３８が形
成される。
【０１０９】ここで、図１９および図２０に示すよう
に、例えば、第４層配線Ｍ４および第５層配線Ｍ５上の
タングステン膜ＣＭ４、ＣＭ５について、タングステン
膜ＣＭ５をＣＭ４より薄く形成してもよい。このように
上層の配線上のタングステン膜（第２キャップバリアメ
タル膜）の膜厚を、下層の配線上のタングステン膜（第
１キャップバリアメタル膜）の膜厚よりも薄く形成する
ことにより上層の配線との接続抵抗を低減することがで
きる。また、下層の配線上のタングステン膜を厚くする
ことにより信頼度のマージンを確保することができる。
【０１１０】逆に、例えば、第４層配線Ｍ４および第５
層配線Ｍ５上のタングステン膜ＣＭ４、ＣＭ５につい
て、タングステン膜ＣＭ４をＣＭ５より薄く形成しても
よい。上層の配線上に形成されるコンタクトホールは、
一般的にその径が大きいので、上層の配線上のタングス
テン膜（第２キャップバリアメタル膜）の膜厚を大きく
しても接続抵抗に影響を与えない。また、接続抵抗に影
響がでない程度の範囲で、上層の配線上のタングステン
膜を厚くすることにより信頼度のマージンを確保するこ
とができる。また、上層の配線は、一般的にレイアウト
ルールも緩いため、タングステン膜の膜厚を大きくする
ことにより生じ得るショートの可能性も低減できる。ま
た、下層の配線上のタングステン膜（第１キャップバリ
アメタル膜）を薄くすることにより、配線表面の凹凸を
低減することができ、また、配線間ショートの可能性を
低減することができる。なお、このような凹凸は層を重
ねる毎に顕著になっていくため、配線表面の凹凸が顕著
な場合には、その上部の絶縁膜に塗布膜を用いることに
より平坦化をすることができる。また、ここでは、第４
層配線Ｍ４および第５層配線Ｍ５上のタングステン膜Ｃ
Ｍ４、ＣＭ５について説明したが、第３層配線Ｍ３およ
び第４層配線Ｍ４上のタングステン膜ＣＭ３、ＣＭ４に
ついて、また、第２層配線Ｍ２および第３層配線Ｍ３上
のタングステン膜ＣＭ２、ＣＭ３についても同様であ
る。
【０１１１】積層膜３８の形成後、基板表面をＮＨ3プ
ラズマ処理を施す。この処理によって、１）基板上に形
成された配線（Ｍ１〜Ｍ４）を構成する銅膜の表面の還
元、２）銅膜表面の窒化、３）基板上に形成されたＴＥ
ＯＳ膜等の絶縁膜表面のクリーニング、４）絶縁膜表面
のダメージの回復、または５）絶縁膜表面の窒化等が起
こる。その結果、配線を構成する銅のイオン化の抑制を
図ることができ、また、絶縁膜中への銅イオンの拡散を
防止することができ、絶縁膜の特性を向上させることが
できる。
【０１１２】（実施の形態２）本実施の形態において
は、配線溝およびコンタクトホールが形成される絶縁膜
の積層構造の例について説明する。
【０１１３】（１）実施の形態１においては、配線溝Ｈ
Ｍ２およびコンタクトホールＣ２を５層の絶縁膜（２４
ａ、２４ｂ、２４ｃ、２６ｂ、２６ｃ）中に形成した
（図１２参照）が、この５層の絶縁膜のうち、２４ａを
省略してもよい。図２４は、本発明の実施の形態２であ
る半導体装置の製造方法を示す基板の要部断面図であ
る。
【０１１４】以下に、本発明の実施の形態である半導体
装置をその製造方法に従って説明する。なお、第１層配
線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工
程までは、図１〜６を参照しながら説明した実施の形態
１の場合と同様であるためその説明を省略する。
【０１１５】次いで、図２４に示すように、ＴＥＯＳ膜
２２ｃおよびタングステン膜ＣＭ１上に、絶縁膜として
例えばＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃをＣＶ
Ｄ法により順次堆積する。次いで、ＴＥＯＳ膜２４ｃ上
に、絶縁膜として例えば、芳香族ポリマー材料を用いた
低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃを順次形成
する。これらの４層の膜（２４ｂ、２４ｃ、２６ｂ、２
６ｃ）の性質や形状は、実施の形態１において詳細に説
明した通りである。
【０１１６】これらの４層の膜（２４ｂ、２４ｃ、２６
ｂ、２６ｃ）のうち、ＳｉＯＣ膜２４ｂには、第１層配
線Ｍ１と第２層配線Ｍ２とを接続するプラグ（接続部）
Ｐ２を形成するためのコンタクトホールＣ２が形成さ
れ、ＴＥＯＳ膜２４ｃ、低誘電絶縁膜２６ｂおよびＴＥ
ＯＳ膜２６ｃ中には、配線溝ＨＭ２が形成される。
【０１１７】次いで、実施の形態１と同様に、ＴＥＯＳ
膜２６ｃ上に、例えば第２層配線形成領域が開口したハ
ードマスク（図示せず）を形成し、さらに、ハードマス
ク上に、第１層配線と第２層配線との接続領域が開口し
たレジスト膜（図示せず）を形成する。
【０１１８】次いで、レジスト膜をマスクに、絶縁膜２
６および絶縁膜２４を除去することによりコンタクトホ
ールＣ２を形成する。次いで、レジスト膜を除去した
後、ハードマスクをマスクに、絶縁膜２６およびＴＥＯ
Ｓ膜２４ｃを除去することにより配線溝ＨＭ２を形成す
る。なお、配線溝ＨＭ２を形成した後、コンタクトホー
ルＣ２を形成してもよい。
【０１１９】次いで、コンタクトホールＣ２の底部に露
出しているタングステン膜ＣＭ１を例えばドライエッチ
ング法を用いて除去し、銅膜Ｍ１ｃを露出させる。
【０１２０】次いで、第２層配線Ｍ２およびプラグ（接
続部）Ｐ２を形成するのであるが、以降の工程は、実施
の形態１と同様であるため、概略のみを述べる。
【０１２１】即ち、実施の形態１と同様に、配線溝ＨＭ
２およびコンタクトホールＣ２の内部を含むＴＥＯＳ膜
２６ｃ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁
において５ｎｍ程度、配線溝ＨＭ２の底部において３０
ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ
程度、コンタクトホールＣ２の底部において２０ｎｍ程
度の膜厚となるよう堆積する。
【０１２２】次いで、実施の形態１と同様に、コンタク
トホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メ
ッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した
後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２
ｃを形成する。次に、還元雰囲気下において基板１にア
ニール（熱処理）を施した後、配線溝ＨＭ２およびコン
タクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよび
バリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバッ
ク法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２
ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２およ
び第１層配線Ｍ１と第２層配線を接続するプラグ（接続
部）Ｐ２を形成する。
【０１２３】次に、実施の形態１と同様に、第２層配線
Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成
長させることにより、タングステン膜ＣＭ２を形成す
る。
【０１２４】この後、図２４に示すように、ＴＥＯＳ膜
２６ｃおよびタングステン膜ＣＭ２上に、絶縁膜として
例えばＳｉＯＣ膜２８ｂおよびＴＥＯＳ膜２８ｃをＣＶ
Ｄ法により順次堆積する。これらの膜は、ＳｉＯＣ膜２
４ｂおよびＴＥＯＳ膜２４ｃと同様に形成する。さら
に、ＴＥＯＳ膜２８ｃ上に、絶縁膜として例えば、芳香
族ポリマー材料を用いた低誘電絶縁膜３０ｂおよびＴＥ
ＯＳ膜（図示せず）を順次形成する。これらの膜は、低
誘電絶縁膜２２ｂおよびＴＥＯＳ膜２２ｃと同様に形成
する。
【０１２５】次いで、前記４層の絶縁膜中に、配線溝Ｈ
Ｍ２およびコンタクトホールＣ２と同様に、配線溝およ
びコンタクトホールを形成するのであるが、これらの図
示は省略する。
【０１２６】このように本実施の形態によれば、配線溝
ＨＭ２およびコンタクトホールＣ２を４層の絶縁膜（２
４ｂ、２４ｃ、２６ｂ、２６ｃ）中に形成したので、実
施の形態１と比較し、形成工程を簡略化することができ
る。
【０１２７】また、第１層配線Ｍ１とプラグＰ２との間
のタングステン膜ＣＭ１およびバリア膜ＰＭ２ａを除去
したので、第１層配線Ｍ１とプラグＰ２との接触抵抗の
低減を図ることができ、また、エレクトロマイグレーシ
ョン特性を向上させることができる等の実施の形態１で
説明した効果を得ることができる。
【０１２８】（２）実施の形態１においては、配線溝Ｈ
Ｍ２およびコンタクトホールＣ２を５層の絶縁膜（２４
ａ、２４ｂ、２４ｃ、２６ｂ、２６ｃ）中に形成した
が、この５層の絶縁膜のうち、２６ｃを省略してもよ
い。図２５は、本発明の実施の形態２である半導体装置
の製造方法を示す基板の要部断面図である。
【０１２９】以下に、本発明の実施の形態である半導体
装置をその製造方法に従って説明する。なお、第１層配
線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工
程までは、図１〜６を参照しながら説明した実施の形態
１の場合と同様であるためその説明を省略する。
【０１３０】次いで、図２５に示すように、基板１（第
１層配線Ｍ１）上に、絶縁膜として例えばＴＥＯＳ膜２
４ａ、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃをＣＶ
Ｄ法により順次堆積する。次いで、ＴＥＯＳ膜２４ｃ上
に、絶縁膜として例えば、芳香族ポリマー材料を用いた
低誘電絶縁膜２６ｂを形成する。これらの４層の膜（２
４ａ、２４ｂ、２４ｃ、２６ｂ）の性質や形状は、実施
の形態１において詳細に説明した通りである。
【０１３１】これらの４層の膜（２４ａ、２４ｂ、２４
ｃ、２６ｂ）のうち、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ
膜２４ａ中には、第１層配線Ｍ１と第２層配線Ｍ２とを
接続するプラグ（接続部）Ｐ２を形成するためのコンタ
クトホールＣ２が形成され、ＴＥＯＳ膜２４ｃおよび低
誘電絶縁膜２６ｂ中には、配線溝ＨＭ２が形成される。
【０１３２】次いで、実施の形態１と同様に、低誘電絶
縁膜２６ｂ上に、例えば第２層配線形成領域が開口した
ハードマスク（図示せず）を形成し、さらに、ハードマ
スク上に、第１層配線と第２層配線との接続領域が開口
したレジスト膜（図示せず）を形成する。
【０１３３】次いで、レジスト膜をマスクに、低誘電絶
縁膜２６ｂ、ＴＥＯＳ膜２４ｃおよびＳｉＯＣ膜２４ｂ
を除去することによりコンタクトホールＣ２を形成す
る。次いで、レジスト膜を除去した後、ハードマスクを
マスクに、低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２４ｃ
を除去することにより配線溝ＨＭ２を形成するととも
に、コンタクトホールＣ２の底部のＴＥＯＳ膜２４ａを
除去する。なお、配線溝ＨＭ２を形成した後、コンタク
トホールＣ２を形成してもよい。
【０１３４】次いで、コンタクトホールＣ２の底部に露
出しているタングステン膜ＣＭ１を例えばドライエッチ
ング法を用いて除去し、銅膜Ｍ１ｃ（第１層配線Ｍ１）
を露出させる。
【０１３５】次いで、第２層配線Ｍ２およびプラグ（接
続部）Ｐ２を形成するのであるが、以降の工程は、実施
の形態１と同様であるため、概略のみを述べる。
【０１３６】即ち、実施の形態１と同様に、配線溝ＨＭ
２およびコンタクトホールＣ２の内部を含む低誘電絶縁
膜２６ｂ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側
壁において５ｎｍ程度、配線溝ＨＭ２の底部において３
０ｎｍ程度、コンタクトホールＣ２の側壁において３ｎ
ｍ程度、コンタクトホールＣ２の底部において２０ｎｍ
程度の膜厚となるよう堆積する。
【０１３７】次いで、実施の形態１と同様に、コンタク
トホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メ
ッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した
後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２
ｃを形成する。次に、還元雰囲気下において基板１にア
ニール（熱処理）を施した後、配線溝ＨＭ２およびコン
タクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよび
バリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバッ
ク法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２
ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２およ
び第１層配線Ｍ１と第２層配線を接続するプラグ（接続
部）Ｐ２を形成する。
【０１３８】次に、実施の形態１と同様に、第２層配線
Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成
長させることにより、タングステン膜ＣＭ２を形成す
る。
【０１３９】この後、図２５に示すように、低誘電絶縁
膜２６ｂおよびタングステン膜ＣＭ２上に、絶縁膜とし
て例えばＴＥＯＳ膜２８ａ、ＳｉＯＣ膜２８ｂおよびＴ
ＥＯＳ膜２８ｃをＣＶＤ法により順次堆積する。これら
の膜は、ＴＥＯＳ膜２４ａ、２４ｃおよびＳｉＯＣ膜２
４ｂと同様に形成する。さらに、ＴＥＯＳ膜２８ｃ上
に、絶縁膜として例えば、芳香族ポリマー材料を用いた
低誘電絶縁膜３０ｂを形成する。この膜は、低誘電絶縁
膜２２ｂと同様に形成する。
【０１４０】次いで、前記４層の絶縁膜中に、配線溝Ｈ
Ｍ２およびコンタクトホールＣ２と同様に、配線溝およ
びコンタクトホールを形成するのであるが、これらの図
示は省略する。
【０１４１】このように本実施の形態によれば、配線溝
ＨＭ２およびコンタクトホールＣ２を４層の絶縁膜（２
４ａ、２４ｂ、２４ｃ、２６ｂ）中に形成したので、実
施の形態１と比較し、形成工程を簡略化することができ
る。なお、同様に、第１層配線が形成される絶縁膜を、
ＴＥＯＳ膜２２ａおよび低誘電絶縁膜２２ｂで構成し、
実施の形態１で示したＴＥＯＳ膜２２ｃを省略してもよ
い。図２５は、２２ｃを省略した場合の図を示す。
【０１４２】また、第１層配線Ｍ１とプラグＰ２との間
のタングステン膜ＣＭ１およびバリア膜ＰＭ２ａを除去
したので、第１層配線Ｍ１とプラグＰ２との接触抵抗の
低減を図ることができ、また、エレクトロマイグレーシ
ョン特性を向上させることができる等の実施の形態１で
説明した効果を得ることができる。
【０１４３】（実施の形態３）実施の形態１において
は、絶縁膜２６およびＴＥＯＳ膜２４ｃ中に、第２層配
線Ｍ２が埋め込まれる配線溝ＨＭ２を形成したが、この
配線溝ＨＭ２を絶縁膜２６に形成してもよい。図２６
は、本発明の実施の形態３である半導体装置の製造方法
を示す基板の要部断面図である。
【０１４４】以下に、本発明の実施の形態である半導体
装置をその製造方法に従って説明する。なお、第１層配
線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工
程までは、図１〜６を参照しながら説明した実施の形態
１の場合と同様であるためその説明を省略する。
【０１４５】次いで、図２６に示すように、ＴＥＯＳ膜
２２ｃおよびタングステン膜ＣＭ１上に、絶縁膜として
例えばＴＥＯＳ膜２４ａ、ＳｉＯＣ膜２４ｂおよびＴＥ
ＯＳ膜２４ｃをＣＶＤ法により順次堆積する。次いで、
ＴＥＯＳ膜２４ｃ上に、絶縁膜として例えば芳香族ポリ
マー材料を用いた低誘電絶縁膜２６ｂおよびＴＥＯＳ膜
２６ｃを順次形成する。これらの５層の膜（２４ａ、２
４ｂ、２４ｃ、２６ｂ、２６ｃ）の性質や形状は、実施
の形態１において詳細に説明した通りである。
【０１４６】これらの５層の膜（２４ａ、２４ｂ、２４
ｃ、２６ｂ、２６ｃ）のうち、ＴＥＯＳ膜２４ａ、２４
ｃおよびＳｉＯＣ膜２４ｂ中には、第１層配線Ｍ１と第
２層配線Ｍ２とを接続するプラグ（接続部）Ｐ２を形成
するためのコンタクトホールＣ２が形成され、低誘電絶
縁膜２６ｂおよびＴＥＯＳ膜２６ｃ中には、配線溝ＨＭ
２が形成される。
【０１４７】次いで、実施の形態１と同様に、ＴＥＯＳ
膜２６ｃ上に、例えば第２層配線形成領域が開口したハ
ードマスク（図示せず）を形成し、さらに、ハードマス
ク上に、第１層配線と第２層配線との接続領域が開口し
たレジスト膜（図示せず）を形成する。
【０１４８】次いで、レジスト膜をマスクに、絶縁膜２
６（２６ｂおよび２６ｃ）、ＴＥＯＳ膜２４ｃおよびＳ
ｉＯＣ膜２４ｂを除去することによりコンタクトホール
Ｃ２を形成する。次いで、レジスト膜を除去した後、ハ
ードマスクをマスクに、絶縁膜２６（２６ｂおよび２６
ｃ）を除去することにより配線溝ＨＭ２を形成するとと
もに、コンタクトホールＣ２の底部のＴＥＯＳ膜２４ａ
を除去する。なお、配線溝ＨＭ２を形成した後、コンタ
クトホールＣ２を形成してもよい。
【０１４９】次いで、コンタクトホールＣ２の底部に露
出しているタングステン膜ＣＭ１を例えばドライエッチ
ング法を用いて除去し、銅膜Ｍ１ｃを露出させる。
【０１５０】次いで、第２層配線Ｍ２およびプラグ（接
続部）Ｐ２を形成するのであるが、以降の工程は、実施
の形態１と同様であるため、概略のみを述べる。
【０１５１】即ち、実施の形態１と同様に、配線溝ＨＭ
２およびコンタクトホールＣ２の内部を含むＴＥＯＳ膜
２６ｃ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁
において５ｎｍ程度、配線溝ＨＭ２の底部において３０
ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ
程度、コンタクトホールＣ２の底部において２０ｎｍ程
度の膜厚となるよう堆積する。
【０１５２】次いで、実施の形態１と同様に、コンタク
トホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メ
ッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した
後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２
ｃを形成する。次に、還元雰囲気下において基板１にア
ニール（熱処理）を施した後、配線溝ＨＭ２およびコン
タクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよび
バリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバッ
ク法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２
ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２およ
び第１層配線Ｍ１と第２層配線を接続するプラグ（接続
部）Ｐ２を形成する。
【０１５３】次に、実施の形態１と同様に、第２層配線
Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成
長させることにより、タングステン膜ＣＭ２を形成す
る。
【０１５４】この後、図２６に示すように、ＴＥＯＳ膜
２６ｃおよびタングステン膜ＣＭ２上に、絶縁膜として
例えばＴＥＯＳ膜２８ａ、ＳｉＯＣ膜２８ｂおよびＴＥ
ＯＳ膜２８ｃをＣＶＤ法により順次堆積する。これらの
膜は、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ａ、２４
ｃと同様に形成する。さらに、ＴＥＯＳ膜２８ｃ上に、
絶縁膜として例えば、芳香族ポリマー材料を用いた低誘
電絶縁膜３０ｂおよびＴＥＯＳ膜（図示せず）を順次形
成する。これらの膜は、低誘電絶縁膜２２ｂおよびＴＥ
ＯＳ膜２２ｃと同様に形成する。
【０１５５】次いで、前記５層の絶縁膜中に、配線溝Ｈ
Ｍ２およびコンタクトホールＣ２と同様に、配線溝およ
びコンタクトホールを形成するのであるが、これらの図
示は省略する。
【０１５６】このように、配線溝ＨＭ２を絶縁膜（２
６）中に形成することもできる。
【０１５７】また、本実施の形態によっても、第１層配
線Ｍ１とプラグＰ２との間のタングステン膜ＣＭ１およ
びバリア膜ＰＭ２ａを除去しているので、第１層配線Ｍ
１とプラグＰ２との接触抵抗の低減を図ることができ、
また、エレクトロマイグレーション特性を向上させるこ
とができる等の実施の形態１で説明した効果を得ること
ができる。
【０１５８】（実施の形態４）実施の形態２において
は、配線Ｍ１、Ｍ２等上にタングステン膜ＣＭ１、ＣＭ
２等を形成することにより、配線を構成する銅の絶縁膜
中への拡散を防止し、また、酸化シリコン膜等と銅膜と
の接触による酸化物の形成等を防止したが、このタング
ステン膜上に、さらに薄い窒化シリコン膜を形成するこ
とにより銅の拡散や酸化の防止を強化してもよい。図２
７は、本発明の実施の形態４である半導体装置の製造方
法を示す基板の要部断面図である。
【０１５９】以下に、本発明の実施の形態である半導体
装置をその製造方法に従って説明する。なお、第１層配
線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工
程までは、図１〜６を参照しながら説明した実施の形態
１の場合と同様であるためその説明を省略する。
【０１６０】次いで、図２７に示すように、銅の拡散や
酸化防止膜として例えば窒化シリコン膜４０１をＣＶＤ
法により堆積する。この窒化シリコン膜の膜厚は、２０
ｎｍ以下とする。これは、実施の形態１で詳細に説明し
たように、誘電率の大きい窒化シリコン膜の膜厚をでき
るだけ小さくして、配線間に存在する絶縁膜の実効的な
誘電率を低減するためである。
【０１６１】次いで、窒化シリコン膜４０１上に、絶縁
膜として例えばＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４
ｃをＣＶＤ法により順次堆積する。次いで、ＴＥＯＳ膜
２４ｃ上に、絶縁膜として例えば、芳香族ポリマー材料
を用いた低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃを
順次形成する。これらの４層の膜（２４ｂ、２４ｃ、２
６ｂ、２６ｃ）の性質や形状は、実施の形態１において
詳細に説明した通りである。
【０１６２】これらの４層の膜（２４ｂ、２４ｃ、２６
ｂ、２６ｃ）のうち、ＳｉＯＣ膜２４ｂおよび窒化シリ
コン膜４０１中には、第１層配線Ｍ１と第２層配線Ｍ２
とを接続するプラグ（接続部）Ｐ２を形成するためのコ
ンタクトホールＣ２が形成され、ＴＥＯＳ膜２４ｃ、低
誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃ中には、配線
溝ＨＭ２が形成される。
【０１６３】次いで、実施の形態１と同様に、ＴＥＯＳ
膜２６ｃ上に、例えば第２層配線形成領域が開口したハ
ードマスク（図示せず）を形成し、さらに、ハードマス
ク上に、第１層配線と第２層配線との接続領域が開口し
たレジスト膜（図示せず）を形成する。
【０１６４】次いで、レジスト膜をマスクに、絶縁膜２
６および絶縁膜２４のうちＴＥＯＳ膜２４ｃおよびＳｉ
ＯＣ膜２４ｂを除去することによりコンタクトホールＣ
２を形成する。次いで、レジスト膜を除去した後、ハー
ドマスクをマスクに、絶縁膜２６（２６ｂおよび２６
ｃ）およびＴＥＯＳ膜２４ｃを除去することにより配線
溝ＨＭ２を形成する。なお、配線溝ＨＭ２を形成した
後、コンタクトホールＣ２を形成してもよい。
【０１６５】次いで、コンタクトホールＣ２の底部に露
出している窒化シリコン膜４０１およびその下層のタン
グステン膜ＣＭ１を例えばドライエッチング法を用いて
除去し、銅膜Ｍ１ｃを露出させる。
【０１６６】次いで、第２層配線Ｍ２およびプラグ（接
続部）Ｐ２を形成するのであるが、以降の工程は、実施
の形態１と同様であるため、概略のみを述べる。
【０１６７】即ち、実施の形態１と同様に、配線溝ＨＭ
２およびコンタクトホールＣ２の内部を含むＴＥＯＳ膜
２６ｃ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁
において５ｎｍ程度、配線溝ＨＭ２の底部において３０
ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ
程度、コンタクトホールＣ２の底部において２０ｎｍ程
度の膜厚となるよう堆積する。
【０１６８】次いで、実施の形態１と同様に、コンタク
トホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メ
ッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した
後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２
ｃを形成する。次に、還元雰囲気下において基板１にア
ニール（熱処理）を施した後、配線溝ＨＭ２およびコン
タクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよび
バリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバッ
ク法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２
ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２およ
び第１層配線Ｍ１と第２層配線を接続するプラグ（接続
部）Ｐ２を形成する。
【０１６９】次に、実施の形態１と同様に、第２層配線
Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成
長させることにより、タングステン膜ＣＭ２を形成す
る。次いで、タングステン膜ＣＭ２上に、さらに銅の拡
散や酸化防止膜として例えば窒化シリコン膜４０２をＣ
ＶＤ法により堆積する。この窒化シリコン膜の膜厚も、
２０ｎｍ以下とする。
【０１７０】この後、図２７に示すように、窒化シリコ
ン膜４０２上に、絶縁膜として例えばＳｉＯＣ膜２８ｂ
およびＴＥＯＳ膜２８ｃをＣＶＤ法により順次堆積す
る。これらの膜は、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜
２４ｃと同様に形成する。さらに、ＴＥＯＳ膜２８ｃ上
に、絶縁膜として例えば、芳香族ポリマー材料を用いた
低誘電絶縁膜３０ｂおよびＴＥＯＳ膜（図示せず）を順
次形成する。これらの膜は、低誘電絶縁膜２２ｂおよび
ＴＥＯＳ膜２２ｃと同様に形成する。
【０１７１】次いで、これらの絶縁膜中に、配線溝ＨＭ
２およびコンタクトホールＣ２と同様に、配線溝および
コンタクトホールを形成するのであるが、これらの図示
は省略する。
【０１７２】このように本実施の形態によれば、タング
ステン膜ＣＭ１、ＣＭ２上にさらに、薄い窒化シリコン
膜４０１、４０２を形成したので、銅の拡散や酸化の防
止を強化することができる。また、この窒化シリコン膜
４０１、４０２の膜厚を２０ｎｍ以下とすることで、配
線間に存在する絶縁膜の実効的な誘電率を低減すること
ができる。
【０１７３】また、第１層配線Ｍ１とプラグＰ２との間
のタングステン膜ＣＭ１およびバリア膜ＰＭ２ａを除去
したので、第１層配線Ｍ１とプラグＰ２との接触抵抗の
低減を図ることができ、また、エレクトロマイグレーシ
ョン特性を向上させることができる等の実施の形態１で
説明した効果を得ることができる。
【０１７４】（実施の形態５）実施の形態１において
は、配線Ｍ１、Ｍ２が埋め込まれる絶縁膜の最上層をＴ
ＥＯＳ膜２２ｃ、２６ｃとしたが、これを窒化シリコン
膜としてもよい。また、これを窒化シリコン膜に対して
比較的誘電率が低いバリア絶縁膜であるＴＭＳ膜、Ｓｉ
Ｃ膜もしくはＳｉＣＮ膜等としてもよい。これらの膜の
形成方法として、例えば、トリメトキシシランと一酸化
二窒素（Ｎ2Ｏ）を用いたＣＶＤ法により低誘電絶縁膜
を形成することができる。この場合の膜組成は、主にＳ
ｉＯＮである（この膜をＴＭＳ膜という）。あるいは、
トリメチルシランを用いてＳｉＣ膜を形成したり、トリ
メチルシランとアンモニアを用いてＳｉＣＮ膜を形成す
ることもできる。
【０１７５】すなわち、実施の形態１におけるＴＥＯＳ
膜２２ｃ、２６ｃを、窒化シリコン膜、ＳｉＯＮ膜、Ｔ
ＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜等のバリア絶縁膜
５０１、５０２にしたのが本実施の形態５である。
【０１７６】図２８は、本発明の実施の形態５である半
導体装置の製造方法を示す基板の要部断面図である。
【０１７７】以下に、本発明の実施の形態である半導体
装置をその製造方法に従って説明する。なお、酸化シリ
コン膜２０およびこの膜中に埋め込まれたプラグＰ１の
形成工程までは、図１を参照しながら説明した実施の形
態１の場合と同様であるためその説明を省略する。
【０１７８】次いで、図２８に示すように、酸化シリコ
ン膜２０およびプラグＰ１上に、実施の形態１と同様
に、絶縁膜として例えばＴＥＯＳ膜２２ａを形成し、次
いで、ＴＥＯＳ膜２２ａ上に、低誘電絶縁膜２２ｂを塗
布し、熱処理を施す。なお、低誘電絶縁膜を、ＣＶＤ法
により形成することもできる。
【０１７９】次いで、低誘電絶縁膜２２ｂ上に、銅の拡
散や酸化の防止膜として例えば窒化シリコン膜、ＳｉＯ
Ｎ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜等のバリ
ア絶縁膜５０１をＣＶＤ法により形成する。
【０１８０】このように、低誘電絶縁膜２２ｂをＣＶＤ
法で形成された膜（２２ａ、５０１）で挟み込むのは、
これらの積層膜の機械的強度を確保するためである。ま
た、これらＴＥＯＳ膜２２ａ、低誘電絶縁膜２２ｂおよ
び窒化シリコン膜等のバリア絶縁膜５０１の３層の絶縁
膜（２２）中に配線溝ＨＭ１が形成される。
【０１８１】次いで、第１層配線形成予定領域の絶縁膜
２２（２２ａ、２２ｂ、５０１）をフォトリソグラフィ
ーおよびドライエッチング技術を用いて除去することに
より配線溝ＨＭ１を形成する。この配線溝ＨＭ１の深さ
は、例えば０．２５μｍで、幅は、例えば０．１８μｍ
である。
【０１８２】次に、配線溝ＨＭ１内を含む絶縁膜２２上
に、実施の形態１と同様に、バリア膜Ｍ１ａを例えばス
パッタ法により堆積し、バリア膜Ｍ１ａ上に、電界メッ
キ用のシード膜として薄い銅膜Ｍ１ｂを例えばイオン化
スパッタ法を用いて形成する。次いで、例えば電界メッ
キ法により、銅膜Ｍ１ｂ上に銅膜Ｍ１ｃを形成する。こ
の際、配線溝ＨＭ１を埋め込むように銅膜Ｍ１ｃを形成
する。
【０１８３】次に、還元雰囲気下において基板１にアニ
ール（熱処理）を施した後、配線溝ＨＭ１外部の銅膜Ｍ
１ｃ、Ｍ１ｂおよびバリア膜Ｍ１ａを例えばＣＭＰ法も
しくはエッチバック法を用いて除去することにより銅膜
Ｍ１ｃ、Ｍ１ｂおよびバリア膜Ｍ１ａから成る第１層配
線Ｍ１を形成する。この際、第１層配線Ｍ１の形成領域
以外の領域には、窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ
膜、ＳｉＣ膜もしくはＳｉＣＮ膜である５０１が露出し
ている。この後、さらに、還元雰囲気下において基板１
にアニール（熱処理）を施す。
【０１８４】次に、実施の形態１と同様に、第１層配線
Ｍ１上にキャップ導電性膜として例えばタングステン
（Ｗ）を選択成長もしくは優先成長させることにより、
第１層配線Ｍ１上に２〜２０ｎｍ程度のタングステン膜
ＣＭ１を形成する。なお、タングステン膜ＣＭ１の成膜
に先立ち、洗浄や水素処理を行ってもよい。また、タン
グステン膜ＣＭ１形成後に、洗浄を行ってもよい。
【０１８５】次いで、窒化シリコン膜、ＳｉＯＮ膜、Ｔ
ＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜であるバリア絶縁
膜５０１およびタングステン膜ＣＭ１上に、絶縁膜とし
て例えばＴＥＯＳ膜２４ａ、ＳｉＯＣ膜２４ｂおよびＴ
ＥＯＳ膜２４ｃをＣＶＤ法により順次堆積する。次い
で、ＴＥＯＳ膜２４ｃ上に、絶縁膜として例えば芳香族
ポリマー材料を用いた低誘電絶縁膜２６ｂを形成し、さ
らに、その上部に窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ
膜、ＳｉＣ膜もしくはＳｉＣＮ膜であるバリア絶縁膜５
０１と同様に窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ膜、
ＳｉＣ膜もしくはＳｉＣＮ膜であるバリア絶縁膜５０２
を形成する。これらの膜のうち、２４ａ、２４ｂ、２４
ｃおよび２６ｂの性質や形状は、実施の形態１において
詳細に説明した通りである。
【０１８６】これらの５層の膜（２４ａ、２４ｂ、２４
ｃ、２６ｂ、５０２）のうち、ＴＥＯＳ膜２４ａおよび
ＳｉＯＣ膜２４ｂ中には、第１層配線Ｍ１と第２層配線
Ｍ２とを接続するプラグ（接続部）Ｐ２を形成するため
のコンタクトホールＣ２が形成され、ＴＥＯＳ膜２４
ｃ、低誘電絶縁膜２６ｂおよび窒化シリコン膜５０２中
には、配線溝ＨＭ２が形成される。
【０１８７】次いで、実施の形態１と同様に、バリア絶
縁膜５０２上に、例えば第２層配線形成領域が開口した
ハードマスク（図示せず）を形成し、さらに、ハードマ
スク上に、第１層配線と第２層配線との接続領域が開口
したレジスト膜（図示せず）を形成する。
【０１８８】次いで、レジスト膜をマスクに、絶縁膜２
６（５０２および２６ｂ）およびＴＥＯＳ膜２４ｃおよ
びＳｉＯＣ膜２４ｂを除去することによりコンタクトホ
ールＣ２を形成する。次いで、レジスト膜を除去した
後、ハードマスクをマスクに、絶縁膜２６（５０２およ
び２６ｂ）およびＴＥＯＳ膜２４ｃを除去することによ
り配線溝ＨＭ２を形成するとともに、コンタクトホール
Ｃ２の底部のＴＥＯＳ膜２４ａを除去する。なお、配線
溝ＨＭ２を形成した後、コンタクトホールＣ２を形成し
てもよい。
【０１８９】次いで、コンタクトホールＣ２の底部に露
出しているタングステン膜ＣＭ１を例えばドライエッチ
ング法を用いて除去し、銅膜Ｍ１ｃを露出させる。
【０１９０】次いで、第２層配線Ｍ２およびプラグ（接
続部）Ｐ２を形成するのであるが、以降の工程は、実施
の形態１と同様であるため、概略のみを述べる。
【０１９１】即ち、実施の形態１と同様に、配線溝ＨＭ
２およびコンタクトホールＣ２の内部を含む窒化シリコ
ン膜、ＳｉＯＮ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣ
Ｎ膜であるバリア絶縁膜５０２上に、バリア膜ＰＭ２ａ
を、配線溝ＨＭ２の側壁において５ｎｍ程度、配線溝Ｈ
Ｍ２の底部において３０ｎｍ程度、コンタクトホールＣ
２の側壁において３ｎｍ程度、コンタクトホールＣ２の
底部において２０ｎｍ程度の膜厚となるよう堆積する。
【０１９２】次いで、実施の形態１と同様に、コンタク
トホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メ
ッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した
後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２
ｃを形成する。次に、還元雰囲気下において基板１にア
ニール（熱処理）を施した後、配線溝ＨＭ２およびコン
タクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよび
バリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバッ
ク法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２
ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２およ
び第１層配線Ｍ１と第２層配線を接続するプラグ（接続
部）Ｐ２を形成する。
【０１９３】次に、実施の形態１と同様に、第２層配線
Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成
長させることにより、タングステン膜ＣＭ２を形成す
る。
【０１９４】この後、図２８に示すように、バリア絶縁
膜５０２およびタングステン膜ＣＭ２上に、絶縁膜とし
て例えばＴＥＯＳ膜２８ａ、ＳｉＯＣ膜２８ｂおよびＴ
ＥＯＳ膜２８ｃをＣＶＤ法により順次堆積する。これら
の膜は、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ａ、２
４ｃと同様に形成する。さらに、ＴＥＯＳ膜２８ｃ上
に、絶縁膜として例えば、芳香族ポリマー材料を用いた
低誘電絶縁膜３０ｂおよび窒化シリコン膜、ＳｉＯＮ
膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜（図示せ
ず）を順次形成する。これらの膜は、低誘電絶縁膜２２
ｂおよび窒化シリコン膜、ＳｉＯＮ膜、ＴＭＳ膜、Ｓｉ
Ｃ膜もしくはＳｉＣＮ膜であるバリア絶縁膜５０２と同
様に形成する。
【０１９５】次いで、前記５層の絶縁膜中に、配線溝Ｈ
Ｍ２およびコンタクトホールＣ２と同様に、配線溝およ
びコンタクトホールを形成するのであるが、これらの図
示は省略する。
【０１９６】このように本実施の形態によれば、配線Ｍ
１、Ｍ２が埋め込まれる絶縁膜の最上層を窒化シリコン
膜、ＳｉＯＮ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ
膜等のバリア絶縁膜５０１、５０２としたので、例え
ば、コンタクトホールＣ２の形成時において、マスクず
れが生じ、コンタクトホールＣ２（プラグＰ２）のパタ
ーンが、第１層配線Ｍ１上を越えて窒化シリコン膜５０
１上に至ったとしても、このバリア絶縁膜５０１によっ
て、プラグＰ２を構成する銅膜から銅が拡散することを
防止でき、また、銅膜と酸化シリコン膜（低誘電絶縁膜
２２ｂ）とが接することによる銅膜の酸化を防止するこ
とができる。なお、配線間に存在する絶縁膜の実効的な
誘電率を低減するため、バリア絶縁膜の膜厚は、できる
だけ小さい方が好ましい。
【０１９７】すなわち、図２８に示すように、配線の高
密度化、高集積化のため第１層配線Ｍ１の配線幅とコン
タクトホールＣ２の径とを等しくなるように設計した場
合は、第１層配線Ｍ１とコンタクトホールＣ２との間で
合わせ余裕によるマスクの合わせずれが生じるが、この
合わせずれが生じた場合においても、コンタクトホール
Ｃ２の底部にはバリア絶縁膜５０１が形成されているの
で、プラグＰ２を構成する銅膜から銅がコンタクトホー
ルＣ２の底部を介して絶縁膜２２ｂへ拡散することを防
止することができる。
【０１９８】このように、合わせずれが生じた場合にお
いても、コンタクトホールＣ２の底部において銅の拡散
のバリア性を確保できるので、第１層配線Ｍ１の配線幅
とコンタクトホールＣ２の径とを等しくなるように設計
でき、配線の信頼性を確保したまま配線の高密度化、高
集積化を図ることができる。
【０１９９】また、第１層配線Ｍ１とプラグＰ２との間
のタングステン膜ＣＭ１およびバリア膜ＰＭ２ａを除去
したので、第１層配線Ｍ１とプラグＰ２との接触抵抗の
低減を図ることができ、また、エレクトロマイグレーシ
ョン特性を向上させることができる等の実施の形態１で
説明した効果を得ることができる。
【０２００】（実施の形態６）実施の形態１において
は、コンタクトホールＣ２底部のバリア膜ＰＭ２ａを除
去した後、銅膜ＰＭ２ｂ、ＰＭ２ｃを形成したが、コン
タクトホールＣ２底部のバリア膜ＰＭ２ａを除去せず、
第２層配線Ｍ２とプラグＰ２との間に残存させてもよ
い。図２９および図３０は、本発明の実施の形態６であ
る半導体装置の製造方法を示す基板の要部断面図であ
る。
【０２０１】以下に、本発明の実施の形態である半導体
装置をその製造方法に従って説明する。なお、第１層配
線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工
程までは、図１〜６を参照しながら説明した実施の形態
１の場合と同様であるためその説明を省略する。なお、
以下に示す図２９中においては、酸化シリコン膜２０中
のプラグＰ１が省略されている（図３０〜図３２につい
ても同じ）。
【０２０２】次いで、図２９に示すように、基板１（タ
ングステン膜ＣＭ１）上に、絶縁膜として例えばＴＥＯ
Ｓ膜２４ａ、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃ
をＣＶＤ法により順次堆積する。次いで、ＴＥＯＳ膜２
４ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を
用いた低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃを順
次形成する。これらの５層の膜（２４ａ、２４ｂ、２４
ｃ、２６ｂ、２６ｃ）の性質や形状は、実施の形態１に
おいて詳細に説明した通りである。
【０２０３】これらの５層の膜（２４ａ、２４ｂ、２４
ｃ、２６ｂ、２６ｃ）のうち、ＳｉＯＣ膜２４ｂおよび
ＴＥＯＳ膜２４ａには、第１層配線Ｍ１と第２層配線Ｍ
２とを接続するプラグ（接続部）Ｐ２を形成するための
コンタクトホールＣ２が形成され、ＴＥＯＳ膜２４ｃ、
２６ｃおよび低誘電絶縁膜２６ｂ中には、配線溝ＨＭ２
が形成される。
【０２０４】次いで、実施の形態１と同様に、ＴＥＯＳ
膜２６ｃ上に、例えば第２層配線形成領域が開口したハ
ードマスク（図９と同様）を形成し、さらに、ハードマ
スク上に、第１層配線と第２層配線との接続領域が開口
したレジスト膜（図１０と同様）を形成する。
【０２０５】次いで、レジスト膜をマスクに、ＴＥＯＳ
膜２６ｃ、低誘電絶縁膜２６ｂおよび絶縁膜２４のう
ち、ＴＥＯＳ膜２４ｃ、２４ａおよびＳｉＯＣ膜２４ｂ
を除去することによりコンタクトホールＣ２を形成する
（図１０と同様）。次いで、レジスト膜を除去した後、
ハードマスクをマスクに、ＴＥＯＳ膜２６ｃ、２４ｃお
よび低誘電絶縁膜２６ｂを除去することにより配線溝Ｈ
Ｍ２を形成する（図１１と同様）。なお、配線溝ＨＭ２
を形成した後、コンタクトホールＣ２を形成してもよ
い。
【０２０６】次いで、コンタクトホールＣ２の底部に露
出しているタングステン膜ＣＭ１を例えばドライエッチ
ング法を用いて除去し、銅膜Ｍ１ｃを露出させる（図１
２と同様）。なお、タングステン膜ＣＭ１を完全に除去
してもよいが、例えば、コンタクトホール底部に不連続
なタングステン膜を残存させてもよい。
【０２０７】次いで、実施の形態１と同様に、配線溝Ｈ
Ｍ２およびコンタクトホールＣ２の内部を含むＴＥＯＳ
膜２６ｃ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側
壁において５ｎｍ程度、配線溝ＨＭ２の底部において３
０ｎｍ程度、コンタクトホールＣ２の側壁において３ｎ
ｍ程度、コンタクトホールＣ２の底部において２０ｎｍ
程度の膜厚となるよう堆積する。
【０２０８】次に、実施の形態１と同様に、バリア膜Ｐ
Ｍ２ａ上に、電界メッキ用のシード膜として薄い銅膜Ｐ
Ｍ２ｂを堆積した後、電界メッキ法により、銅膜ＰＭ２
ｂ上に銅膜ＰＭ２ｃを形成する。次に、還元雰囲気下に
おいて基板１にアニール（熱処理）を施した後、配線溝
ＨＭ２およびコンタクトホールＣ２外部の銅膜ＰＭ２
ｃ、ＰＭ２ｂおよびバリア膜ＰＭ２ａを例えばＣＭＰ法
もしくはエッチバック法を用いて除去することにより銅
膜ＰＭ２ｂ、ＰＭ２ｃおよびバリア膜ＰＭ２ａから成る
第２層配線Ｍ２および第１層配線Ｍ１と第２層配線を接
続するプラグ（接続部）Ｐ２を形成する。
【０２０９】次に、実施の形態１と同様に、第２層配線
Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成
長させることにより、タングステン膜ＣＭ２を形成す
る。
【０２１０】この後、図２９に示すように、ＴＥＯＳ膜
２６ｃおよびタングステン膜ＣＭ２上に、絶縁膜として
例えばＴＥＯＳ膜２８ａ等の絶縁膜を堆積する。
【０２１１】このように、第１層配線Ｍ１とプラグ（接
続部）Ｐ２の接続部分であるコンタクトホールＣ２の底
部において、コンタクトホールＣ２の底部のバリア膜Ｐ
Ｍ２ａ又はタングステン膜ＣＭ１のうち、コンタクトホ
ールＣ２の底部のバリア膜ＰＭ２ａが形成されていな
い。すなわち、コンタクトホールＣ２の底部のタングス
テン膜ＣＭ１のみが除去され、コンタクトホールＣ２の
底部のバリア膜ＰＭ２ａを除去する工程を削除できるの
で、実施の形態１に比べて製造工程を低減することがで
きる。
【０２１２】また、本実施の形態によれば、第１層配線
Ｍ１とプラグＰ２との間のタングステン膜ＣＭ１を除去
したので、第１層配線Ｍ１とプラグＰ２との接触抵抗の
低減を図ることができる。なお、第１層配線Ｍ１とプラ
グＰ２との間にバリア膜ＰＭ２ａが介在するので、その
効果は低減され得るが、エレクトロマイグレーション特
性の向上等の実施の形態１で説明した効果を得ることが
できる。なお、バリア膜ＰＭ２ａの表面をエッチングす
ることにより、その膜厚を小さくした後、銅膜ＰＭ２ｂ
を堆積してもよい。
【０２１３】次に、本実施の形態６を、配線の高密度
化、高集積化のため第１層配線Ｍ１の配線幅とコンタク
トホールＣ２の径とを等しくなるように設計した場合に
適用した例を図３７を用いて説明する。図３７に示すよ
うに、配線の高密度化、高集積化のため第１層配線Ｍ１
の配線幅とコンタクトホールＣ２の径とを等しくなるよ
うに設計した場合は、コンタクトホールＣ２の形成時に
おいて、合わせずれによりマスクずれが生じ、コンタク
トホールＣ２のパターンが、第１層配線Ｍ１上を越えて
低誘電絶縁膜２２ｃ上にかかるように形成されるが、コ
ンタクトホールＣ２側壁および底部にバリア膜ＰＭ２ａ
が形成されているので、コンタクトホールＣ２底部にお
いてプラグＰ２を構成する銅膜から銅が絶縁膜２２ｃへ
拡散することを防止できる。また、銅膜と酸化シリコン
膜（ＴＥＯＳ膜２２ｃ）とが接することによる銅膜の酸
化を防止することができる。
【０２１４】すなわち、合わせずれが生じた場合におい
ても、コンタクトホールＣ２の底部において銅の拡散の
バリア性を確保できるので、第１層配線Ｍ１の配線幅と
コンタクトホールＣ２の径とを等しくなるように設計で
き、配線の信頼性を確保したまま配線の高密度化、高集
積化を図ることができる。また、コンタクトホールＣ２
の底部のバリア膜ＰＭ２ａを除去する工程を削除できる
ので、実施の形態１に比べて製造工程を低減することが
できる。
【０２１５】また、図３０に示すように、第１層配線Ｍ
１とプラグＰ２との間に介在するバリア膜ＰＭ２ａを不
連続な膜としてもよい。
【０２１６】すなわち、バリア膜ＰＭ２ａは、コンタク
トホールＣ２の底部において、底面全面に一様に形成さ
れているのではなく、部分的に形成されおり、形成され
ていない部分では銅膜Ｍ１ｃ,Ｍ１ｂと銅膜ＰＭ２ｂ,
ＰＭ２ｃとが直接接触するように不連続な膜として構成
される。
【０２１７】このように、第１層配線Ｍ１とプラグ（接
続部）Ｐ２の接続部分であるコンタクトホールＣ２の底
部において、銅膜の拡散防止用のバリア材が不連続な膜
として構成されている。
【０２１８】このような不連続な膜を形成する方法とし
ては、例えば配線溝ＨＭ２およびコンタクトホールＣ２
の内部を含むＴＥＯＳ膜２６ｃ上に、バリア膜ＰＭ２ａ
を形成する際、コンタクトホールＣ２の底部においてご
く薄い膜厚のバリア膜が形成されるよう成膜条件を制御
する方法がある。
【０２１９】また、例えば、前述のように、配線溝ＨＭ
２およびコンタクトホールＣ２の内部を含むＴＥＯＳ膜
２６ｃ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁
において５ｎｍ程度、配線溝ＨＭ２の底部において３０
ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ
程度、コンタクトホールＣ２の底部において２０ｎｍ程
度の膜厚となるよう堆積した後、コンタクトホールＣ２
底部のバリア膜ＰＭ２ａを除去する際、かかる部位のバ
リア膜が完全には除去されないよう、エッチング条件を
制御する方法がある。
【０２２０】このように、第１層配線Ｍ１とプラグＰ２
との間に介在するバリア膜ＰＭ２ａを不連続な膜とすれ
ば、さらに、第１層配線Ｍ１とプラグＰ２との接触抵抗
の低減を図ることができる。また、バリア膜ＰＭ２ａの
不連続部を介し、銅の移動が可能となりエレクトロマイ
グレーション特性の向上等の実施の形態１で説明した効
果を得ることができる。
【０２２１】（実施の形態７）実施の形態１において
は、コンタクトホールＣ２底部のタングステン膜ＣＭ１
を除去した後、銅膜ＰＭ２ｂ、ＰＭ２ｃを形成したが、
コンタクトホールＣ２底部のタングステン膜ＣＭ１を除
去せず、第２層配線Ｍ２とプラグＰ２との間に残存させ
てもよい。図３１は、本発明の実施の形態７である半導
体装置の製造方法を示す基板の要部断面図である。
【０２２２】以下に、本発明の実施の形態である半導体
装置をその製造方法に従って説明する。なお、第１層配
線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工
程までは、図１〜６を参照しながら説明した実施の形態
１の場合と同様であるためその説明を省略する。
【０２２３】次いで、図３１に示すように、基板１（タ
ングステン膜ＣＭ１）上に、絶縁膜として例えばＴＥＯ
Ｓ膜２４ａ、ＳｉＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃ
をＣＶＤ法により順次堆積する。次いで、ＴＥＯＳ膜２
４ｃ上に、絶縁膜として例えば、芳香族ポリマー材料を
用いた低誘電絶縁膜２６ｂおよびＴＥＯＳ膜２６ｃを順
次形成する。これらの５層の膜（２４ａ、２４ｂ、２４
ｃ、２６ｂ、２６ｃ）の性質や形状は、実施の形態１に
おいて詳細に説明した通りである。
【０２２４】これらの５層の膜（２４ａ、２４ｂ、２４
ｃ、２６ｂ、２６ｃ）のうち、ＳｉＯＣ膜２４ｂおよび
ＴＥＯＳ膜２４ａには、第１層配線Ｍ１と第２層配線Ｍ
２とを接続するプラグ（接続部）Ｐ２を形成するための
コンタクトホールＣ２が形成され、ＴＥＯＳ膜２４ｃ、
２６ｃおよび低誘電絶縁膜２６ｂ中には、配線溝ＨＭ２
が形成される。
【０２２５】次いで、実施の形態１と同様に、ＴＥＯＳ
膜２６ｃ上に、例えば第２層配線形成領域が開口したハ
ードマスク（図９と同様）を形成し、さらに、ハードマ
スク上に、第１層配線と第２層配線との接続領域が開口
したレジスト膜（図１０と同様）を形成する。
【０２２６】次いで、レジスト膜をマスクに、ＴＥＯＳ
膜２６ｃ、低誘電絶縁膜２６ｂ、ＴＥＯＳ膜２４ｃ、２
４ａおよびＳｉＯＣ膜２４ｂを除去することによりコン
タクトホールＣ２を形成する（図１０と同様）。次い
で、レジスト膜を除去した後、ハードマスクをマスク
に、ＴＥＯＳ膜２６ｃ、２４ｃおよび低誘電絶縁膜２６
ｂを除去することにより配線溝ＨＭ２を形成する。な
お、配線溝ＨＭ２を形成した後、コンタクトホールＣ２
を形成してもよい（図１１と同様）。次にハードマスク
ＭＫを除去し、コンタクトホールＣ２の底部には、タン
グステン膜ＣＭ１が露出している状態で、第２層配線Ｍ
２およびプラグ（接続部）Ｐ２を形成するのであるが、
以降の工程は、実施の形態１と同様であるため、概略の
みを述べる。
【０２２７】即ち、実施の形態１と同様に、配線溝ＨＭ
２およびタングステン膜ＣＭ１が露出しているコンタク
トホールＣ２の内部を含むＴＥＯＳ膜２６ｃ上に、バリ
ア膜ＰＭ２ａを、配線溝ＨＭ２の側壁において５ｎｍ程
度、配線溝ＨＭ２の底部において３０ｎｍ程度、コンタ
クトホールＣ２の側壁において３ｎｍ程度、コンタクト
ホールＣ２の底部において２０ｎｍ程度の膜厚となるよ
う堆積する。
【０２２８】次いで、実施の形態１と同様に、コンタク
トホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メ
ッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した
後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２
ｃを形成する。次に、還元雰囲気下において基板１にア
ニール（熱処理）を施した後、配線溝ＨＭ２およびコン
タクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよび
バリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバッ
ク法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２
ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２およ
び第１層配線Ｍ１と第２層配線を接続するプラグ（接続
部）Ｐ２を形成する。
【０２２９】次に、実施の形態１と同様に、第２層配線
Ｍ２上にタングステン（Ｗ）を選択成長もしくは優先成
長させることにより、タングステン膜ＣＭ２を形成す
る。
【０２３０】この後、図３１に示すように、ＴＥＯＳ膜
２６ｃおよびタングステン膜ＣＭ２上に、絶縁膜として
例えばＴＥＯＳ膜２８ａ等の絶縁膜を堆積する。
【０２３１】このように本実施の形態によれば、第１層
配線Ｍ１とプラグＰ２との間のバリア膜ＰＭ２ａを除去
したので、第１層配線Ｍ１とプラグＰ２との接触抵抗の
低減を図ることができる。なお、第１層配線Ｍ１とプラ
グＰ２との間にタングステン膜ＣＭ１が介在するので、
その効果は低減され得るが、エレクトロマイグレーショ
ン特性の向上等の実施の形態１で説明した効果を得るこ
とができる。
【０２３２】このように、第１層配線Ｍ１とプラグ（接
続部）Ｐ２の接続部分であるコンタクトホールＣ２の底
部において、コンタクトホールＣ２の底部のバリア膜Ｐ
Ｍ２ａ又はタングステン膜ＣＭ１のうち、コンタクトホ
ールＣ２の底部のバリア膜ＰＭ２ａが形成されていな
い。すなわち、コンタクトホールＣ２の底部のバリア膜
ＰＭ２ａのみが除去され、コンタクトホールＣ２の底部
のタングステン膜ＣＭ１を除去する工程を削除できるの
で、実施の形態１に比べて製造工程を低減することがで
きる。
【０２３３】次に、本実施の形態７を、配線の高密度
化、高集積化のため第１層配線Ｍ１の配線幅とコンタク
トホールＣ２の径とを等しくなるように設計した場合に
適用した例を図３８を用いて説明する。図３８に示すよ
うに絶縁膜２２は、実施の形態５と同様に構成される。
すなわち、図３８に示すように、実施の形態５と同様に
酸化シリコン膜２０およびプラグＰ１上に、実施の形態
１と同様に、絶縁膜として例えばＴＥＯＳ膜２２ａを形
成し、次いで、ＴＥＯＳ膜２２ａ上に低誘電絶縁膜２２
ｂを塗布し、熱処理を施す。なお、低誘電絶縁膜を、Ｃ
ＶＤ法により形成することもできる。
【０２３４】次いで、低誘電絶縁膜２２ｂ上に、銅の拡
散や酸化の防止膜として例えば窒化シリコン膜、ＳｉＯ
Ｎ膜、ＴＭＳ膜、ＳｉＣ膜もしくはＳｉＣＮ膜等のバリ
ア絶縁膜５０１をＣＶＤ法により形成する。
【０２３５】以後の製造工程は上述した本実施の形態７
において図３１を参照しながら説明した製造工程と同様
であるため省略する。
【０２３６】このように、配線Ｍ１が埋め込まれる絶縁
膜の最上層をバリア絶縁膜５０１としたので、例えば、
コンタクトホールＣ２の形成時において、マスクずれが
生じ、コンタクトホールＣ２のパターンが、第１層配線
Ｍ１上を越えてバリア絶縁膜５０１上に至ったとして
も、コンタクトホールＣ２の底部のバリア絶縁膜５０１
によって、プラグＰ２を構成する銅膜から銅が絶縁膜２
２ｂへ拡散することを防止でき、また、銅膜と酸化シリ
コン膜（低誘電絶縁膜２２ｂ）とが接することによる銅
膜の酸化を防止することができる。なお、配線間に存在
する絶縁膜の実効的な誘電率を低減するため、窒化シリ
コン膜の膜厚は、できるだけ小さいほうが好ましい。
【０２３７】すなわち、合わせずれが生じた場合におい
ても、コンタクトホールＣ２の底部において銅の拡散の
バリア性を確保できるので、第１層配線Ｍ１の配線幅と
コンタクトホールＣ２の径とを等しくなるように設計で
き、配線の信頼性を確保したまま配線の高密度化、高集
積化を図ることができる。また、コンタクトホールＣ２
の底部のタングステン膜ＣＭ１を除去する工程を削除で
きるので、実施の形態１に比べて製造工程を低減するこ
とができる。
【０２３８】（実施の形態８）実施の形態１において
は、配線Ｍ１、Ｍ２等上にキャップ導電性膜として単層
のタングステン膜ＣＭ１、ＣＭ２等を形成したが、この
キャップ導電性膜を積層膜としてもよい。図３２は、本
発明の実施の形態８である半導体装置の製造方法を示す
基板の要部断面図である。
【０２３９】以下に、本発明の実施の形態である半導体
装置をその製造方法に従って説明する。なお、第１層配
線Ｍ１およびその上部のタングステン膜ＣＭ１の形成工
程までは、図１〜６を参照しながら説明した実施の形態
１の場合と同様であるためその説明を省略する。
【０２４０】次いで、図３２に示すように、窒素雰囲気
で処理することによりタングステン膜ＣＭ１を窒化タン
グステン膜ＣＭ１ａとした後、窒化タングステン膜ＣＭ
１ａ上に実施の形態１と同様に、タングステン（Ｗ）を
選択成長もしくは優先成長させることにより、タングス
テン膜ＣＭ１ｂを形成する。この窒化タングステン膜Ｃ
Ｍ１ａとタングステン膜ＣＭ１ｂとでキャップ導電性膜
８０１を構成する。
【０２４１】次いで、基板１（タングステン膜ＣＭ１
ｂ）上に、絶縁膜として例えばＴＥＯＳ膜２４ａ、Ｓｉ
ＯＣ膜２４ｂおよびＴＥＯＳ膜２４ｃをＣＶＤ法により
順次堆積する。次いで、ＴＥＯＳ膜２４ｃ上に、絶縁膜
として例えば、芳香族ポリマー材料を用いた低誘電絶縁
膜２６ｂおよびＴＥＯＳ膜２６ｃを順次形成する。これ
らの５層の膜（２４ａ、２４ｂ、２４ｃ、２６ｂ、２６
ｃ）の性質や形状は、実施の形態１において詳細に説明
した通りである。
【０２４２】これらの５層の膜（２４ａ、２４ｂ、２４
ｃ、２６ｂ、２６ｃ）のうち、ＳｉＯＣ膜２４ｂおよび
ＴＥＯＳ膜２４ａには、第１層配線Ｍ１と第２層配線Ｍ
２とを接続するプラグ（接続部）Ｐ２を形成するための
コンタクトホールＣ２が形成され、ＴＥＯＳ膜２４ｃ、
２６ｃおよび低誘電絶縁膜２６ｂ中には、配線溝ＨＭ２
が形成される。
【０２４３】次いで、実施の形態１と同様に、ＴＥＯＳ
膜２６ｃ上に、例えば第２層配線形成領域が開口したハ
ードマスク（図示せず）を形成し、さらに、ハードマス
ク上に、第１層配線と第２層配線との接続領域が開口し
たレジスト膜（図示せず）を形成する。
【０２４４】次いで、レジスト膜をマスクに、ＴＥＯＳ
膜２６ｃ、低誘電絶縁膜２６ｂ、ＴＥＯＳ膜２４ｃ、２
４ａおよびＳｉＯＣ膜２４ｂを除去することによりコン
タクトホールＣ２を形成する。次いで、レジスト膜を除
去した後、ハードマスクをマスクに、ＴＥＯＳ膜２６
ｃ、２４ｃおよび低誘電絶縁膜２６ｂを除去することに
より配線溝ＨＭ２を形成する。なお、配線溝ＨＭ２を形
成した後、コンタクトホールＣ２を形成してもよい。
【０２４５】次いで、コンタクトホールＣ２の底部に露
出しているタングステン膜ＣＭ１ｂおよびその下層の窒
化タングステン膜ＣＭ１ａを例えばドライエッチング法
を用いて除去し、銅膜Ｍ１ｃを露出させる。
【０２４６】次いで、第２層配線Ｍ２およびプラグ（接
続部）Ｐ２を形成するのであるが、以降の工程は、実施
の形態１と同様であるため、概略のみを述べる。
【０２４７】即ち、実施の形態１と同様に、配線溝ＨＭ
２およびコンタクトホールＣ２の内部を含むＴＥＯＳ膜
２６ｃ上に、バリア膜ＰＭ２ａを、配線溝ＨＭ２の側壁
において５ｎｍ程度、配線溝ＨＭ２の底部において３０
ｎｍ程度、コンタクトホールＣ２の側壁において３ｎｍ
程度、コンタクトホールＣ２の底部において２０ｎｍ程
度の膜厚となるよう堆積する。
【０２４８】次いで、実施の形態１と同様に、コンタク
トホールＣ２底部のバリア膜ＰＭ２ａを除去し、電界メ
ッキ用のシード膜として薄い銅膜ＰＭ２ｂを堆積した
後、電界メッキ法により、銅膜ＰＭ２ｂ上に銅膜ＰＭ２
ｃを形成する。次に、還元雰囲気下において基板１にア
ニール（熱処理）を施した後、配線溝ＨＭ２およびコン
タクトホールＣ２外部の銅膜ＰＭ２ｃ、ＰＭ２ｂおよび
バリア膜ＰＭ２ａを例えばＣＭＰ法もしくはエッチバッ
ク法を用いて除去することにより銅膜ＰＭ２ｂ、ＰＭ２
ｃおよびバリア膜ＰＭ２ａから成る第２層配線Ｍ２およ
び第１層配線Ｍ１と第２層配線を接続するプラグ（接続
部）Ｐ２を形成する。
【０２４９】次に、実施の形態１と同様に、第２層配線
Ｍ２上に、窒化タングステン膜ＣＭ１ａおよびタングス
テン膜ＣＭ１ｂと同様に、窒化タングステン膜ＣＭ２ａ
およびタングステン膜ＣＭ２ｂを形成する。
【０２５０】この後、図３２に示すように、ＴＥＯＳ膜
２６ｃおよびタングステン膜ＣＭ２ｂ上に、絶縁膜とし
て例えばＴＥＯＳ膜２８ａ、ＳｉＯＣ膜２８ｂおよびＴ
ＥＯＳ膜２８ｃをＣＶＤ法により順次堆積する。さら
に、ＴＥＯＳ膜２８ｃ上に、絶縁膜として例えば、芳香
族ポリマー材料を用いた低誘電絶縁膜３０ｂおよびＴＥ
ＯＳ膜（図示せず）を順次形成する。
【０２５１】次いで、前記５層の絶縁膜中に、配線溝Ｈ
Ｍ２およびコンタクトホールＣ２と同様に、配線溝およ
びコンタクトホールを形成するのであるが、これらの図
示は省略する。
【０２５２】このように配線上のキャップ導電性膜８０
１、８０２を積層膜とすることができる。
【０２５３】また、本実施の形態によれば、第１層配線
Ｍ１とプラグＰ２との間の窒化タングステン膜ＣＭ１
ａ、タングステン膜ＣＭ１ｂおよびバリア膜ＰＭ２ａを
除去したので、第１層配線Ｍ１とプラグＰ２との接触抵
抗の低減を図ることができ、また、エレクトロマイグレ
ーション特性を向上させることができる等の実施の形態
１で説明した効果を得ることができる。
【０２５４】（実施の形態９）実施の形態１において
は、コンタクトホールの直径とその下層の配線幅とをほ
ぼ同じ大きさとしたが、下層の配線幅をコンタクトホー
ルの直径より大きくしてもよいし、また、配線の一部に
コンタクトホールの直径より大きい接続領域を設けても
よい。
【０２５５】例えば、実施の形態１においては、図２２
等に示したように、コンタクトホール（例えば、Ｃ２）
の直径とその下層の配線幅（例えば、Ｍ１の幅）とがほ
ぼ同じ大きさである。図３３に、第１層配線Ｍ１と、第
２層配線Ｍ２およびこれらを接続するプラグＰ２のパタ
ーンを示す。図３４は、図３３のＣ−Ｃ’断面図であ
る。図３４に示すように、プラグＰ２がその内部に形成
されるコンタクトホール（Ｃ２）と、第２層配線Ｍ２が
その内部に形成される配線溝（ＨＭ２）の側壁や底面に
は、バリア膜ＰＭ２ａが形成されている。また、図３４
に示す断面には表れないが、第１層配線Ｍ１の表面に
は、キャップ導電性膜としてタングステン膜ＣＭ１が形
成されている。しかしながら、プラグＰ２と配線Ｍ１と
の間のバリア膜ＰＭ２ａおよびタングステン膜ＣＭ１
は、除去されているので、プラグＰ２と配線Ｍ１との間
の接触抵抗の低減を図ることができ、また、エレクトロ
マイグレーション特性の向上等の実施の形態１で説明し
た効果を得ることができる。
【０２５６】これに対して、図３５に示すように、第１
層配線Ｍ１の端部に接続領域Ｍ９０１を設けてもよい。
この接続領域Ｍ９０１は、第１層配線Ｍ１の幅より大き
く形成されている。また、第２層配線Ｍ２の端部にも接
続領域Ｍ９０２が設けられている。図３５は、本実施の
形態の第１層配線Ｍ１と、第２層配線Ｍ２およびこれら
を接続するプラグＰ２のパターンを示す図である。ま
た、図３６は、図３５のＣ−Ｃ’断面図である。図３６
に示すように、プラグＰ２がその内部に形成されるコン
タクトホール（Ｃ２）と、第２層配線Ｍ２がその内部に
形成される配線溝（ＨＭ２）の側壁や底面には、バリア
膜ＰＭ２ａが形成されている。また、第１層配線Ｍ１の
表面には、キャップ導電性膜としてタングステン膜ＣＭ
１が形成されており、接続領域Ｍ９０１の外周表面に
は、キャップ導電性膜としてタングステン膜ＣＭ１が残
存する。
【０２５７】この場合も、プラグＰ２と配線Ｍ１との間
のバリア膜ＰＭ２ａおよびタングステン膜ＣＭ１は、除
去されているので、プラグＰ２と配線Ｍ１との間の接触
抵抗の低減を図ることができ、また、エレクトロマイグ
レーション特性の向上等の実施の形態１で説明した効果
を得ることができる。
【０２５８】このように、配線中に幅の広い接続領域Ｍ
９０１、Ｍ９０２を設けた場合は、その上部に形成され
るプラグや配線パターンとの合わせ余裕を確保すること
ができる。
【０２５９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０２６０】特に、本実施の形態１〜９においては、デ
ュアルダマシン法を用いて、例えば第２層配線Ｍ２およ
び接続部（プラグ）Ｐ２等を形成したが、シングルダマ
シン法を用いて第２層配線Ｍ２と接続部（プラグ）Ｐ２
とを別工程で形成してもよい。この場合も、プラグＰ２
の下層の第１層配線Ｍ１表面のキャップ導電性膜やプラ
グＰ２底部のバリア膜を除去することにより、接触抵抗
の低減を図ることができ、また、エレクトロマイグレー
ション特性の向上等を図ることができる。
【０２６１】また、本実施の形態５に示したバリア絶縁
膜５０１を有する絶縁膜２２を他の実施の形態２〜４及
び６〜９に適用してもよい。これにより合わせずれが生
じた場合においても、コンタクトホールＣ２の底部にお
いて銅の拡散のバリア性を確保できるので、第１層配線
Ｍ１の配線幅とコンタクトホールＣ２の径とを等しくな
るように設計でき、配線の信頼性を確保したまま配線の
高密度化、高集積化を図ることができる。
【０２６２】また、本実施の形態２〜４に示したに示し
た絶縁膜２２，２４，２６を他の実施の形態６〜９に適
用してもよい。
【０２６３】また、本実施の形態１等においては、半導
体素子の例としてＭＩＳＦＥＴＱｎを挙げたが、これら
ＭＩＳＦＥＴに限られず、バイポーラトランジスタ等他
の素子を形成することもできる。
【０２６４】また、本実施の形態６においては、第１層
配線Ｍ１とプラグ（接続部）Ｐ２の接続部分であるコン
タクトホールＣ２の底部において、不連続な膜として構
成されたバリア材としてバリア膜ＰＭ２ａを開示した
が、これに限らず、不連続な膜として構成されたバリア
材をタングステン膜ＣＭ１で形成しても良いし、バリア
膜ＰＭ２ａとタングステン膜ＣＭ１の両方で形成しても
よい。
【０２６５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０２６６】その表面にキャップバリアメタル膜を有す
る配線部と、この上部に形成された接続部であって、そ
の周囲がバリアメタル層で覆われた導電体層からなる接
続部とを有する半導体装置の、接続部と配線部との接続
部分のバリアメタル層又はキャップバリアメタル膜の少
なくともどちらか一方を除去したので、配線部と接続部
との間の接触抵抗を低減することができる。また、エレ
クトロマイグレーションによるボイドの発生率や断線の
発生率を低減させることができる。また、半導体装置の
特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造
方法を示した基板の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造
方法を示した基板の要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造
方法を示した基板の要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造
方法を示した基板の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造
方法を示した基板の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造
方法を示した基板の要部断面図である。
【図７】本発明の実施の形態１である半導体装置の製造
方法を示した基板の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造
方法を示した基板の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造
方法を示した基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部断面図である。
【図２０】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部断面図である。
【図２１】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部平面図である。
【図２２】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部平面図である。
【図２３】本発明の実施の形態１である半導体装置の製
造方法を示した基板の要部平面図である。
【図２４】本発明の実施の形態２である半導体装置の製
造方法を示した基板の要部断面図である。
【図２５】本発明の実施の形態２である半導体装置の製
造方法を示した基板の要部断面図である。
【図２６】本発明の実施の形態３である半導体装置の製
造方法を示した基板の要部断面図である。
【図２７】本発明の実施の形態４である半導体装置の製
造方法を示した基板の要部断面図である。
【図２８】本発明の実施の形態５である半導体装置の製
造方法を示した基板の要部断面図である。
【図２９】本発明の実施の形態６である半導体装置の製
造方法を示した基板の要部断面図である。
【図３０】本発明の実施の形態６である半導体装置の製
造方法を示した基板の要部断面図である。
【図３１】本発明の実施の形態７である半導体装置の製
造方法を示した基板の要部断面図である。
【図３２】本発明の実施の形態８である半導体装置の製
造方法を示した基板の要部断面図である。
【図３３】本発明の実施の形態である半導体装置の製造
方法を示した基板の要部平面図である。
【図３４】本発明の実施の形態である半導体装置の製造
方法を示した基板の要部断面図である。
【図３５】本発明の実施の形態９である半導体装置の製
造方法を示した基板の要部平面図である。
【図３６】本発明の実施の形態９である半導体装置の製
造方法を示した基板の要部断面図である。
【図３７】本発明の実施の形態６である半導体装置の製
造方法を示した基板の要部断面図である。
【図３８】本発明の実施の形態７である半導体装置の製
造方法を示した基板の要部断面図である。
【符号の説明】
１ 半導体基板 １ａ 半導体領域 １ｂ 酸化シリコン膜 １ｃ 半導体領域 ２ 素子分離 ８ ゲート絶縁膜 ９ ゲート電極 ９ａ 多結晶シリコン膜 ９ｂ ＷＮ膜 ９ｃ Ｗ膜 １１ ｎ-型半導体領域 １３ サイドウォールスペーサ １４ ｎ+型半導体領域 ２０ 酸化シリコン膜 ２２ 絶縁膜 ２２ａ ＴＥＯＳ膜（酸化シリコン膜） ２２ｂ 低誘電絶縁膜 ２２ｃ ＴＥＯＳ膜 ２４ 絶縁膜 ２４ａ ＴＥＯＳ膜 ２４ｂ ＳｉＯＣ膜 ２４ｃ ＴＥＯＳ膜 ２６ 絶縁膜 ２６ｂ 低誘電絶縁膜 ２６ｃ ＴＥＯＳ膜 ２８ａ ＴＥＯＳ膜 ２８ｂ ＳｉＯＣ膜 ２８ｃ ＴＥＯＳ膜 ３０ｂ 低誘電絶縁膜 ３８ 積層膜 ４０１ 窒化シリコン膜 ４０２ 窒化シリコン膜 ５０１ バリア絶縁膜 ５０２ バリア絶縁膜 ８０１、８０２ キャップ導電性膜 Ｍ９０１、Ｍ９０２ 接続領域 Ｃ１ コンタクトホール Ｃ２ コンタクトホール Ｃ３〜Ｃ５ コンタクトホール ＣＭ１ タングステン膜 ＣＭ１ａ 窒化タングステン膜 ＣＭ１ｂ タングステン膜 ＣＭ２ タングステン膜 ＣＭ２ａ 窒化タングステン膜 ＣＭ２ｂ タングステン膜 ＣＭ３ タングステン膜 ＣＭ４ タングステン膜 ＨＭ１ 配線溝 ＨＭ２ 配線溝 ＨＭ３、ＨＭ４ 配線溝 Ｍ１ 第１層配線 Ｍ１ａ バリア膜 Ｍ１ｂ 銅膜 Ｍ１ｃ 銅膜 Ｍ２ 第２層配線 Ｍ３ 第３層配線 Ｍ４ 第４層配線 Ｍ５ 第５層配線 Ｍ５ａ バリア膜 Ｍ５ｂ アルミニウム膜 ＭＫ ハードマスク Ｐ１ プラグ Ｐ１ａ 窒化チタン膜 Ｐ１ｂ Ｗ膜 Ｐ２ プラグ Ｐ３ プラグ Ｐ４ プラグ ＰＭ２ａ バリア膜 ＰＭ２ｂ 銅膜 ＰＭ２ｃ 銅膜 ＰＭ４ａ バリア膜 ＰＭ４ｂ 銅膜 ＰＭ４ｃ 銅膜 ＰＭ５ａ バリア膜 ＰＭ５ｂ 銅膜 ＰＭ５ｃ 銅膜 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｒ１ レジスト膜
フロントページの続き (72)発明者 今井 俊則 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 野口 純司 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 田丸 剛 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA09 BB01 BB14 BB30 BB40 CC05 DD16 DD37 DD43 DD65 DD75 DD91 EE03 EE05 EE09 EE16 EE17 FF13 5F033 HH04 HH08 HH09 HH11 HH18 HH19 HH21 HH27 HH28 HH30 HH32 HH33 HH34 JJ01 JJ11 JJ18 JJ19 JJ21 JJ32 JJ33 KK04 KK11 KK18 KK19 KK21 KK27 KK28 KK30 KK32 KK33 KK34 LL04 MM01 MM02 MM05 MM08 MM12 MM13 NN06 NN07 PP03 PP06 PP07 PP15 PP17 PP21 PP23 PP27 QQ08 QQ09 QQ10 QQ11 QQ25 QQ28 QQ31 QQ37 QQ41 QQ43 QQ48 QQ73 QQ76 RR01 RR04 RR06 RR11 RR23 RR25 RR29 SS04 SS11 SS22 SS25 TT02 TT04 TT08 VV06 XX02 XX05 XX06 XX09

Claims (48)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成され、かつ、配線溝
    を有する第１層間絶縁膜と；前記配線溝の側壁と底面に
    形成された第１バリアメタル層と、前記配線溝を埋め込
    むように前記第１バリアメタル層上に形成された第１導
    電体層と、前記第１導電体層の表面に形成されたキャッ
    プバリアメタル膜とを有する配線部と；前記第１層間絶
    縁膜上に形成され、かつ、接続孔を有する第２層間絶縁
    膜と；前記接続孔の側壁と底面に形成された第２バリア
    メタル層と、前記接続孔を埋め込むように前記第２バリ
    アメタル層上に形成された第２導電体層とを有する接続
    部と；を有する半導体装置において、 前記接続部と前記配線部の接続部分において、前記接続
    孔の底面の前記第２バリアメタル層又は前記キャップバ
    リアメタル膜の、少なくともどちらか一方が除去される
    ことを特徴とする半導体装置。
  2. 【請求項２】 配線部と接続部を有する半導体装置であ
    って、 前記配線部は、第１導電体層と、前記第１導電体層を囲
    むように前記第１導電体層の側面と底面に形成された第
    １バリアメタル層とを有し、 前記接続部は、前記配線部上に形成されると共に、第２
    導電体層と、前記第２導電体層を囲むように前記第２導
    電体層の側面に形成された第２バリアメタル層とを有
    し、 前記接続部と前記配線部の接続部分において、前記第２
    導電体層の底面には前記第２バリアメタル層は、不連続
    に形成されていることを特徴とする半導体装置。
  3. 【請求項３】 層間絶縁膜中に形成された配線部と接続
    部を有する半導体装置であって、 前記配線部は、第１導電体層と、前記第１導電体層を囲
    むように前記第１導電体層の側面と底面に形成された第
    １バリアメタル層と、前記第１導電体層の表面に形成さ
    れたにキャップバリアメタル膜とからなり、 前記接続部は、第２導電体層と、前記第２導電体層を囲
    むように前記第２導電体層の側面と底面のうち、少なく
    とも前記側面に形成された第２バリアメタル層とからな
    り、 前記接続部と前記配線部の接続部分において、前記第２
    導電体層の底面には前記第２バリアメタル層又は前記キ
    ャップバリアメタル膜の、少なくともどちらか一方が形
    成されていないか、不連続に形成されていることを特徴
    とする半導体装置。
  4. 【請求項４】 請求項１〜３のいずれか１項に記載の半
    導体装置であって、 前記配線部と前記接続部の接続部分において、前記配線
    部は前記接続部よりも広い面積で構成されていることを
    特徴とする半導体装置。
  5. 【請求項５】 請求項１または３に記載の半導体装置に
    おいて、 前記キャップバリアメタル膜は、前記接続部と前記配線
    部の接続部分のみ形成されていないことを特徴とする半
    導体装置。
  6. 【請求項６】 請求項１または３に記載の半導体装置に
    おいて、 前記接続孔の底面の前記第２バリアメタル層は除去され
    ることを特徴とする半導体装置。
  7. 【請求項７】 請求項１、３または５に記載の半導体装
    置において、 前記第２導電体層の底面の前記第２バリアメタル層は形
    成されていないことを特徴とする半導体装置。
  8. 【請求項８】 半導体基板上に第１層間絶縁膜を形成す
    る工程と、 前記第１層間絶縁膜中に配線溝を形成する工程と、 前記配線溝の側壁と底面に第１バリアメタル層を形成す
    る工程と、 前記配線溝を埋め込むように前記第１バリアメタル層上
    に第１導電体層を形成する工程と、 前記第１導電体層の表面にキャップバリアメタル膜を形
    成する工程と、 前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程
    と、 前記第２層間絶縁膜中に接続孔を形成する工程と、 前記接続孔の側壁と底面に第２バリアメタル層を形成す
    る工程と、 前記接続孔を埋め込むように前記第２バリアメタル層上
    に第２導電体層を形成する工程と、を有する半導体装置
    の製造方法であって、 前記接続孔を形成する工程において、前記キャップバリ
    アメタル膜を前記接続孔と前記配線溝の重なり部分のみ
    除去することを特徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項８に記載の半導体装置の製造方法
    であって、 前記配線溝と前記接続孔の重なり部分において、前記配
    線溝は前記接続孔よりも広い面積で構成されていること
    を特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項８に記載の半導体装置の製造方
    法において、 前記第２導電体層を形成する工程の前に、前記接続孔の
    底面の前記第２バリアメタル層を除去する工程を含むこ
    とを特徴とする半導体装置の製造方法。
  11. 【請求項１１】 第１配線構造と第２配線構造を有する
    半導体装置であって、 前記第１配線構造は、第１配線部と第１配線部上に形成
    された第１接続部を含み、 前記第１配線部は、第１導電体層と、前記第１導電体層
    を囲むように前記第１導電体層の側面と底面に形成され
    た第１バリアメタル層と、前記第１導電体層の表面に形
    成された第１キャップバリアメタル膜とを有し、 前記第１接続部は、前記第１配線部上に形成され、第２
    導電体層と、前記第２導電体層を囲むように前記第２導
    電体層の側面と底面に形成された第２バリアメタル層と
    からなり、 前記第２配線構造は前記第１配線構造上に形成され、第
    ２配線部と第２配線部上に形成された第２接続部を含
    み、 前記第２配線部は、第３導電体層と、前記第３導電体層
    を囲むように前記第３導電体層の側面と底面に形成され
    た第３バリアメタル層と、前記第３導電体層の表面に形
    成されたに第２キャップバリアメタル膜とを有し、 前記第２接続部は、前記第２配線部上に形成され、第４
    導電体層と、前記第４導電体層を囲むように前記第４導
    電体層の側面と底面に形成された第４バリアメタル層と
    からなり、 前記第１、第２バリアメタル層および前記第１キャップ
    バリアメタル膜の構造は、前記第３、第４バリアメタル
    層および前記第２キャップバリアメタル膜の構造と、異
    なる構造であることを特徴とする半導体装置。
  12. 【請求項１２】 請求項１１に記載の半導体装置におい
    て、 前記第２キャップバリアメタル膜の膜厚は、前記第１キ
    ャップバリアメタル膜の膜厚よりも、薄く形成されてい
    るか、または、前記第１キャップバリアメタル膜の膜厚
    は、前記第２キャップバリアメタル膜の膜厚よりも、薄
    く形成されていることを特徴とする半導体装置。
  13. 【請求項１３】 請求項１１に記載の半導体装置におい
    て、 前記第４導電体層の底面の前記第４バリアメタル層およ
    び前記第２キャップバリアメタル膜のうち、どちらか一
    方は除去され、 前記第２導電体層の底面の前記第２バリアメタル層およ
    び前記第１キャップバリアメタル膜のうち、少なくとも
    どちらか一方は除去されることを特徴とする半導体装
    置。
  14. 【請求項１４】 請求項１１に記載の半導体装置におい
    て、 前記第４導電体層の底面の前記第４バリアメタル層およ
    び前記第２キャップバリアメタル膜は除去されず、 前記第２導電体層の底面の前記第２バリアメタル層およ
    び前記第１キャップバリアメタル膜のうち、少なくとも
    どちらか一方は除去されることを特徴とする半導体装
    置。
  15. 【請求項１５】 請求項１１〜１４のいずれか１項に記
    載の半導体装置において、 前記第２配線構造の第２接続部の径は、前記第１配線構
    造の第１接続部の径よりも大きい、もしくは前記第２配
    線構造の第２配線部の幅は、前記第１配線構造の第１配
    線部の幅よりも広いことを特徴とする半導体装置。
  16. 【請求項１６】 請求項１１〜１５のいずれか１項に記
    載の半導体装置において、 前記半導体装置は、さらに、前記第２配線部と前記第２
    接続部を介して接続される配線を有し、 前記第４バリアメタル層および前記第２キャップバリア
    メタル膜は、除去されないことを特徴とする半導体装
    置。
  17. 【請求項１７】 半導体基板上に形成された第１絶縁膜
    と；前記第１絶縁膜上に形成された第２絶縁膜と；前記
    第１絶縁膜と前記第２絶縁膜を選択的に除去して形成さ
    れた配線溝と;前記配線溝の側壁と底面に形成された第
    １バリアメタル層と、前記配線溝を埋め込むように前記
    第１バリアメタル層上に形成された第１導電体層と、前
    記第１導電体層の表面に形成されたキャップバリアメタ
    ル膜とを有する配線部と；前記第２絶縁膜上に形成さ
    れ、かつ、接続孔を有する第３絶縁膜と；前記接続孔の
    側壁と底面のうち、少なくとも前記側壁に形成された第
    ２バリアメタル層と、前記接続孔を埋め込むように前記
    第２バリアメタル層上に形成された第２導電体層とを有
    する接続部と；を有する半導体装置において、 前記第２絶縁膜は、バリア絶縁膜としての機能を有する
    ことを特徴とする半導体装置。
  18. 【請求項１８】 請求項１７に記載の半導体装置におい
    て、 前記キャップバリアメタル膜上に、バリア絶縁膜として
    の機能を有する第４絶縁膜が形成されていることを特徴
    とする半導体装置。
  19. 【請求項１９】 請求項１７に記載の半導体装置におい
    て、 前記第２絶縁膜は、窒化珪素膜よりも誘電率が低い、も
    しくは誘電率が５．５以下の材料で形成されている低誘
    電率膜であることを特徴とする半導体装置。
  20. 【請求項２０】 請求項１９に記載の半導体装置におい
    て、 前記低誘電率膜は、ＳｉとＣ、ＳｉとＮ、もしくはＳｉ
    とＣとＮを有するか、ＳｉとＯとＮを有するか、または
    ＴＭＳ（トリメトキシシラン）とＮ2Ｏを用いた、ＣＶ
    Ｄ法によって形成した膜であることを特徴とする半導体
    装置。
  21. 【請求項２１】 請求項１７に記載の半導体装置におい
    て、 前記第２絶縁膜は、前記接続孔形成時のエッチングスト
    ッパ層としての機能を有することを特徴とする半導体装
    置。
  22. 【請求項２２】 請求項１８に記載の半導体装置におい
    て、 前記第４絶縁膜は、前記接続孔形成時のエッチングスト
    ッパ層としての機能を有することを特徴とする半導体装
    置。
  23. 【請求項２３】 請求項１７に記載の半導体装置におい
    て、 前記接続孔の底面の前記第２バリアメタル層が除去され
    ていることを特徴とする半導体装置。
  24. 【請求項２４】 請求項１７〜２３のいずれか１項に記
    載の半導体装置において、 前記第１、第３絶縁膜は、酸化珪素膜よりも誘電率が低
    い、もしくは誘電率が３.７以下の材料で形成されてい
    る低誘電率膜を含むことを特徴とする半導体装置。
  25. 【請求項２５】 請求項２４に記載の半導体装置におい
    て、 前記低誘電率膜は、ＳｉとＣ、ＳｉとＣとＯ、ＳｉとＯ
    とＦ、ＣとＨもしくはＳｉとＯとＣとＨを有すること、
    または前記の材料で空孔を有することを特徴とする半導
    体装置。
  26. 【請求項２６】 半導体基板上に第１絶縁膜を形成する
    工程と、 前記第１絶縁膜上に第２絶縁膜を形成する工程と、 前記第１絶縁膜と前記第２絶縁膜を選択的に除去して配
    線溝を形成する工程と、 前記配線溝の側壁と底面に第１バリアメタル層を形成す
    る工程と、 前記配線溝を埋め込むように前記第１バリアメタル層上
    に第１導電体層を形成する工程と、 前記第１導電体層の表面にキャップバリアメタル膜を形
    成する工程と、 前記第２絶縁膜上に第３絶縁膜を形成する工程と、 前記第３絶縁膜中に接続孔を形成する工程と、 前記接続孔の側壁と底面のうち、少なくとも前記側壁に
    第２バリアメタル層を形成する工程と、 前記接続孔を埋め込むように前記第２バリアメタル層上
    に第２導電体層を形成する工程と、 を有する半導体装置の製造方法であって、 前記第２絶縁膜は、バリア絶縁膜としての機能を有する
    ことを特徴とする半導体装置の製造方法。
  27. 【請求項２７】 請求項２６に記載の半導体装置の製造
    方法において、 前記キャップバリアメタル膜上に、バリア絶縁膜として
    の機能を有する第４絶縁膜を形成する工程を含むことを
    特徴とする半導体装置の製造方法。
  28. 【請求項２８】 請求項２６に記載の半導体装置の製造
    方法において、 前記第２絶縁膜は、窒化珪素膜よりも誘電率が低い、も
    しくは誘電率が５．５以下の材料で形成されている低誘
    電率膜であることを特徴とする半導体装置の製造方法。
  29. 【請求項２９】 請求項２８に記載の半導体装置の製造
    方法において、 前記低誘電率膜は、ＳｉとＣ、ＳｉとＮ、もしくはＳｉ
    とＣとＮを有するか、ＳｉとＯとＮを有するか、または
    ＴＭＳとＮ2Ｏを用いた、ＣＶＤ法によって形成した膜
    であることを特徴とする半導体装置の製造方法。
  30. 【請求項３０】 請求項２６に記載の半導体装置の製造
    方法であって、 前記接続孔形成工程において、前記第２絶縁膜は、エッ
    チングストッパ層としての機能を有することを特徴とす
    る半導体装置の製造方法。
  31. 【請求項３１】 請求項２７に記載の半導体装置の製造
    方法であって、 前記接続孔形成工程において、前記第４絶縁膜は、エッ
    チングストッパ層としての機能を有することを特徴とす
    る半導体装置の製造方法。
  32. 【請求項３２】 請求項２６に記載の半導体装置の製造
    方法であって、 前記第２導電体層形成工程の前に、前記接続孔の底面の
    前記第２バリアメタル層を除去する工程を含むことを特
    徴とする半導体装置の製造方法。
  33. 【請求項３３】 請求項２６に記載の半導体装置の製造
    方法であって、 前記接続孔形成工程において、前記キャップバリアメタ
    ル膜を前記接続孔と前記配線溝の重なり部分のみ除去す
    る工程と、 前記第２導電体層形成工程の前に、前記接続孔の底面の
    前記第２バリアメタル層を除去する工程を含むことを特
    徴とする半導体装置の製造方法。
  34. 【請求項３４】 請求項２６〜３３のいずれか１項に記
    載の半導体装置の製造方法において、 前記第１、第３絶縁膜は、酸化珪素膜よりも誘電率が低
    い、もしくは誘電率が３.７以下の材料で形成されてい
    る低誘電率膜を含むことを特徴とする半導体装置の製造
    方法。
  35. 【請求項３５】 請求項３４に記載の半導体装置の製造
    方法において、前記低誘電率膜は、ＳｉとＣ、ＳｉとＣ
    とＯ、ＳｉとＯとＦ、ＣとＨもしくはＳｉとＯとＣとＨ
    を有すること、または前記の材料で空孔を有することを
    特徴とする半導体装置の製造方法。
  36. 【請求項３６】 請求項１〜７および１１〜２５のいず
    れか１項に記載の半導体装置において、 前記バリアメタル層は、Ｔａ、ＴａＮ、ＴａＳｉＮ、
    Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ又はＴｉＳｉＮのい
    ずれか１つの単層膜や、これらのうちいずれかを複数積
    層した積層膜で形成されていることを特徴とする半導体
    装置。
  37. 【請求項３７】 請求項１〜７および１１〜２５のいず
    れか１項に記載の半導体装置において、 前記キャップバリアメタル膜は、Ｗ、ＷＮ、ＷＳｉＮ、
    Ｗを主成分とした金属層、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、
    ＴａＮ又はＴａＳｉＮのいずれか１つの単層膜や、これ
    らのうちいずれか２層を積層した膜で形成されているこ
    とを特徴とする半導体装置。
  38. 【請求項３８】 請求項１〜７および１１〜２５のいず
    れか１項に記載の半導体装置において、 前記導電体層は、Ｃｕ、Ｃｕを主成分とした金属層、Ａ
    ｌ、Ａｌを主成分とした金属層、Ａｇ又はＡｇを主成分
    とした金属層のいずれか１つで形成されていることを特
    徴とする半導体装置。
  39. 【請求項３９】 請求項８〜１０および２６〜３５のい
    ずれか１項に記載の半導体装置の製造方法において、 前記バリアメタル層を、Ｔａ、ＴａＮ、ＴａＳｉＮ、
    Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ又はＴｉＳｉＮのい
    ずれか１つの単層膜や、これらのうちいずれかを複数積
    層した積層膜で形成する工程を含むことを特徴とする半
    導体装置の製造方法。
  40. 【請求項４０】 請求項８〜１０および２６〜３５のい
    ずれか１項に記載の半導体装置製造方法において、 前記キャップバリアメタル膜を、Ｗ、ＷＮ、ＷＳｉＮ、
    Ｗを主成分とした金属層、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、
    ＴａＮ又はＴａＳｉＮのいずれか１つの単層膜や、これ
    らのうちいずれか２層を積層した膜で形成する工程を含
    むことを特徴とする半導体装置の製造方法。
  41. 【請求項４１】 請求項８〜１０および２６〜３５のい
    ずれか１項に記載の半導体装置の製造方法において、 前記導電体層は、Ｃｕ、Ｃｕを主成分とした金属層、Ａ
    ｌ、Ａｌを主成分とした金属層、Ａｇ又はＡｇを主成分
    とした金属層のいずれか１つで形成する工程を含むこと
    を特徴とする半導体装置の製造方法。
  42. 【請求項４２】 （ａ）半導体基板上の第１絶縁膜中に
    第１導電体層を形成する工程と、 （ｂ）前記第１導電体層の表面にキャップバリアメタル
    膜を形成する工程と、 （ｃ）前記キャップバリアメタル膜および第１絶縁膜上
    に第２絶縁膜を形成し、前記第２絶縁膜上に第３絶縁膜
    を順次形成する工程と、 （ｄ）前記第２および第３絶縁膜を選択的に除去するこ
    とにより前記第２絶縁膜中に形成された配線溝、および
    前記第３絶縁膜中に形成された接続孔であって、前記配
    線溝の底部から前記キャップバリアメタル膜上に至る接
    続孔を形成する工程と、 （ｅ）前記配線溝の側壁と底部および前記接続孔の側壁
    と底部にバリアメタル膜を形成する工程と、 （ｆ）前記接続孔底部のバリアメタル膜を除去する工程
    と、 （ｇ）前記配線溝および接続孔内に第２導電体層を形成
    する工程と、を有することを特徴とする半導体装置の製
    造方法。
  43. 【請求項４３】 請求項４２に記載の半導体装置の製造
    方法において、 前記バリアメタル膜の形成工程は、前記バリアメタル膜
    を、前記配線溝の底部におけるバリアメタル膜の膜厚
    が、前記接続孔の底部のバリアメタル膜の膜厚より大き
    くなるよう形成することを特徴とする半導体装置の製造
    方法。
  44. 【請求項４４】 請求項４３に記載の半導体装置の製造
    方法において、 前記（ｆ）工程の前記接続孔底部のバリアメタル膜の除
    去は、異方性エッチングにより行われることを特徴とす
    る半導体装置の製造方法。
  45. 【請求項４５】 請求項４２に記載の半導体装置の製造
    方法において、 前記（ｄ）工程と（ｅ）工程との間に、（ｈ）前記接続
    孔底部から露出した前記キャップバリアメタル膜を除去
    する工 程を有することを特徴とする半導体装置の製造方法。
  46. 【請求項４６】 （ａ）半導体基板上の第１絶縁膜中に
    形成された第１導電体層と、 （ｂ）前記第１絶縁膜および第１導電体層上に形成され
    た第２絶縁膜と、 （ｃ）前記第２絶縁膜上に形成された第３絶縁膜と、 （ｄ）前記第３絶縁膜中に形成された配線溝と、 （ｅ）前記第２絶縁膜中に形成された接続孔であって、
    前記配線溝の底部から前記第１導電体層上に至る接続孔
    と、 （ｆ）前記配線溝の側壁と底部および前記接続孔の側壁
    に形成されたバリアメタル層と、 （ｇ）前記配線溝および接続孔内に形成された第２導電
    体層と、 （ｈ）前記第１導電体層と前記第２絶縁膜との間に形成
    されたキャップバリアメタル膜と、を有し、 前記第１導電体層と第２導電体層との間には、前記キャ
    ップバリアメタル膜および前記バリアメタル層が形成さ
    れていないことを特徴とする半導体装置。
  47. 【請求項４７】 （ａ）半導体基板上の第１絶縁膜中に
    形成された第１導電体層と、 （ｂ）前記第１絶縁膜および第１導電体層上に形成され
    た第２絶縁膜と、 （ｃ）前記第２絶縁膜上に形成された第３絶縁膜と、 （ｄ）前記第３絶縁膜中に形成された配線溝と、 （ｅ）前記第２絶縁膜中に形成された接続孔であって、
    前記配線溝の底部から前記第１導電体層上に至る接続孔
    と、 （ｆ）前記配線溝の側壁と底部および前記接続孔の側壁
    および底部に形成されたバリアメタル層と、 （ｇ）前記配線溝および接続孔内に形成された第２導電
    体層と、 （ｈ）前記第１導電体層と前記第２絶縁膜との間に形成
    されたキャップバリアメタル膜と、を有し、 前記第１導電体層と第２導電体層との間には、前記キャ
    ップバリアメタル膜が形成されていないことを特徴とす
    る半導体装置。
  48. 【請求項４８】 （ａ）半導体基板上の第１絶縁膜中に
    形成された第１導電体層と、 （ｂ）前記第１導電体層上に形成されたバリアメタル層
    と、 （ｃ）前記第１絶縁膜およびバリアメタル層上に形成さ
    れた第２絶縁膜と、 （ｄ）前記第２絶縁膜上に形成された第３絶縁膜と、 （ｅ）前記第３絶縁膜中に形成された配線溝と、 （ｆ）前記第２絶縁膜中に形成された接続孔であって、
    前記配線溝の底部から前記バリアメタル層上に至る接続
    孔と、 （ｇ）前記配線溝の側壁と底部および前記接続孔の側壁
    に形成されたバリアメタル層と、 （ｈ）前記配線溝および接続孔内に形成された第２導電
    体層と、を有し、 前記第１導電体層と第２導電体層との間には、前記バリ
    アメタル層が形成されていないことを特徴とする半導体
    装置。
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