TWI300970B - A semiconductor device and a method of manufacturing the same - Google Patents

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TWI300970B
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Tamaru Tsuyoshi
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Description

(2) ' 1300970 又’雖然利—用構成導電性膜之金屬的擴散（移動）能產生 電子遷移，但是本發明人等經檢討例如銅之擴散容易度的 結果，可推測在銅〜障壁膜界面與銅一氮化矽膜界面上， 從擴散之活化能量來看係以銅一障壁膜界面較大（即，鋼 較不易擴散）。因而，電子遷移壽命，係可依銅〜氮化石夕 膜界面之銅擴散的活性能量值來規律控制。 更且，在連接配線與配線之連接部的底面，當因電子 遷移而發生空洞（v〇id)時，因連接部與下層之配線間的接 觸面積會變小’而會加速降低配線壽命。 因此本勒明人等，正檢討在配線之上部形成鹤（w)膜 等具有障壁性的導電性膜。 例如’在美國專利USP 6，147,402號公報中，已有揭示 一種在A1(銘）與Cu(銅）合金（AlnCuyALLOY)所構成的配 線上’形成W(鎢）所構成之帽蓋（WCAP)的技術。 又’在美國專利USP 6，1 14,243號公報中，已有揭示一 種所谓雙重鑲嵌構造中，於銅層（24)之上部形成導電性之 中目蓋層（26)，進而在其上部形成穿孔或是雙重鑲嵌之開口 ^ (35)，以形成障壁層（36)與銅層（24)的技術。括弧内， 係顯示公報中之元件編號。 、然而，如此在配線之上部形成鎢（w)膜等具有障壁性的 導電性膜(以下，稱為「帽蓋障壁金屬層」）之情況，於配 :與連接部之間，將形成層疊有構成配線之金屬膜—帽蓋 P早壁金屬層〜障壁全屬 > —爐 屬增構成連接部之金屬層的構造 ，如此會增加該等膜間的接觸電阻。 1300970 ⑺
加以說明。圖…1至圖2 3，係顯示作為本發明實施形態1之半 導體裝置之製造方法的基板之主要部分剖面圖或主要部 分平面圖。 首先，如圖1所示，例如，在半導體基板之主表面，形 成η通道型MISFET(金絕半場效電晶體：Metal Insulator Semiconductor Field Effect Transistor) Qn以作為半導體 元件之一例。 以下則顯示該等MISFET形成過程之一例。 首先，例如，準備一在半導體區域1 a上形成有例如氧 化石夕膜1 b以作為絕緣膜，更進一步在其上部形成有p型之 半導體區域1 c的半導體基板1，即所謂的s 〇 I (矽在絕緣膜 上：Silicon on Insulator)該半導體基板（半導體區域lc) i 之各元件形成區域，係由元件隔離2所絕緣。該元件隔離2 ，例如可藉由半導體區域lc之熱氧化或在半導體區域u 上所形成的元件隔離溝内埋設氧化矽膜所形成。利用形成 有该元件隔離2之區域，即可規定出形成有mISFET等半導 體元件的活性1域。 其次，藉由例如熱氧化半導體基板（以下，簡稱「基板」） 1 ’以在其表面形成潔淨的閘極絕緣膜8。 其次’在間極絕緣膜8之上部，依序沉積摻磷（p)的低電 阻多晶石夕膜9a、較薄的WN(氮化鎢）膜9b及W(鎢）膜9c，以 作為導電性膜。
其次’利用例如乾式蝕刻技術等來蝕刻W膜9c、WN膜 9b及夕曰曰石夕膜9a’藉以形成由多晶石夕膜9a、WN膜9b及W -13-
1300970 膜9 c所構成的閘電極9。 其次，在閘電極9兩侧的基板1上藉由植入例如填（P)離 子或砷（As)離子作為η型雜質以形成η —型半導體區域11。 其次，在基板1上沉積例如氮化矽膜以作為絕緣膜之後 ，利用異向性蝕刻，在閘電極9之側壁形成侧壁間隔件 13 ° 其次，在閘電極9兩側之基板1上藉由植入η型雜質離子 以形成雜質濃度高於η —型半導體區域11的n+型半導體區 域1 4 (源極、汲極）。 至目前為止的步驟中，可形成具備LDD(輕摻雜汲極： Lightly Doped Drain)構造之源極、汲極的η通道型 MISFETQn。另外，亦可利用同樣的步驟來形成p通道型 MISFETQp。該情況，所採用的雜質之導電型係與形成n 通道型MISFETQn的情況相反。 之後，雖係顯示形成與η通道型MISFETQn或未圖示之 其他元件等作電連接的配線情形，但是以下係就其步驟加 以說明。 - 首先，如圖1所示，在n通道型MISFETQn上，利用CVD( 化學氣相沉積：Chemical Vapor Deposition)法沉積例如氧 化石夕膜2 0以作為絕緣膜之後，再利用化學機械研磨（^ μ p • Chemical Mechanical Polishing)法來研磨例如氧化石夕膜 2 〇之表面以將其表面平坦化。 其次，在例如氧化矽膜2〇上形成光阻膜（未圖示），並將 該光阻膜當作罩幕而蝕刻氧化矽膜20藉以在η通道型 -14- 1300970 (9)
MISFETQn之—間電極9上形成接觸孔ci。 接著，在例如包含接觸孔C 1在内的氧化矽膜2 0上，利 用CVD法或濺鍍法來形成例如較薄的氮化鈦（TiN)膜pu 以作為障壁金屬層之後，再利用Cvd法形成例如鎢（W)膜 P 1 b以作為導電性膜。接著，例如利用cMP去除接觸孔C 1 外部之ΤιΝ膜Pla及W膜Plb，以形成栓塞pi。另外，亦可 採用鈦（Ti)膜與TiN膜之層疊膜來作為障壁金屬層。 接著’如圖2所示，在氧化矽膜2 〇及栓塞p丨上，利用例 如以四乙氧矽烷為原料的C VD法來形成氧化矽膜22 a以作 為絕緣膜。以下’係將該氧化矽膜22a稱作TEOS膜22a。 另外’圖2係圖1所示之栓塞p丨附近的部分放大圖。另外 ’栓塞P 1 (P 1 b)中的線’係在沉積鎢膜時所產生的接合面 (接縫）。 接著，在丁£08膜22&上，形成低介電絕緣膜2213。該低 介電絕緣膜，例如可塗敷芳香族聚合物材料，並藉由施予 熱處理所形成。又，作為低介電絕緣膜，φ可採用有機系 之二氧化矽玻-璃。該情況，亦在塗敷材料後施予熱處理。 該有機系之二氧化石夕玻璃的組成，主要為训⑶或8观 。又，亦可採用對其他的有機聚合物材料、或上述各種材 料中導入空孔的材料。 絕緣膜的情況，可使 在採用該種的塗敷膜作為低介電 ，亦會起因於下 面凹陷（dishing) 基板表面之凹凸平面化。基板表面之凹凸 層之圖案、或CMP時之沖蝕（er〇si〇n)或表 而發生。 -15- 1300970
(10) 另一方面，一亦可利用CVD法形成低介電絕緣膜。例如， 可利用以三甲基矽烷或四乙氧矽烷為原料的Cvd法來形 成低介電絕緣膜。該情況的膜組成，主要為Si〇c。其他 ，可藉由在以SiOF為主成份的膜、以sic為主成份的膜、 或方香族碳化氫構造之有機聚合物膜（含有C與η的膜）、 或上述各種膜或Si〇2 (氧化矽膜）等的膜中導入（多孔化） 空孔以作為低介電絕緣膜即可降低介電係數。該等的膜，
可採用CVD法來形成。 該種低介電絕緣膜之介電係數，係低於氧化矽膜（例如 ’ T E 0 S膜）（介電係數為3.7以下），結果，因可減低配線 (亦包含閘電極）間之寄生電容故能謀求半導體裝置之動 作高速化。 當然，亦可採用使用上述CVD所形成的低介電絕緣膜 (SiOC'SiOF或是SiOC或Si02的多孔材料等），以取代TE0S 膜 22a。
接著，在低介電絕緣膜22b上，形成TE0S膜22c。TE0S 膜22c，係與T-E0S膜22a同樣地形成。 如此，利用TE0S膜22a及22c來包夾低介電絕緣膜22b ，係為了確保該等層疊膜的機械強度。又，在該等TEOS 膜22a、22c及低介電絕緣膜22b之三層的絕緣膜（22)中形 成有配線溝。 接著，如圖3所示，利用微影及乾式蝕刻技術來去除第 一層配線形成預定區域之絕緣膜22 (22a、22b、22c)以形 成配線溝HM 1。該配線溝HM 1之深度，例如為〇 · 2 5 μηι， -16- 1300970 οι) mmm 見度例如為0〜· 1 8 μηι。另外，若利用低介電絕緣膜22b與 TEOS膜22a之|虫刻選擇比，並利用TE〇s膜22&作為上述蝕 刻時之蝕刻阻擋膜的話，則可控制性佳地形成配線溝hm工。 其次’如圖4所示，在含於配線溝HM1内的絕緣膜22上 ，利用濺鍍法沉積由下依序層疊例如氮化鈕（TaN)膜及钽 (Ta)膜的障壁膜Mia。作為該障壁膜Ml a之形成方法，係 可採用CVD法，又或可採用作為濺鍍法之一種的離子化濺 鍍法。該離子化濺鍍法，係離子化構成障壁膜的金屬，更 進而藉由在基板上施加偏壓，以使金屬離子具有定向性者 ，且即使在細微的溝内部亦可被覆性佳地沉積膜。在配線 溝HM 1之侧壁上形成約5 nm，在配線溝之底部形成約3 〇 nm左右的障壁膜Mia。 又，作為障壁膜，並非被限定於上述之TaN及Ta之層疊 膜，亦可採用例如Ta、TaN、TaSiN、W、氮化鎢（WN)、 WSiN、Ti、TiN或是TiSiN所構成的單層膜，或Ti、TiN及 Ti之三層膜，Ti及TiN之二層膜，TiSiN及Ta之二層膜，Ta ' TaN及Ta之三層膜，或是Ta及TaN之二層膜等，層疊複 數個舉作上述單層膜之膜中之任一種的層疊膜。 接著，在障壁膜Μ 1 a上，雖係利用例如電解電鍵法來形 成例如銅膜以作為導電性膜者，但是首先係利用例如離子 化賤鑛法來形成較薄的銅膜Μ 1 b以作為電場電鍍用的種 子膜。亦即，使銅離子化，進而藉由對基板施加偏壓，再 利用銅離子具有定向性的濺鍍法來沉積銅膜Μ 1 b。此時， 例如，係在輕材與基板間的距離為3 0 0 m m左右、基板溫
1300970 (12) 度為2 5度以下來成膜。於成膜初期，對基板施加較小的 D C或是RF偏壓〜，且在基板上沉積一定的銅膜之後，使偏 壓增加較大。藉由如此地增大偏壓，離子即可入射至基板
表面，並錢艘触刻已沉積的銅膜。此時，離子由於係對基 板大致垂直地入射，所以平面部（絕緣膜2 2上及配線溝 Η Μ 1底部），會優先被触刻，而飛散的銅會再次沉積於配 線溝ΗΜ 1側壁上，俾於提高配線溝ΗΜ 1之側壁底部的高低 差被覆性（階梯覆蓋能力）。另外，亦可採用低壓長距離濺 鐘法以取代離子化賤鐘法來進行成膜。 接著，例如利用使用含硫酸銅之溶液作為電鍍液的電 場電鍍法，在銅膜Ml b上形成銅膜Μ 1 c。此時，形成銅膜 Μ 1 c俾於埋設於配線溝ΗΜ 1中。 其次’如圖5所示，在還原環境下對基板1施予退火（熱 處理）之後，利用例如CMP法或是回蝕刻法去除配線溝 ΗΜ1外部之銅膜Mlc、Mlb及障壁膜Mia，藉以形成由銅 膜Mlb、Mlc及障壁膜Mla所構成的第一層配線M1。之後 ’進而在還原環境下對基板i施予退火（熱處理）。
其次，如圖6所示，藉由使鎢（w)選擇成長或優先成長 於第一層配線Ml上，以在第一層配線mi上形成2〜20 nm 左右的嫣膜CM1。鎢膜C]VH，例如係藉由在0.3 T〇rr (〇·3 X m322 X 1〇2pa)、基座（susceptor)設定溫度460°C (基板 貫際溫度43 0°C )，六氟化鎢（WF6U1l量5 scc、氫（h2)流量 5 00 see之條件下，進行ι .5分鐘處理而形成。 利用該種處理，只在第一層配線Μ 1上選擇性地成長鎢 -18- mm：： 1300970 (13) ，或是比在lEOS膜22c上更優先地在第一層配線Ml上成 長鎢。另外，在此，雖係優先於鎢之成長速度且在較高的 溫度下進行處理，但是亦可在例如300°C左右下進行處理 。如此，藉由利用選擇成長或是優先成長，即可簡單地形 成帽蓋導電性膜。例如，亦可藉由1)在將鎢膜全面形成於 基板上之後’利用光微影及乾式蝕刻技術進行鎢膜之圖案 化，或是2)在進行銅膜表面之CMP或回蝕刻時進行過研磨 或過蝕刻，使銅膜之表面產生凹陷，並藉由在該種凹陷中 埋設鎢膜（即，全面形成鎢膜之後，利用CMP法等去除凹 陷外的鎢膜）以形成帽蓋導電性膜，但是在該等方法中， 製程將變得複雜。又，因需要進行微影時的對準偏離、或 進行CMP時之表面凹陷或沖蝕等的控制，而難以精度佳地 形成帽蓋導電性膜。相對於此，若採用選擇成長或優先成 長’則製程不會變得複雜，且可精度佳地形成帽蓋導電性 膜。但是’帽蓋導電性膜之形成方法當然未被限定於選擇 成長或優先成長。又，帽蓋導電性膜之形成方法當然未被 限定於CVD法，亦可採用電鍍法等。 又’除了鶏以外，亦可使用以W為主成份之金屬層、 WN、WSiN、TiN、TiSiN、Ta、TaN 或是 TaSiN(氮化钽矽 J} fUL·^ \ 、 J、以Co(姑）為主成份之金屬層、CoWP(鈷鎢磷）、 e〇)WB(#鐵)等的單層膜或是層疊該等中之任一種的層 * ( 層/專或二層膜等），以作為第一層配線Μ 1上的帽 蓋^電性膜。另外，鎢之電阻係5〜20 μ Ω，相對於此，例 ^之電阻為80〜150 μΩ ，且由於Ta或TaN之電阻均高 -19-
1300970 於鎢，所以若-使用鎢作為帽蓋導電性膜的話，亦能比使用 其他的膜還更可謀求配線之低電阻化。另外，銅之電阻’ 係 1.7〜2.2 μ Ω。 又，亦可在同一裝置内（原處（in_situ))進行鎢膜CM1形 成前的退火、及鎢膜CM1之成膜。例如，藉由採用具有成 膜裝置及退火裝置之多腔室，無須取出至裝置外而進行處 理，即可防止基板（銅膜Μ 1 c)表面之污染，且可提高鶴膜 之成膜性或膜質。 又，為了先進行鎢膜CM1之成膜，並去除CMP後之基板 表面的銅污染，亦可進行採用例如氟化氫（HF)等之洗淨液 的洗淨。藉由進行該種的洗淨即可改善鎢膜之選擇性。另 外，在此雖係舉利用氟化氫進行洗淨為例，但是只要是具 有蝕刻露出於基板表面之絕緣膜表面的能力、或去除附著 於表面之銅污染的能力之洗淨的話，則並非被限定於氟化 氫。又，即使藉由先進行鎢膜C Μ 1之成膜，並在例如3 〇 〇 〇 Pa(例如150〜1 0000 Pa)之壓力下、氫（1^2)流量5〇〇 cm3/min (seem)(例如5〇〜3〇〇〇 sccm)之環境下進行3分鐘暴露處理 ，亦可獲得與前述洗淨相同的效果。& 此，藉由去除銅之
-20» 1300970 〇5)
另一方面，—例如，在TEOS膜22c上成長鎢膜的情況，則 可利用在形成鎢膜後，藉由進行前述銅之洗淨而獲得的掀 舉（lift-off)效果，來去除絕緣膜上的鎢膜。另外，在此， 只要是具有蝕刻露出於基板表面之絕緣膜表面的能力、或 去除附著於表面之鶴膜的能力之洗淨的話，則其洗淨液組 成並未被限定。又，在形成鶴膜後，藉由對基板表面施予 較輕的CMP及後洗淨，亦可去除絕緣膜上的鶴膜。如此，
藉由去除T E O S膜2 2 c上的導電性物質，即可防止配線間短 路。 接著，如圖7所示，在TE0S膜22c及鎢膜CM1上，利用 CVD法依序沉積例如TE0S膜24a、SiOC膜24b及TE0S膜
2 4 c以作為絕緣膜。在該等膜的表面，形成有對應鎢膜c Μ 1 等之凹凸的凹凸。又，利用該等之層基膜（24)中之TE0S 膜24 a及SiOC膜24b，第一層配線Ml及第二層配線m2就會 被絕緣，且在該等膜中，形成有用以形成連接第一層配線 Ml及第二層配線M2之栓塞（連接部）P2的接觸孔C2。另外 ，亦可使用介電係數低於S i N膜（氮化石夕膜）之作為障壁絕 緣膜的TMS膜、SiC膜或是SiCN膜等，以取代TE0S膜24a 及2 4 c。作為該等低介電絕緣膜之形成方法，可舉以下之 例子。例如，在TMS膜之情況，可使用三甲氧基矽烷與一 氧化二氮（N 2 0)並利用C V D法來形成。該情況之膜組成， 主要為SiON(將該膜稱為TMS膜）。或是，可使用三甲基石夕 烷來形成SiC膜，或可使用三曱基矽烷與氨來形成SiCN膜 。又，亦可使用其他的低介電係數膜來取代TE0S膜24a -21 - 1300970
(16) 及24c。又亦可使用siOF膜等來取代si〇c膜24b。 接著，如圖8所示，在TEOS膜24c上，依序形成例如使 用芳香族聚合物材料等之塗敷材料的低介電絕緣膜2 6 b及 TE0S膜26c以作為絕緣膜。該等的膜（26b、26c)，係分別 與低介電絕緣膜22b及TEOS膜22c同樣地形成。因而，由 於使用塗敷膜作為低介電絕緣膜，所以可使基板表面之凹 凸平坦化。又，由於形成利用TE〇s膜26c及24c包夾低介 電絕緣膜26的構造，所以可確保該等層疊膜（26)的機械強 度。又，在該等的絕緣膜（26)及上述TEOS膜24c中，形成 埋設有第二層配線M2的配線溝HM2。 接著，如圖9所示，在TEOS膜26c上，沉積例如硬式罩 幕MK ’並使用光微影及乾式蝕刻技術來去除第二層配線 形成區域之硬式罩幕MK。作為硬式罩幕MK，例如可採用 氮化矽膜等。 接著，如圖1 0所示，在硬式罩幕MK上，例如形成光阻 膜R1，並利用光微影技術去除第一層配線與第二層配線 之連接區域的光阻膜R1。 接著，將光阻膜R1當作罩幕，例如利用乾式蝕刻法去 除絕緣膜26(26b及26c)及絕緣膜24之中的TEOS膜24c及 SiOC膜24b以形成接觸孔C2。如此，事先在第一層配線 Ml上殘存TEOS膜24a之目的，係為了防止後述去除光阻 用之灰化時露出銅的氧化，且為了防止於乾式蝕刻時等的 作業中銅之飛散者。但是，基本上銅膜Μ 1 c係利用作為帽 蓋導電性膜之鎢膜CM1而被覆，而TEOS膜24a亦可使之不 -22- 1300970 (Π) 殘存。 接著，如圖_1 1所示，在去除光阻膜R 1之後，將硬式罩 幕MK當作罩幕，例如利用乾式蝕刻法去除絕緣膜26(26b 及26c)及TEOS膜24c藉以形成配線溝HM2。此時，亦去除 殘存於接觸孔C2底部的TEOS膜24a。 該配線溝HM2之深度例如為0.25 μηι左右，寬度為0.18 μιη左右。又，接觸孔C2之深度，從配線溝ΗΜ2之底部開 始例如為0.35 μηι左右，直徑為0.18 μηι左右。 另外，在此，雖係在形成接觸孔C2之後才形成配線溝 ΗΜ2 ’但是亦可在形成配線溝ημ2之後，例如藉由將光阻 膜等埋設於該配線溝中並使基板表面平坦化，以形成接觸 孔C 2 〇 接著’如圖1 2所示，例如利用乾式蝕刻法去除露出於 接觸孔C2底部的鎢膜CM1，以使銅膜Mlc露出。另外，雖 未被特別限定，但是該配線溝HM2之形成及鎢膜CM 1之去 除的乾式餘刻例如可藉由改變蝕刻氣體的種類而連續進 行。 如此’由於係利用形成接觸孔C2及配線溝HM2之步驟 來去除露出於接觸孔C2底部的鎢膜CM1，所以不用增加新 的罩幕开> 成專之步驟即可選擇性地去除露出於接觸孔 底部的鎢膜CM1。其次去除硬式罩幕MK。 接著’為了去除已露出之銅膜Mlc上的氧化物，而在含 <T —之晨土兄中進行熱處理’或在含氫和氨或是氫或氨中 種與Ar(氬）等稀釋氣體的環境中使電漿產生並照射 -23- 1300970
至基板表面L或是以Ar等的稀釋氣體濺鍍蝕刻基板表面 ，在進行其中之任一單獨處理或者組合該等的處理之後， 就如圖13所示，在包含配線溝HM2及接觸孔以之内部的 TEOS膜26c上，例如利用低壓長距離濺鍍法沉積從下方依 序層疊例如氮化鈕（TaN)膜及鈕（Ta)膜的障壁膜pM2a。另 外，亦可利用CVD法來形成障壁膜PM2a。又，亦可使用 在銅膜Μ 1 b之形成步驟中所作詳細說明的離子化濺鍍法 來形成。如刖面所述若依據離子化錢鍍法，則可使沉積之 金屬離子具有定向性。又，在成膜後期，藉由增大偏壓來 濺鍍蝕刻沉積於配線溝及接觸孔底部的金屬，即可使已飛 散的金屬再次沉積於該等的側壁上，並可提高側壁底部之 高低差被覆性（階梯覆蓋能力）。 在此’障壁膜PM2a之膜厚，係在配線溝HM2之側壁形 成5 nm左右，在配線溝HM2之底部形成3〇 左右，在接 觸孔C2之側壁形成3 nm左右，在接觸孔㈡之底部形成2〇 nm左右。如此，藉由將配線溝HM2底部之障壁膜PM2a的 膜厚形成大於接觸孔C2底部之障壁膜pM2a的膜厚，則利 用錢鍵餘刻法去除後述之接觸孔C2底部的障壁膜pM2a， 即可在配線溝HM2底部殘存障壁膜PM2a。又藉由以異向 性（疋向性）變高的條件來進行障壁膜pM2a形成時之初期 階段的成臈條件，即可防止配線溝HM2底部或側壁、接觸 孔C2之側壁的障壁膜pM2a增厚到必要厚度以上。 接著’如圖14所示’去除接觸孔C2底部之障壁膜p M2 a ’以在障壁膜PM2a及已露出的銅膜Mlc上，形成銅膜pM2b -24 - 1300970 (19) I賴晰 。例如，可使用如面所述的離子化賤鐘法來進行障壁膜 PM2a之去除及銅膜PM2b之形成。 例如，將乾材與基板間的距離設為3〇〇 mm左右，將基 板溫度設為2 5度以下，且在初期階段，對基板施加較大的 D C或是RF偏壓，並對基板表面入射銅離子或環境中之氬 (A r )離子，藉此來錢鑛钱刻接觸孔c 2底部的障壁膜ρ μ 2 a 。此時，離子由於係對基板作大致垂直的入射，所以平面 部（配線溝Η Μ 2底部及接觸孔c 2底部），會優先被餘刻。在 此，如前面所述，由於係將配線溝ΗΜ2底部的障壁膜pM2a 之膜厚形成大於接觸孔C2底部的障壁膜PM2a之膜厚，所 以可一邊去除接觸孔C2底部的障壁膜P]VI2a，而一邊在配 線溝Η Μ 2底部殘存障壁膜ρ μ 2 a。 又，藉由適當選擇該蝕刻時的條件，並使已飛散的障 壁膜PM2a，再次沉積於配線溝11]^[1或接觸孔㈡之側壁底 部’即可提咼該等之側壁底部的高低差被覆性（階梯覆蓋 能力）。又，使在配線溝HM2或接觸孔C2之側壁上部（角隅 部）所沉積較厚的障壁膜PM2a，在此沉積於配線溝HM2* 接觸孔C2之側壁，即可使該等側壁之障壁膜pM2a的膜厚 均等化。 之後’如圖15所示，藉由減低偏壓、或中止偏壓之施 加’在配線溝Η Μ 2及接觸孔C 2内，沉積較薄的銅膜ρ μ 2 b 以作為電場電鑛用的種子膜。另外，此時亦如前面所述， 在基板上沉積一定的銅膜之後，藉由施加較大的偏壓，即 可提鬲配線溝HM2或接觸孔C2之側壁底部的銅膜pM2b之 -25- 1300970 (20)
高低差被覆性_ (階梯覆蓋能力）。 結果，在配線溝HM2之側部、底部及接觸孔C2之側部 上，透過障壁膜PM2a形成有銅膜PM2b，且在露出於接觸 孔C2底部之銅膜Ml c上，不透過障壁膜PM2a而直接形成 有銅膜PM2b。又，配線溝HM2之側部及底部的障壁膜 PM2a係5 nm左右，接觸孔C2之側部的障壁膜PM2a係3 nm 左右，而銅膜PM2b係1 0 nm左右。 如此，若在同一裝置内進行接觸孔C 2底部的障壁膜 PM2a之去除、和配線溝HM2及接觸孔C2内部的銅膜PM2b 之形成的話，則可防止障壁膜PM2a之氧化或異物附著在 膜上，並可提高障壁膜PM2a或銅膜PM2b之膜質。另外， 亦可藉由適當地變更偏壓等的條件而一邊進行接觸孔C2 底部的障壁膜PM2a之去除，一邊在其他部分（配線溝HM2 内部或接觸孔C2之侧壁上）形成銅膜PM2b。 當然’亦可使用不同的裝置來進行接觸孔c 2底部的障 壁膜PM2a之去除、及配線溝HM2内部及接觸孔c2内部的 銅膜PM2b之形成，例如，亦可在利用異向性蝕刻去除接 觸孔C2底部的障壁膜pM2a之後，在配線溝hM2及接觸孔 C2内部，利用濺鍍法形成銅膜pM2b。該情況，為了要去 除障壁膜PM2a及利用異向性㈣所露出之銅膜心表面 的氧化物或異物，亦可在例如含氫或氨等還原環境中進行 熱處理或電漿處理，或使用氟化氫（HF)等之洗淨液進行洗 淨等。 接著， 例如利用使用含硫酸銅之溶 液作為電鐘液的電 -26- 1300970 (21)
場電鍍法，在.銅膜PM2b上形成銅膜PM2c。此時，形成銅 膜PM2c俾於埋-設配線溝HM2及接觸孔C2。 其次，如圖1 6所示，在還原環境下對基板1進行退火 (熱處理）之後，例如利用CMP法或回蝕刻法去除配線溝 HM2及接觸孔C2外部之銅膜PM2c、PM2b及障壁膜pM2a ，藉以形成由銅膜PM2b、PM2c及障壁膜PM2a所構成的第 二層配線M2及連接第一層配線Μ 1與第二層配線的栓塞 (連接部）Ρ 2。在此，所謂第二層配線Μ 2，係指埋設於配 線溝ΗΜ2内部之銅膜PM2b、PM2c及障壁膜PM2a之意，所 謂栓塞P2，係指埋設於由配線溝HM2底部開始延伸之接觸 孑LC2内的銅膜PM2b、PM2c及障壁膜PM2a之意。 之後’進而在遝原ί展境下對基板1施予退火（熱處理）。 如此若依據本實施形態，則由於去除了第一層配線M j 與栓塞Ρ2之間的媽膜CM1及障壁膜PM2a，而使第一層配 線Μ 1與構成栓塞ρ 2之主要金屬的銅直接相接，所以可謀 求低電阻化。又’因可移動第一層配線Μ 1與栓塞ρ2之間 的銅原子，故可減少第一層配線M i與栓塞ρ 2之界面中的 二洞發生率，並可提南電子遷移特性。 亦即，在第一層配線]VH與栓塞（連接部）P2之連接部分 的接觸孔C2之底部，沒有形成接觸孔C2底部的障壁膜 PM2a及鎢膜CM1之雙方。亦，因接觸孔C2底部的障壁 膜PM2a及鎢膜CM1之雙方被去除，使第一層配線…丨與構 成栓塞P2之主要金屬的銅直接相接，而不會存在障壁金屬 與銅之界面，所以可防止因應力遷移而造成栓塞附近的斷 -27- 1300970 (22) 線。 又，由於鎢膜CM1及障壁膜PM2a—體化（依該等的膜而 連續覆蓋銅膜），所以其内部之銅膜可利用障壁金屬膜來 覆蓋其全表面，而可從構造中排除密接性較低的銅與絕緣 膜界面，並提高銅表面之密接性。結果，可抑制孔洞的發 生，並可提高電子遷移特性。 另一方面，鎢膜CM1及障壁膜PM2 a被去除的部分，只 有第一層配線Μ 1與栓塞P 2之間的部分而已，第一層配線 Ml或栓塞Ρ2的其他部分，由於被鎢膜CM1或是障壁膜 PM2a所覆蓋，所以1)可防止構成被埋設之導電性膜的金 屬（銅膜之情況為銅）擴散至絕緣膜中，且2)可藉由氧化矽 膜與導電性膜相接觸而防止導電性膜氧化。 又，由於係採用鎢膜以作為帽蓋導電性膜，所以與採 用氮化矽膜等之絕緣膜作為帽蓋膜的情況相較，可提高電 子遷移特性。此與前面所述者一樣，在銅一障壁膜界面與 銅一氮化石夕膜界面中，以銅一障壁膜界面之一方較不易擴 散銅所致。 又，由於沒有採用氮化矽膜等的絕緣膜作為帽蓋導電 性膜，所以可減低存在於配線間之絕緣膜的有效介電係數 。結果，可提高透過配線而傳遞的信號之傳遞速度，並可 實現半導體裝置之高速動作。另外，氮化矽膜之介電係數 為6〜8左右，而TEOS膜之介電係數為4。 又，第一層配線Μ 1及栓塞P 2，由於係被較堅固的鎢膜 CM1或障壁膜ΡΜ2 a所覆蓋，所以可防止因電子遷移造成 -28- 1300970
的配線等缺陷.。該種的應力，例如係因進行熱處理時施加 的熱應力所產生。尤其是，在本實施形態中，由於係採用 硬度較低的低介電絕緣膜，所以第一層配線Μ 1及栓塞P2 之保護，較有效。 又，由於係採用鎢膜作為帽蓋導電性膜，所以即使在 其下層之銅膜表面發生缺陷部，亦可將鎢膜埋設於其缺陷 中，以提高配線之可靠度，並提高製品良率。該銅膜表面 之缺陷，係因破碎、收縮或是到痕等所造成者。例如，在 利用CMP法進行銅膜之研磨時等作業中發生破碎或刮痕 ，且可能因熱處理或銅膜之埋設不良等而產生。 當因該種的缺陷，而在銅膜中或是銅膜與障壁膜之界 面產生間隙時，就會發生配線電阻之上升。又，該種的間 隙，係成為電子遷移的起點，並使其特性降低。又，在該 種的間隙上，當形成栓塞時接觸電阻就會上升。 若採用鎢膜作為帽蓋導電性膜的話，則藉由在該種的 間隙内埋設鎢膜即可修復間隙，並提高電子遷移，而可提 高半導體裝置之可靠度。又，可提高製品良率。 其次，如圖17所示，藉由在第二層配線M2上選擇成 長或優先成長鎢（W)，以在第二層配線M2(PM2c)上形成 2〜2 0 n m左右的鶬膜C Μ 2。鎢膜C Μ 2，例如係在0.3 T 〇 r r (0.3 χ 1.3 3 322 χ 102 Pa)、基座設定溫度460°C (基板實際 溫度43 0°C )，六氟化鎢（^\^6)流量5 see、氫（H2)流量500 see 之條件下，進行1. 5分鐘處理而形成。 利用該種處理，只在第二層配線Μ 2上選擇性地成長嫣 -29- 1300970 (24) ，或是比在T_E OS膜26c上更優先地在第二層配線M2上成 長鎢。另外，在此，雖係優先於鎢之成長速度且在較高的 溫度下進行處理，但是亦可在例如3 0 0 °C左右下進行處 理。 又，作為帽蓋導電性膜，除了鎢以外，亦可使用WN、 WSiN、CoWP、CoWB、TiN、TiSiN、Ta、TaN 或是丁aSiN 等之單層膜或是層疊該等中之任一種的層疊膜（二層膜或 三層膜等）。 另外，如前面所述，亦可在同一裝置内（原處）進行鎢 膜CM2形成前的退火、及鎢膜CM2之成膜。 又，為了先進行鎢膜CM2之成膜，並去除CMP後之基板 表面的銅污染，亦可進行採用例如氟化氫（HF)等之洗淨液 的洗淨或在3000 Pa之壓力下、氫（H2)流量500 cm3/min (seem)之環境下進行3分鐘的處理等。 又’為了去除成長於TEOS膜26c上的鎢膜，可進行前面
所述之銅的洗淨，並利用掀舉（丨ift_〇ff)效果，來去除TEOS 膜26c上的鎢膜。又，在形成鎢膜後，藉由對基板表面施 予較輕的CMP，亦可去除TEOS膜26c上的鎢膜。如此，藉 由去除ΤΕ Ο S膜2 6 c上的導電性物質，即可防止配線間短 路。 之後’如圖18所示，在TEOS膜26c及鎢膜CM2上，利用 CVD法依序沉積例如TEOS膜28a、SiOC膜2 8b及TEOS膜
Q c以作為絕緣膜。該等的膜，係與TEOS膜24a、24c及SiOC 膜24b同樣地形成。更且，在TE0S膜28c上，例如.依序形 -30-
1300970 (25) 成使用芳香族聚合物材料的低介電絕緣膜3〇b及TEOS膜 (未圖示）以作為絕緣膜。該等的膜，係與低介電絕緣膜22b 及TEOS膜22c同樣地形成。 接著，在上述五層之絕緣膜中，係與配線溝HM2及接觸 孔C2同樣，形成配線溝及接觸孔，該等的圖示貝U省略。 如此，藉由反覆形成絕緣膜、配線溝及接觸孔、及障 壁膜、銅膜、鎢膜，即可形成具有多層配線的半導體裝
置。 圖19及圖20係顯示五層配線（Ml〜M5)構造的一例。圖21 至圖23係圖19及圖20所示的半導體裝置之主要部分平面 圖；圖1 9係與A — A’剖面相對應；圖2 0係與B — B ’剖面相 對應。圖2 1係明示第一層配線μ 1至第五層配線M5之配置 的平面圖；為了易於了解該等關係起見，圖2 2係明示此中 的第一層配線Μ 1至第三層配線m3之配置；而圖2 3係明示 第三層配線Μ 3至第五層配線μ 5之配置者。
如圖19至圖23所示，第三層配線m3及其下面的栓塞Ρ3 ’係可與第二層配線M2及其下面的栓塞Ρ2同樣地形成，。 亦即’在絕緣膜（28與30)中，形成配線溝（ΗΜ3)及接觸 孔（C3)之後’在包含該等之内部的絕緣膜上依序形成障壁 膜（PM3a)及銅膜（PM3b與PM3c)的接觸孔3内形成有栓塞 P3 ° 在形成該接觸孔（C 3)時，事先去除下層配線表面上所形 成的鶴膜（CM2) ’且在形成銅膜（pm3b)之前，事先去除該 接觸孔（C3)底部的障壁膜（pM3a)。另外，亦可一邊形成銅 -31 - 1300970
(26) 膜（PM3b)，而一邊去除接觸孔（C3)底部的障壁膜（pM3a)。 結果’可謀求配線（M3)與栓塞（P3)間之接觸電阻的減低 ’且可獲得能提高電子遷移特性等的上述效果。 又，如圖1 9及圖2 0所示，第三層配線m3與第四層配線 M4及第四層配線M4與第五層配線M5，係分別透過障壁膜 PM4a與鎢膜CM3、障壁膜PM5a與鎢膜CM4而連接。此如 圖21及圖23所示，第三層配線M3至第五層配線M5，因其 配線寬度較大而可大幅地確保連接區域（栓塞P4或p5之直 #)。因而，即使介有障壁膜（PM4a、PM5a)與鶴膜（CM3 、C Μ 4)亦可形成較小的接觸電阻，且藉由省了去除連接 區域中之該等膜的步驟，即可謀求步驟之簡化。另外，構 成第五層配線Μ5之障壁膜PM5a，例如為TiN膜、Ti膜與 TiN膜之二層膜或是Ti膜與TiN膜與Ti膜之三層膜，PM5b 為鋁（A1)或是A1合金膜，其上部的PM5c係TiN膜或是Ti膜 與T i N膜之二層膜。又’在第五層配線Μ 5上，例如形成有 氧化矽膜與氮化矽膜之層疊膜3 8，以作為保護膜。 在此，如圖19及圖20所示，例如，有關第四層配線Μ4 及第五層配線Μ5上之鎢膜CM4、CM5，亦可形成比CM4 還薄的鎢膜CM5。如此藉由將上層配線上之鶴膜（第二帽 蓋障壁金屬膜）的膜厚，形成薄於下層配線上之鶴膜（第一 帽蓋障壁金屬膜）的膜厚’即可減低與上層配線間的連接 電阻。又，藉由加厚下層配線上的鎢膜即可確保可靠度之 邊限。 反之，例如，有關第四層配線Μ 4及第五層配線μ 5上之 -32-
1300970 (27)
鎢膜CM4、C_M5，亦可形成比CM5還薄的鎢膜CM4。形成 於上層配線上的接觸孔，一般而言由於其直徑較大，所以 即使加大上層配線上之鎢膜（第二帽蓋障壁金屬膜）的膜 厚亦不會給連接電阻帶來影響。又，在不會對連接電阻帶 來影響的程度範圍内，藉由加厚上層配線上的鶴膜即可讀 保可靠度之邊限。又，上層之配線，一般而言由於佈局規 則較為寬鬆，所以藉由加大鎢膜之膜厚而可能發生的短路 可能性亦可減低。又，藉由減薄下層配線上之鎢膜（第一 帽蓋障壁金屬膜），即可減低配線表面之凹凸，且可減低 配線間短路之可能性。另外，該種的凹凸由於在每次重疊 層時就會越加顯著，所以在配線表面之凹凸很顯著時，藉 由對其上部之絕緣膜使用塗敷膜即可使之平坦化。又，在 此，雖係就第四層配線M4及第五層配線M5上之鎢膜CM4 、CM5加以說明，但是有關第三層配線M3及第四層配線 M4上之鎢膜CM3、CM4，或第二層配線M2及第三層配線
M3上之鎢膜CM2、CM3亦為相同。 在形成層疊膜38之後，對基板表面施予NH3電漿處理。 利用該處理，會產生1)基板上所形成之構成配線（Ml〜M4) 的銅膜表面之還原，2)銅膜表面之氮化，3)基板上所形成 之TEOS膜等的絕緣膜表面之潔淨，4)絕緣膜表面之損傷 的回復，或5)絕緣表面之氮化等。結果，可謀求構成配線 之銅離子化的抑制，且可防止銅離子擴散至絕緣膜中，並 提高絕緣膜之特性。 -33- 1300970 (28) (實施形態2) _ 在本實施形德中，係就形成有配線溝及接觸孔之絕緣 膜的層疊構造例加以說明。 (1)在實施形態1中，雖係將配線溝HM2及接觸孔C2形成 於五層絕緣膜（24a、24b、24c、26b、26c)中（參照圖12) ，但是亦可省略該五層絕緣膜中的2 4 a。圖2 4係顯示本發 明實施形態2之半導體裝置之製造方法的基板主要部分剖 面圖。 以下，本發明實施形態之半導體裝置係按照其製造方 法加以說明。另外，第一層配_ Μ 1及其上部之鎢膜CM 1 的形成步驟為止，由於係與邊參照圖1至圖6而邊說明的實 施形態1之情況相同所以省略其說明。 接著，如圖24所示，在TEOS膜22c及鎢膜CM1上，利用 CVD法依序沉積例如SiOC膜24b及TEOS膜24c以作為絕緣 膜。接者’在TE0S膜24c上，依序形成使用芳香族聚合物 材料等之塗敷材料的低介電絕緣膜26b及TEOS膜26c以作 為絕緣膜。該等四層膜（24b、24c、26b、26c)之性質或形 狀’係如實施形態1中所詳細說明者一樣。 在該等四層膜（24b、24c、26b' 26c)之中的SiOC膜24b 上’形成有用以形成連接第一層配線Μ 1與第二層配線M2 之检塞（連接部）P2的接觸孔C2，而在TE0S膜24c、低介電 、、、巴緣膜26b及TEOS膜26c中，形成有配線溝HM2。 接著’與實施形態1同樣，在TEOS膜26c上，形成例如 苐二層配線形成區域開口的硬式罩幕（未圖示），更進一步 -34- (29) 1300970
幕上，形成第一層配線與第二層配線間之連接區 域開口的伞^ 幻先阻骐（未圖示）。 才妾 ，爿之 將光阻膜當作罩幕，藉由去除絕緣膜26及絕緣 膜2 4以形士从 、 战接觸孔C2。接著，在去除光阻膜之後，將硬 $罩幕作為罩幕，藉由去除絕緣膜26及TEOS膜24c以形成 配線溝H1VI9 〇 iVi2 °另外，亦可在形成配線溝HM2之後，形成接 觸孔C 2。 例如使用乾式I虫刻法來去除露出於接觸孔c 2底 σΡ之鎢膜CM 1，以使銅膜Μ 1 c露出。 香’雖係形成第二層配線M2及栓塞（連接部）Ρ2，但 疋以後的步驟，由於與實施形態1相同，所以僅敘述概 略。
亦即’與實施形態1同樣，在包含配線溝ΗΜ2及接觸孔 C2之内部的TEOS膜26c上，將障壁膜PM2a，在配線溝ΗΜ2 之側壁沉積5 n m左右，在配線溝η Μ 2之底部沉積3 0 n m左 右’在接觸孔C2之側壁沉積3 nm左右，在接觸孔C2之底 部沉積20 nm左右的膜厚。 接著，與實施形態1同樣，去除接觸孔C2底部之障壁膜 PM2a，並沉積較薄的銅膜PM2b以作為電場電鍵用的種子 膜之後，利用電場電鍍法，在銅膜PM2b上形成銅膜PM2c 。其次，在還原環境下對基板1施予退火（熱處理）之後， 例如利用CMP法或回蝕刻法去除配線溝HM2及接觸孔C2 外部之銅膜PM2c、PM2b及障壁膜PM2a，藉以形成由銅膜 PM2b、PM2c及障壁膜PM2a所構成的第二層配線層]M2及 -35- 1300970 (30) 連接第一層配線Μ 1與第二層配線的栓塞（連接部）P2。 其次，與實施形態1同樣’藉由在第二層配線Μ 2上選擇 成長或優先成長鎢（W)，以形成鎢膜CM2。 之後，如圖24所示，在TEOS膜26c及鎢膜CM2上，利用 CVD法依序沉積例如SiOC膜28b及TEOS膜28c以作為絕緣 膜。該等的膜，係與SiOC膜24b及TE0S膜24c同樣地形成 。更且，在TEOS膜28c上，例如依序形成使用芳香族聚合 物材料等之塗敷材料的低介電絕緣膜30b及TEOS膜（未圖 示）以作為絕緣膜。該等的膜，係與低介電絕緣膜22b及 TEOS膜22c同樣地形成。 接著’在上述四層之絕緣膜中，與配線溝HM2及接觸孔 C2同樣，係形成配線溝及接觸孔，而該等的圖示則省略。 如此若依據本實施形態，則由於係將配線溝HM2及接觸 孔C2形成於四層之絕緣膜（24b、24c、26b、26c)中，所以 與實施形態1相較，可簡化形成步驟。 又’由於去除了第一層配線M1與栓塞p2間的鎢膜CM 1 及障壁膜PM2a ’所以可謀求第一層配線M1與栓塞p2間之 接觸電阻的減低。又，可獲得在能提高電子遷移特性等之 實施形態1中所說明的效果。 (2)在實施形態1中，雖係將配線溝hm2及接觸孔C2形成 於五層之絕緣膜（24a、24b、24c、26b、26c)中，但是亦 可省略該五層絕緣膜中之2 6 c。圖2 5係顯示本發明實施形 態2之半導體裝置之製造方法的基板主要部分剖面圖。 以下’本發明實施形態之半導體裝置係按照其製造方 -36- 1300970 (31)
法加以說明。…另外，第一層配線Μ 1及其上部之鎢膜C Μ 1 的形成步驟為止，由於與邊參照圖1至圖6而邊說明之實施 形態1的情況相同所以省略其說明。 接著，如圖2 5所示，在基板1 (第一層配線Μ 1)上，利用 CVD法依序沉積例如TEOS膜24a、SiOC膜24b及TEOS膜 24c以作為絕緣膜。接著，在TE0S膜24c上，形成使用芳 香族聚合物材料等之塗敷材料的低介電絕緣膜26b以作為 絕緣膜。該等四層膜（24a、24b、24c、26b)之性質或形狀 ，係如實施形態1中所詳細說明者一樣。 在該專四層膜（24a、24b、24c、26b)之中的SiOC膜24b 及TEOS膜24a中，形成有用以形成連接第一層配線Mi與 第二層配線M2之栓塞（連接部）P2的接觸孔C2，而在TE〇s 膜24c及低介電絕緣膜26b中，形成有配線溝hm2。 接著，與實施形態1同樣，在低介電絕緣膜26b上，形 成例如第二層配線形成區域開口的硬式罩幕（未圖示）更 進一步在硬式罩幕上，形成第一層配線與第二層配線間之 連接區域開口的光阻膜（未圖示）。 接著，將光阻膜當作罩幕，藉由去除低介電絕緣膜26b 、TEOS絕緣膜24c及SiOC膜24b以形成接觸孔C2。接从 在去除光阻膜之後，將硬式罩幕作為罩暮，人 平香糟由去除低介 電絕緣膜26b及TEOS膜24c以形成配線溝hM2，円士 ζ，Μ時去除 接觸孔C2底部的TEOS膜24a。另外，亦可力 J」任形成配線溝 HM2之後，形成接觸孔C2。 接著，例如使用乾式蝕刻法來去除露出於接觸孔〇底 -37- 1300970 發明說 (32) 部之鎢膜c M i，以使銅膜Μ 1 C (第一層配線Μ 1)露出。 接著’雖係形成第二層配線M2及栓塞（連接部）P2，但 是以後的步驟，由於與實施形態丨相同，所以僅敘述概 略0
亦即，與實施形態1同樣，在包含配線溝HM2及接觸孔 C2之内部的低介電絕緣膜26|3上，將障壁膜P]v[2a，在配線 溝HM2之側壁沉積5 nm左右，在配線溝HM2之底部沉積30 nm左右，在接觸孔C2之側壁沉積3nm左右，在接觸孔C2 之底部沉積20 nm左右的膜厚。
接著’與貫施形態1同樣，去除接觸孔C2底部之障壁膜 PM2a，並沉積較薄的銅膜PM2b以作為電場電鍍用的種子 膜之後，利用電場電鍍法，在銅膜PM2b上形成銅膜PM2c 。其次，在還原環境下對基板1施予退火（熱處理）之後， 例如利用C Μ P法或回触刻法去除配線溝η Μ 2及接觸孔C 2 外部之銅膜PM2c、PM2b及障壁膜PM2a，藉以形成由銅膜 PM2b、PM2c及障壁膜PM2a所構成的第二層配線層m2及 連接第一層配線Μ 1與第二層配線的栓塞（連接部）p 2。 其次，與實施形態1同樣，藉由在第二層配線M2上選擇 成長或優先成長鎢（W)，以形成鎢膜CM2。 之後，如圖25所示，在低介電絕緣膜26b及鎢膜CM2上 ，利用CVD法依序沉積例如TEOS膜28a、SiOC膜28b及 TE0S膜28c以作為絕緣膜。該等的膜，係與TE0S膜24a、 SiOC膜24b及TEOS膜24c同樣地形成。更且，在teos膜28c 上，例如形成使用芳香族聚合物材料等之塗敷材料的低介 -38- (33) 1300970
電絕緣膜30b—以作為絕緣膜。該膜，係與低介電絕緣膜22b 同樣地形成。_ 接著’在上述四層之号緣膜中，與配線溝HM2及接觸孔 C2同樣’係形成配線溝及接觸孔，而該等的圖示則省略。 如此若依據本實施形態，則由於係將配線溝HM2及接觸 孔C2形成於四層之絕緣膜（24a、24b、24c、26b)中，所以 與實施形態1相較，可簡化形成步驟。另外，同樣地，因 係以TEOS膜22a及低介電絕緣膜22b來構成形成有第一層 配線的絕緣膜，故亦可省略實施形態1中所示的TE〇s膜 2 2 c。圖2 5係顯示省略2 2 c的情況之示意圖。 又’由於去除了第一層配線Μ 1與栓塞p 2間的鎢膜C Μ 1 及障壁膜ί Μ 2 a ’所以可謀求第一層配線μ 1與栓塞ρ 2間之 接觸電阻的減低。又，可獲得在能提高電子遷移特性等之 實施形態1中所說明的效果。 (實施形態3) 在實施形態1中，雖係在絕緣膜26及TEOS膜24c中，形 成埋设有弟一層配線Μ 2的配線溝Η Μ 2，但是亦可將該配 線溝ΗΜ2形成於絕緣膜26中。圖26係顯示本發明實施形態 3之半導體裝置之製造方法的基板主要部分剖面圖。 以下’本發明實施形態之半導體裝置係按照其製造方 法加以說明。另外，第一層配線Μ 1及其上部之鶴膜c Μ 1 的形成步驟為止，由於係與邊參照圖丨至圖6而邊說明的實 施形態1之情況相同所以省略其說明。 接著，如圖26所示，在TEOS膜22c及鎢膜CM1上，利用 -39- 1300970 (34)
CVD法依序沉積例如TEOS膜24a、SiOC膜24b及TEOS膜 24c以作為絕緣〜膜。接著’在TEOS膜24c上，依序形成使 用芳香族聚合物材料等之塗敷材料的低介電絕緣膜2613及 TEOS膜26c以作為絕緣膜。該等五層膜（24a、24b、24〇、 2 6b、2 6c)之性質或形狀，係如實施形態1中所詳細說明者 一樣。 在該等五層膜（24a、24b、24c、26b、26c)之中的TE0S膜 24a、24c及SiOC膜24b上，形成有用以形成連接第一層配 線Μ 1與第二層配線Μ 2之栓塞（連接部）p 2的接觸孔c 2，而 在低介電絕緣膜2 6 b及Τ Ε 0 S膜2 6 c中，形成有配線溝η Μ 2。 接著，與實施形態1同樣，在TEOS膜26c上，形成例如 第二層配線形成區域開口的硬式罩幕（未圖示），更進一步 在硬式罩幕上，形成第一層配線與第二層配線間之連接區 域開口的光阻膜（未圖示）。 接著，將光阻膜當作罩幕，藉由去除絕緣膜26(26b及26c) 、TEOS膜24c及SiOC膜24 b以形成接觸孔C2。接著，在去 除光阻膜之後，將硬式罩幕作為罩幕，藉由去除絕緣膜 26(26b及26c)以形成配線溝HM2，同時去除接觸孔C2底部 之TEOS膜24a。另外，亦可在形成配線溝HM2之後，形成 接觸孔C2。 接著，例如使用乾式蝕刻法來去除露出於接觸孔C2底 部之鎢膜C Μ 1，以使銅膜Μ 1 c露出。 接著，雖係形成第二層配線M2及栓塞（連接部）Ρ2，但 是以後的步驟，由於與實施形態1相同，所以僅敘述概 -40· 1300970
(35) 略0 亦即，與實施形態1同樣，在包含配線溝HM2及接觸孔 C2之内部的te〇S膜26c上，將障壁膜PM2a，在配線溝ΗΜ2 之侧壁沉積5 n m左右，在配線溝Η Μ 2之底部沉積3 0 n m左 右’在接觸孔C2之側壁沉積3 nm左右，在接觸孔C2之底 部 >儿積20 nm左右的膜厚。
接著，與實施形態1同樣，去除接觸孔C 2底部之障壁膜 PM2a，並沉積較薄的銅膜PM2b以作為電場電鍍用的種子 膜之後，利用電場電鍍法，在銅膜PM2b上形成銅膜PM2c 。其次，在還原環境下對基板1施予退火（熱處理）之後， 例如利用CMP法或回蝕刻法去除配線溝HM2及接觸孔C2 外部之銅膜PM2c、PM2b及障壁膜PM2a，藉以形成由銅膜 PM2b、PM2c及障壁膜PM2a所構成的第二層配線層m2及 連接第一層配線Μ 1與第二層配線的栓塞（連接部）p 2。
其次，與實施形態1同樣，藉由在第二層配線M2上選擇 成長或優先成長鎢（W)，以形成鎢膜CM2。 之後，如圖26所示，在TEOS膜26c及鎢膜CM2上，利用 CVD法依序沉積例如TEOS膜28a、SiOC膜28b及丁 EOS膜 2 8 c以作為絕緣膜。該等的膜，係與s i 0 C膜2 4 b及T E 0 S膜 24a、24c同樣地形成。更且’在TEOS膜28c上，例如依序 形成使用芳香族聚合物材料等之塗敷材料的低介電絕緣 膜3 0 b及T E 0 S膜（未圖示）以作為絕緣膜。該等的膜，係與 低介電絕緣膜22b及TEOS膜22c同樣地形成。 接著，在上述五層之絕緣膜中，與配線溝HM2及接觸孔 -41 -
1300970 (36) C 2同樣’係形成配線溝及接觸孔，而該等的圖示則省略 ， 如此，亦可將配線溝HM2形成於絕緣膜（26)中。 : 又，由於即使依本實施形態，亦可去除第一層配線Μ 1 ； 與栓塞Ρ2間的鎢膜CM1及障壁膜PM2a，所以可謀求第^ 層配線Μ 1與栓塞P2間之接觸電阻的減低。又，可獲得在 ’ 能提南電子遷移特性等之實施形態1中所說明的效果 (實施形態4) 在實施形態2中，雖係藉由在配線Μ 1、Μ2等上形成搞 ^ 膜C Μ 1、C Μ 2等，以防止構成配線之銅擴散至絕緣滕中 — 或防止因氧化矽膜等與銅膜間之接觸而造成氧化物之形 成等，但是亦可藉由在該鎢膜上進而形成較薄的氮化碎膜 以強化銅之擴散或氧化之防止。圖2 7係顯示本發明實施死" 態2之半導體裝置之製造方法的基板主要部分剖面圖。 以下，本發明實施形態之半導體裝置係按照其製造方 法加以說明。另外’第一層配線Μ 1及其上部之嫣膜^ Μ 的形成步驟為止，由於係與邊參照圖1至圖6而邊說明的貫 φ 施形態1之情況相同所以省略其說明。 、 接著，如圖27所示，利用CVD法沉積例如氮化矽膜401 以作為銅之擴散或氧化防止膜。該氮化矽膜之膜厚，係設 在20 nm以下。此係如實施形態1中所詳細說明般，因儘 · ▲ 量減少介電係數大之氮化矽膜的膜厚，以減低存在於配線 。 間之絕緣膜的有效介電係數之故。 、
接著，在氮化矽膜40 1上，利用CVD法依序沉積例如 SiOC膜24b及TEOS膜24c以作為絕緣膜。接著，在te〇S -42- 1300970 (37) 膜2 4 c上，例如依序形成使用芳香族聚合物材料之低介電 絕緣膜2 6 b及Τ Ε Ο S膜2 6 c以作為絕緣膜。該等四層膜（2 4 b 、2 4 c、2 6 b、2 6 c)之性質或形狀，係如實施形態1中所詳 細說明者一樣。 在該等四層膜（24b、24c、26b、26c)之中的SiOC膜24b 及氮化矽膜4 0 1中，形成有用以形成連接第一層配線μ 1 與第二層配線M2之栓塞（連接部）Ρ2的接觸孔C2，而在 丁 EOS膜24c、低介電絕緣膜26b及TE0S膜26c中，形成有 配線溝HM2。 接著，與實施形態1同樣，在TE 0 S膜2 6 c上，形成例如 第二層配線形成區域開口的硬式罩幕（未圖示），更進一步 在硬式罩幕上，形成第一層配線與第二層配線間之連接區 域開口的光阻膜（未圖示）。 接著，將光阻膜當作罩幕，藉由去除絕緣膜2 6及絕緣 膜24中之TE0S膜24c及SiOC膜24b以形成接觸孔C2。接著 ’在去除光阻膜之後，將硬式罩幕作為罩幕，藉由去除、絕 緣膜26(26b及2 6c)及TE0S膜24c以形成配線溝HM2。另外 ，亦可在形成配線溝HM2之後，形成接觸孔C2。 接著，例如使用乾式餘刻法來去除露出於接觸孔C 2底 部之氮化矽膜401及其下層的鎢膜CM1，以使銅膜Mlc露 出。 接著’雖係形成第二層配線Μ 2及栓:塞（連接部）p 2，作 是以後的步驟，由於與實施形態1相同，所以僅敘述概 略0 -43- 1300970
亦即’與實施形態1同樣，在包含配線溝HM2及接觸孔 C2之内部的TEOS膜26c上，將障壁膜PM2a，在配線溝HM2 之側壁沉積5 nm左右，在配線溝HM2之底部沉積3〇 左 右’在接觸孔C2之側壁沉積3 nm左右，在接觸孔C2之底 部沉積20 nm左右的膜厚。 接著，與實施形態i同樣，去除接觸孔C2底部之障壁膜 PM2a’並沉積較薄的銅膜pM2b以作為電場電鍍用的種子 膜之後，利用電場電鍍法，在銅膜PM2b上形成銅膜PM2c 。其次，在還原環境下對基板1施予退火（熱處理）之後， 例如利用CMP法或回触刻法去除配線溝HM2及接觸孔C2 外部之銅膜PM2c、PM2b及障壁膜PM2a，藉以形成由銅膜 PM2b、PM2c及障壁膜PM2a所構成的第二層配線層M2& 連接第一層配線Ml與第二層配線的栓塞（連接部）P2。 其次，與實施形態1同樣，藉由在第二層配線Μ 2上選擇 成長或優先成長鶴（W)，以形成鶴膜CM2。接著，在镇膜 C Μ 2上，更進一步利用C V D法沉積例如氮化矽膜4 〇 2以作 為銅之擴散或氧化防止膜。該氮化矽膜之膜厚，亦設在 2 0 n m以下。 之後，如圖2 7所示，在氮化矽膜4 0 2上，利用C VD法依 序沉積例如8丨0(：膜2813及丁£08膜28(：以作為絕緣膜。該等 的膜，係與SiOC膜24b及TEOS膜24c同樣地形成。更且， 在TE 0 S膜2 8 c上，例如依序形成使用芳香族聚合物材料等 之塗敷材料的低介電絕緣膜30b及TE0S膜（未圖示）以作 為絕緣膜。該等的膜，係與低介電絕緣膜22b及TEOS膜22c -44- 1300970
(39) 同樣地形成。_ 接著，在該等的絕緣膜中，與配線溝HM2及接觸孔C2 同樣，係形成配線溝及接觸孔，而該等的圖示則省略。 如此若依據本實施形態，則由於係在鎢膜CM1、CM2 上進而形成較薄的氣化石夕膜4 0 1、4 0 2，所以可強化銅之擴 散或乳化之防止。又’猎由將該氮化秒膜401、402之膜厚 设在2 0 n m以下，即可減低存在於配線間之絕緣膜的有效 介電係數。 又，由於去除了第一層配線Μ 1與栓塞P2間的鎢膜CM ! 及卩早壁膜Ρ Μ 2 a，所以可谋求第一層配線μ 1與栓塞p 2間的 接觸電阻’又’可獲付在能提南電子間一特性等之實施形 態1中所說明的效果。 (實施形態5) 在實施形態1中，雖係將埋設有配線Μ 1、M2之絕緣膜 的最上層當作TEOS膜22c、26c，但是亦可將之當作氮^化 矽膜。又，亦可將之當作介電係數較低於氮化矽膜之作為 障壁絕緣膜的TMS膜、SiC膜或是SiCN膜等。作為該等膜 的形成方法，例如可利用使用三甲氧基石夕烧及一氧化二氮 (N20)的CVD法來形成低介電絕緣膜。該情況的膜組成， 主要為SiON(將該膜稱為TMS膜）。或是，亦可使用三甲基 矽烷以形成SiC膜，或使用三甲基矽烷與氨以形成SiCN 膜。 、 亦即，本實施形態5係將實施形態1中之TEOS膜22c、26c ，當作氮化矽膜、SiON膜、TMS膜、SiC膜或是SiCN膜等 -45-
1300970 (40) 的障壁絕緣臈.5 0 1、5 0 2。 圖2 8係顯示-本發明實施形態5之半導體裝置之製造方 法的基板主要部分剖面圖。 以下，本發明實施形態之半導體裝置係按照其製造方 法加以說明。另外，氧化矽膜20及埋設於該膜中之栓塞 P 1的形成步驟為止，由於與邊參照圖1而邊說明之實施形 態1的情況相同所以省略其說明。 接著，如圖28所示，在氧化矽膜20及栓塞P1上，與實 施形態1同樣，例如形成TEOS膜22a以作為絕緣膜，接著 ，在TEOS膜22a上，塗敷低介電絕緣膜22b，並施予熱處 理。另外，亦可利用CVD法形成低介電絕緣膜。 接著，在低介電絕緣膜22b上，利用CVD法形成例如氮 化矽膜、SiON膜、TMS膜、SiC膜或是SiCN膜等的障壁絕 緣膜5 0 1，以作為銅之擴散或氧化之防止膜。 如此，以C VD法所形成的膜（2 2 a、5 0 1)來包夾低介電絕 緣膜22b之目的，係為了確保該等層疊膜之機械強度。又 ，在該等TEOS膜22a、低介電絕緣膜22b及氮化矽膜等的 障壁絕緣膜501之三層絕緣膜（22)中形成有配線溝HMi。 接著，利用光微影及乾式蝕刻技術去除第一層配線开< 成預定區域之絕緣膜22 (22 a、22b、501)藉以形成配線海 HM1。該配線溝HM1之深度例如為0.25 μπι，而寬度例如 為 0.1 8 μηι。 其次，在包含配線溝ΗΜ 1内的絕緣膜2 2上，與實施形賤 1同樣’例如利用藏鑛法沉積障壁膜]VI1 a，並在障壁膜jyj ^ -46 - 1300970 (41)
上，例如使用離子化濺鍍法形成較薄的銅膜Μ 1 b以作為電 場電鍍用的種子膜。接著，例如利用電場電鍍法，在銅膜 Μ 1 b上形成銅膜Μ 1 c。此時，以埋設於配線溝HM 1之方式 形成銅膜Μ 1 c。 其次，在還原環境下對基板1施予退火（熱處理）之後， 例如使用CMP法或回蝕刻法去除配線溝HM 1外部之鋼膜 Mlc、Mlb及障壁膜Mia，藉以形成銅膜Mlc、Mlb及障壁 膜Μ 1 a所構成的第一層配線Μ 1。此時，在第一層配線Μ 1 之形成區域以外的區域上，露出作為氮化矽膜、SiON膜 、TMS膜、SiC膜、SiOC膜、SiOCN膜或是SiCN膜的障壁 絕緣膜5 0 1。之後，進而在還原環境下對基板1施予退火 (熱處理）。 其认’與貫施形態1同樣，在第一層配線Μ 1上選擇成長 或優先成長例如鎢（W)作為帽蓋導電性膜，藉以在第一層 配線Ml上形成2〜2〇 nm左右的鎢膜CM1。另外，亦可在進 行嫣膜CM 1之成膜前，進行洗淨或氫處理。又，亦可在形 成嫣膜C Μ 1之後，進行洗淨。 接著’在作為氮化矽膜、SiON膜、TMS膜、SiC膜、SiOC 膜、Sl〇CN膜或是SiCN膜的障壁絕緣膜501及鎢膜CM1上 ’利用CVD法依序沉積例如TEOS膜24a、SiOC膜24b及 丁£〇8膜24C以作為絕緣膜。接著，在TEOS膜24c上，形成 例如使用芳香族聚合物材料之低介電絕緣膜26b以作為絕 、緣膜進而在其上部與作為氮化矽膜、SiON膜、TMS膜 、SiC膜、或是81(^膜的障壁絕緣膜5〇1同樣地，形成作 -47- 1300970
(42) 為氮化矽膜、.SiON膜、TMS膜、SiC膜、或是SiCN膜的障 壁絕緣膜502。-該等膜中，24a、24b、24c及26b之性質或 形狀，係與在實施形態1中所詳細說明者一樣。 該等的五層膜（24a、24b、24c、26b、502)之中，TEOS 膜24a及SiOC膜24b中，形成有用以形成連接第一層配線 Ml與第二層配線m2之栓塞（連接部）P2的接觸孔C2，而在 TE0S膜24c、低介電絕緣膜26b及氮化矽膜502中，形成有 配線溝HM2。 接著，與實施形態1同樣，在障壁絕緣膜5 0 2上，形成 例如第二層配線形成區域開口的硬式罩幕（未圖示），更進 一步在硬式罩幕上，形成第一層配線與第二層配線間之連 接區域開口的光阻膜（未圖示）。 接著，將光阻膜當作罩幕，藉由去除絕緣膜26(502及26b) 及TEOS膜24c及SiOC膜24b以形成接觸孔C2。接著，在去 除光阻膜之後，將硬式罩幕作為罩幕，藉由去除絕緣膜2 6 (5 02及26b)及TEOS膜24c以形成配線溝HM2，同時去除接 觸孑L C2底部的TEOS膜24a。另外，亦可在形成配線溝HM2 之後，形成接觸孔C2。 接著，例如使用乾式蝕刻法來去除露出於接觸孔C 2底 部之鎢膜CM 1，以使銅膜Μ 1 c露出。 接著，雖係形成第二層配線M2及栓塞（連接部）Ρ2，但 是以後的步驟，由於與實施形態1相同，所以僅敘述概 略0 亦即，與實施形態1同樣，在包含配線溝ΗΜ2及接觸孔 1300970 (43)
C2之内部之作為氮化矽膜、SiON膜、TMS膜、SiC膜、SiOC 膜、SiOCN膜或是SiCN膜的障壁絕緣膜502上，將障壁膜 P Μ 2 a ’在配線溝Η Μ 2之側壁沉積5 n m左右，在配線溝η Μ 2 之底部沉積30 nm左右，在接觸孔C2之側壁沉積3 nm左右 ，在接觸孔C2之底部沉積20 nm左右的膜厚。 接著，與實施形態1同樣，去除接觸孔C 2底部之障壁膜 PM2a’並沉積較薄的銅膜PM2b以作為電場電鑛用的種子 膜之後，利用電場電鍍法，在銅膜PM2b上形成銅膜pM2e 。其次，在還原環境下對基板1施予退火（熱處理）之後， 例如利用CMP法或回蝕刻法去除配線溝HM2及接觸孔C2 外部之銅膜PM2c、PM2b及障壁膜PM2a，藉以形成由銅膜 PM2b、PM2c及障壁膜PM2a所構成的第二層配線層m2及 連接第一層配線Μ 1與第二層配線的栓塞（連接部）p2。 其次’與實施形態1同樣，藉由在第二層配線Μ 2上選擇 成長或優先成長鎢（W)，以形成鎢膜CM2。 之後，如圖28所示，在障壁絕緣膜502及鎢膜CM2上， 利用CVD法依序沉積例如TEOS膜28a、SiOC膜28b及TEOS 膜28c以作為絕緣膜。該等的膜，係與si〇C膜24b及TEOS 膜24a、24c同樣地形成。更且，在TEOS膜28c上，例如依 序形成使用芳香族聚合物材料之低介電絕緣膜3 0b及氮化 矽膜、SiON膜、TMS膜、SiC膜、SiOC膜、SiOCN膜或是 SiCN膜（未圖示）以作為絕緣膜。該等的膜，係與低介電絕 緣膜22b及作為氮化矽膜、SiON膜、TMS膜、SiC膜、SiOC 膜、SiOCN膜或是SiCN膜的障壁絕緣膜502同樣地形成。 -49- (44)1300970
接著， 孔C 2同樣 略。 在占述五層之絕緣膜中 ，係形成配線溝及接觸 ，與配線溝HM2及接觸 孔，而該等的圖示則省 如此若依據本實祐形# , j，則由於係將配設有配線μ 1、 Μ2之絕緣膜的最上声杏知 、 曰田作鼠化矽膜、SiON膜、TMS膜、 iC膜或是SiCN膜等 / 丁』1早土、纟巴緣膜5 0 1、5 02，所以例如在 形成接觸孔C2時，即使合產4 之曰屋生罩幕偏移，且接觸孔C 2 (栓 土）之圖案，超過第一層配線M i上而到達氮化石夕膜5 〇工 上，亦可利用該障壁絕緣膜501，防止銅從構成栓塞”之 銅膜中擴冑，又可防止因銅膜與氧化石夕膜(低介電絕緣膜
Ub)相接而造成銅媒之氧化。另外，為了要減低存在於配 線間之絕緣膜的有效介電係數，則障壁絕緣膜之膜厚係以 儘量地小較佳。 亦即，如圖28所示’在為了配線之高密度化、高集成 化而將第—層配線Ml之配線寬度與接觸孔c2之直徑設計 成相等的情況’雖然在第—層配線m與接觸孔。之間會 因對準寬裕度而使罩幕產生對準偏移，但是即使在發生該 對準偏移的情況，由於在接觸孔C2之底部形成有障壁絕 緣膜5 0 1，所以可防止銅從構成栓塞p 2之銅膜中透過接觸 孔C2之底部而擴散至絕緣膜22b。 如此’即使在發生對準偏移的情況’由於亦可在接觸 孔C 2之底部確保銅之擴散的障壁性，所以可將第一層配 線Μ 1之配線寬度與接觸孔C2之直徑設計成相等，而可在 確保配線之可靠度的狀態下謀求配線之高密度化、高集成 -50-
1300970 (45) 化。 - 又，由於去除了第一層配線Ml與栓塞P2間的鎢膜CM1 及障壁膜PM2a，所以可謀求第一層配線M1與栓塞P2間之 接觸電阻的減低，又，可獲得在能提高電子遷移特性等之 實施形態1中所說明的效果。 (實施形態6) 在實施形態1中，雖係在去除接觸孔C2底部之障壁膜 PM2a之後，形成銅膜PM2b、PM2c，但是亦可不去除接觸 孔C 2底部之P早壁膜P Μ 2 a，使之殘存於第二層配線μ 2與栓 塞Ρ 2之間。圖2 9及圖3 0係顯示本發明實施形態6之半導體 裝置之製造方法的基板主要部分剖面圖。 以下，本發明實施形態之半導體裝置係按照其製造方 法加以說明。另外，第一層配線Μ 1及其上部之鎢膜C Μ 1 的形成步驟為止，由於與邊參照圖1至圖6而邊說明之實施 形態1的情況相同所以省略其說明。另外，在以下所示之 圖29中，省略氧化矽膜20中之栓塞pi(圖30至圖32亦為相 同）。 接著’如圖29所示，在基板丨（鎢膜cm 1)上，利用CVD 法依序沉積例如丁 EOS膜24 a、SiOC膜24b及TEOS膜24c以 作為絕緣膜。接著，在TE0S膜24c上，例如依序形成使用 芳香族聚合物材料之低介電絕緣膜26b及TE0S膜26c以作 為絕緣膜。該等的五層膜（24a、24b、24c、26b、26c)之 性質或形狀，係與實施形態1中所詳細說明者一樣。
該等的五層膜（24a、24b、24c、26b、26c)之中，SiOC -51 - 1300970 (46)
膜24b及TEO§|24a中，形成有用以形成連接第一層配線 Ml與第二層配娘m2之栓塞（連接部）P2的接觸孔C2，而在 TEOS膜24c、2 6c及低介電絕緣膜26b中，形成有配線溝 HM2。 接著，與實施形態1同樣，在TEOS膜26c上，形成例如 第二層配線形成區域開口的硬式罩幕（與圖9相同），更進 一步在硬式罩幕上，形成第一層配線與第二層配線間之連 接區域開口的光阻膜（與圖丨〇相同）。 接著’將光阻膜當作罩幕，藉由去除TEOS膜26c、低介 電絕緣膜26b及絕緣膜24之中的TEOS膜24c、24a及SiOC 膜24b以形成接觸孔C2(與圖10相同）。接著，在去除光阻 膜之後’將硬式罩幕作為罩幕，藉由去除丁£〇8膜26〇、24() 及低介電絕緣膜26b.以形成配線溝HM2(與圖1 1相同）。另 外，亦可在形成配線溝HM2之後，形成接觸孔C2。 接著，例如使用乾式蝕刻法來去除露出於接觸孔〇2底 部之鎢膜CM1，以使銅膜Mlc露出（與圖12相同）。另外， 雖亦可το全去除鎢膜CM丨，但是例如亦可使不連續的鎢膜 殘存於接觸孔底部。 接著，與實施形態1同 在包含配線溝HM2及接賙, C2之内部的TE0S膜26c上，將障壁膜，在配線溝肋 之侧壁沉積5 nm左右，在酉己線溝隨2之底部沉積3〇1^ 右’在接觸孔C2之側壁沉積3 卢亡，产社細 ^領J nm左右，在接觸孔^之^ 部沉積20 nm左右的膜厚。 其次，與實施形態1同樣，在障壁膜PM2a上，沉積較、 -52- 1300970
的銅膜PM2b_以作為電場電鍍用的種丰膜之後，利用電場 電鍍法，在銅膜PM2b上形成銅膜PM2c。其次，在還原環 境下對基板1施予退火（熱處理）之後，例如利用CMP法或 回蝕刻法去除配線溝HM2及接觸孔C2外部之銅膜PM2c、 PM2b及障壁膜PM2a，藉以形成由銅膜PM2b、PM2c及障 壁膜PM2a所構成的第二層配線層m2及連接第一層配線 Μ 1與第二層配線的栓塞（連接部）p 2。 其次，與實施形態1同樣，藉由在第二層配線Μ 2上選擇 成長或優先成長鶴（W)，以形成鶴膜CM2。 之後，如圖29所示，在TEOS膜26c及鎢膜CM2上，沉積 例如Τ Ε Ο S膜2 8 a等之絕緣膜以作為絕緣膜。 如此，在作為第一層配線Μ 1與栓塞（連接部）p 2之連接 部分的接觸孔C 2之底部，並未形成有接觸孔c 2底部之障 壁膜PM2a或鎢膜CM1之中的接觸孔C2底部之障壁膜 PM2a。亦即，由於只有接觸孔C2底部之鎢膜CM1被去除 ，而可刪除去除接觸孔C2底部之障壁膜pM2a的步驟，所 以比起實施形態1更可減低製造步驟。 又，若依據本實施形態，則由於去除了第一層配線M i 與栓塞P2間的鎢膜CM1，所以可謀求第一層配線mi與栓 塞P2間之接觸電阻的減低。另外，由於在第一層配線M i 與栓塞P2間介有障壁膜PM2a，所以其效果雖可能減低， 但是可獲得在提高電子遷移特性等之實施形態1中所說明 的效果。丹外，亦可藉由蝕刻障壁膜PM2 a之表面，於減 少其膜厚之後，沉積銅膜PM2b。 -53-
1300970 其次，使用·圖3 7說明將本實施形態6適用於為了配線之 高密度化、高集成化而將第一層配線Μ 1之配線寬产與接 觸孔C2之直徑設計成相等的情況之例子。如圖3 7所示， 為了配線之高密度化、高集成化而將第一層配線M1之配 線寬度與接觸孔C2之直徑設計成相等的情況，於形成接 觸孔C2時’雖然會因對準偏差而發生罩幕偏移，而接觸 孔C2之圖案，以超過第一層配線M1上而到達低介電絕緣 膜2 2 c上的方式形成’但是由於在接觸孔c 2側壁及底部形 成有障壁膜PM2a，所以在接觸孔C2底部可防止銅從構成 检塞P2之銅膜中擴散至絕緣膜22c。又，可防止因銅膜與 氧化矽膜（TEOS膜22 c)相接而造成銅膜之氧化。 亦即’即使在發生對準偏移的情況，由於亦可在接觸 孔C 2之底部確保銅之擴散的障壁性，所以可將第一層配 線Ml之配線寬度與接觸孔C2之直徑設計成相等，而可在 確保配線之可靠度的狀態下謀求配線之高密度化、高集成 化。又，由於可刪除去除接觸孔C2底部之障壁膜卩乂〜的 步驟，所以比起實施形態丨更可減低製造步驟。 又，如圖30所示，亦可將介於第一層配線M1與栓塞p2 間之障壁膜PM2 a形成不連續的膜。 亦即，障壁膜PM2a，係在接觸孔C2之底部，並非一樣 形成於底面之全面.上，而是局部形成，且在未被形成之部 分上係以使銅膜Mlc、Mlb與銅膜PM2b、PM2c直接接觸 的方式構成不連續的膜。 如此’在作為第一層配線Μ 1與栓塞（連接部）P2之連續 -54- 1300970 (49)
部分的接觸孔C2底部，係將銅膜之擴散防止用的障壁材 料構成作為不連續的膜。 作為形成該種不連續膜的方法，例如有在包含配線溝 HM2及接觸孔C2之内部的TEOS膜26c上，形成障壁膜 P Μ 2 a時，控制在接觸孔c 2之底部形成膜厚極薄之障壁膜 的成膜條件之方法。 又，例如，如前面所述，有以在包含配線溝Η Μ 2及接觸 孔C2之内部的teOS膜26c上，將障壁膜PM2a，在配線溝 HM2之側壁沉積5 nm左右，在配線溝HM2之底部沉積30 nm左右，在接觸孔c2之側壁沉積3 nm左右，在接觸孔C2 之底部沉積20 nm左右的膜厚之後，於去除接觸孔C2底部 之障壁膜PM2a時，該部位之障壁膜完全未被去除的方式 來控制蝕刻條件的方法。 如此，若將介於第一層配線Μ 1與栓塞P2間之障壁膜 Ρ Μ 2 a形成不連續的膜，即可更加謀求第一層配線μ 1與栓 塞Ρ 2間之接觸電阻的減低。又，玎獲得透過障壁膜ρ μ 2 a 之連續部’可使銅移動且提高電子邊移特性等之實施形態 1中所說明的效果。 (實施形態7) 在實施形態1中，雖係在去除接觸孔C2底部之鎢膜CM1 之後，形成銅膜PM2b、PM2c，但是亦可不去除接觸孔C2 底邻之鎢膜CM 1，使之殘存於第二層配線M2與拴塞p2之 間。圖3 1係顯示本發明實施形態7之半導體裝置之製造方 法的基板主要部分剖面圖。 -55- 1300970
以下，本發明實施形態之半導體裝置係按照其製造方 法加以說明。另外，第一層配線Μ 1及其上部之鎢膜C Μ 1 的形成步驟為止，由於與邊參照圖1至圖6而邊說明之實施 形態1的情況相同所以省略其說明。 接著，如圖31所示，在基板1(鎢膜CM1)上，利用CVD 法依序沉積例如TEOS膜24a、SiOC膜24b及TEOS膜24c以 作為絕緣膜。接著，在TE0S膜24c上，例如依序形成使用 芳香族聚合物材料之低介.電絕緣膜26b及TE0S膜26c以作 為絕緣膜。該等的五層膜（24a、24b、24c、26b、26c)之 性質或形狀，係與實施形態1中所詳細說明者一樣。 在該等的五層膜（24a、24b、24c、26b、26c)中之SiOC 膜24b及TEOS膜24a上，形成有用以形成連接第一層配線 Ml與第二層配線M2之栓塞（連接部）P2的接觸孔C2，而在 TEOS膜24c、26c及低介電絕緣膜26b中，形成有配線溝 HM2。 接著，與實施形態1同樣，在TEOS膜26c上，形成例如 第二層配線形成區域開口的硬式罩幕（與圖9相同），更進 一步在硬式罩幕上，形成第一層配線與第二層配線間之連 接區域開口的光阻膜（與圖1 〇相同）。 接著，將光阻膜當作罩幕，藉由去除TEOS膜26c、低介 電絕緣膜26b、TEOS膜24c、24a及SiOC膜24b以形成接觸 孔c2(與圖1〇相同）。接著，在去除光阻膜之後，將硬式罩 幕作為罩幕，藉由去除TEOS膜26c、24c及低介電絕緣膜 26b以形成配線溝HM2。另外，亦可在形成配線溝HM2之 -56- 1300970 (51)
後，形成接觸孔C 2 (與圖i 1相同）。其次，雖係在去除硬式 罩幕MK，並在-接觸孔C2之底部，露出鎢膜C 1的狀態下， 形成第二層配線M2及栓塞（連接部）P2，但是以後的步驟 ，由於與實施形態1相同，所以只敘述其概略。 亦即，與實施形態1同樣，在包含配線溝HM2及鎢膜CM 1 所露出之接觸孔C2内部的TE OS膜26c上，將障壁膜P M2 a ，在配線溝HM2之侧壁沉積5 nm左右，在配線溝HM2之底 部沉積30 nm左右，在接觸孔C2之側壁沉積3 nm左右，在 接觸孔C2之底部沉積20 nm左右的膜厚。 接著，與實施形態1同樣，在去除接觸孔C 2底部之障壁 膜PM2a’並沉積較薄的銅膜PM2b以作為電場電鏡用的種 子膜之後’利用電場電鍍法，在銅膜p Μ 2 b上形成銅膜 PM2c。其次，在還原環境下對基板1施予退火（熱處理）之 後，例如利用CMP法或回蝕刻法去除配線溝HM2及接觸孔 C2外部之銅膜PM2c、PM2b及障壁膜PM2a，藉以形成由銅 膜PM2b、PM2c及障壁膜PM2a所構成的第二層配線層Μ: 及連接第一層配線Μ 1與第二層配線的栓塞（連接部）p 2。 其次，與實施形態1同樣，藉由在第二層配線M2上選擇 成長或優先成長鎢（W)，以形成鎢膜CM2。 之後，如圖31所示，在TE0S膜26c及鎢膜CM2上，沉積 例如TE0S膜2 8a等之絕緣膜以作為絕緣膜。 如此若依據本實施形態，則由於係去除第一層配線M i 與栓塞P2間的障壁膜PM2a，所以可謀求第一層配線Μι與 栓塞P2間之接觸電阻的減低。另外，由於在第一層配線 -57- 1300970 (52)
Μ 1與检塞P2之間介有鎢膜1，所以其效果可能會減低 ’但是卻可獲得提高電子遷移特性等之實施形態1中所說 明的效果。 如此’在作為第一層配線Μ 1與栓塞（連接部）p2之連接 部分的接觸孔C2之底部，並未形成有接觸孔C2底部之障 壁膜PM2a或鎢膜CMl之中的接觸孔C2底部之障壁膜 PM2a。亦即’由於只有接觸孔C2底部之障壁膜PM2a被去 除，而可刪除去除接觸孔C2底部之鎢膜CM 1的步驟，所以 比起實施形態1更可減低製造步驟。 其次，使用圖3 8說明將本實施形態7適用於為了配線之 高密度化、高集成化而將第一層配線Μ 1之配線寬度與接 觸孔C 2之直徑設計成相等的情況之例子。如圖3 8所示， 絕緣膜2 2，係構成與實施形態5相同。亦即，如圖3 8所示 ，與實施形態5相同地在氧化矽膜2 0及栓塞ρ 1上，與實施 形態1同樣地形成例如Τ Ε Ο S膜2 2 a以作為絕緣膜，接著， 在TEOS膜22a上塗敷低介電絕緣膜22b，並施予熱處理。 另外，亦可利用CVD法來形成低介電絕緣膜。 接著，在低介電絕緣膜2以上，利用CVD法形成例如氮 化矽膜、SiON膜、TMS膜、SiC膜或是siCN膜等的障壁絕 緣膜5 0 1，以作為銅之擴散或氧化的防止膜。 以後的製造步驟由於與在上述之本實施形態7中邊參 照圖3 1而邊說明的製造步驟相同故省略之。 如此，由於係將埋设有配線Μ 1之絕緣膜的最上層當作 障壁絕緣膜50 1，所以例如在形成接觸孔C2時，即使會產 58- (53) 1300970 生罩幕偏移，且接觸孔C2 ^ , 口系 恙過弟一層配線Μ1上 而到達卩早壁絕緣膜501上， τ牙】用接觸孔C2底部之障壁 絕緣膜501，防止銅從構 ^ ^ 卷^之銅膜中擴散至絕緣膜 22b’又可防止因銅膜盘惫〆 …、 夕膜（低；|電絕緣膜22b)相接 而造成銅膜之氧化。另外， 局了要減低存在於配線間之絕 緣膜的有效介電係數，則障 干土、巴緣膜之膜厚係以儘量地小 較隹。 亦即，即使在發生對準偏移的情況，由於亦可在接觸 孔C2之底部確保銅之擴散的障壁性，所以可將第一層配 線M1之配線寬度與接觸孔C2之直徑設計成相#，而可在 確保配線之可靠度的狀態下謀求配線之高密度化、高集成 化又由於可刪除去除接觸孔C2底部之鎢膜CM1的步驟 ，所以比起實施形態1更可減低製造步驟。 (實施形態8) 在貫施形悲1中，雖係在配線Μ 1 ' Μ 2等上形成單層之 鎢膜CM 1、CM2等以作為帽蓋導電性膜，但是亦可層疊該 帽蓋導電性膜。圖3 2係顯示本發明實施形態8之半導體裝 置之製造方法的基板主要部分剖面圖。 以下，本發明實施形態之半導體裝置係按照其製造方 法加以說明。另外，第一層配線Μ 1及其上部之鎢膜CM 1 的形成步驟為止，由於與邊參照圖1至圖6而邊說明之實施 形態1的情況相同所以省略其說明。 接著，如圖3 2所示，藉由在氮環境下進行處理以將鎢 膜CM1形成氮化鎢膜CM la之後，與實施形態1同樣地藉由 -59- 1300970
在氮化鎢膜CM la上選擇成長或優先成長鎢（W)，以形成鎢 膜CMlb。利用〜該氮化鎢膜CMla與鎢膜CMlb構成帽蓋導 電性膜8 〇 1。 接著，在基板1 (鎢膜C Μ 1 b)上，利用C V D法依序沉積例 如TEOS膜24a、S i Ο C膜2 4 b及ΤΕ Ο S膜2 4 c以作為絕緣膜。 接著’在TEOS膜24c上，例如依序形成使用芳香族聚合物 材料之低介電絕緣膜26b及TEOS膜26c以作為絕緣膜。該 專的五層膜（24a、24b、24c、26b、26c)之性質或形狀， 係與實施形態1中所詳細說明者一樣。 在該等的五層膜（24a、24b、24c、26b、26c)之中的siOC 膜24b及TEOS膜24a中，形成有用以形成連接第一層配線 Ml與第二層配線M2之栓塞（連接部）P2的接觸孔C2，而在 TEOS膜24c、26c及低介電絕緣膜26b中，形成有配線溝 HM2。 接著，與實施形態1同樣，在TEOS膜26c上，形成例如 第二層配線形成區域開口的硬式罩幕（未圖示），更進一步 在硬式罩幕上，形成第一層配線與第二層配線間之連接區 域開口的光阻膜（未圖示）。 接著，將光阻膜當作罩幕’藉由去除TE0S膜26c、低介 電絕緣膜26b、TEOS膜24c、24a及SiOC膜24b以形成接觸 孔C2。接著，在去除光阻膜之後’將硬式罩幕作為罩幕 ，藉由去除TEOS膜26c、24c及低介電絕緣膜26b以形成配 線溝Η Μ 2。另外’亦可在形成配線溝Η Μ 2之後’形成接觸 孔C2 〇 -60- 1300970 (55)
接著，例却使用乾式蝕刻法來去除露出於接觸孔C2底 部之鎢膜CMlb及其下層的氮化鎢膜cMla，以使銅膜Mlc 露出。 接著，雖係形成第二層配線]V[ 2及栓塞（連接部）p 2，但 是以後的步驟，由、於與實施形態1相同所以僅敘述其概 略0
亦即，與實施形態丨同樣，在包含配線溝HM2及接觸孔 C2之内部的TEOS膜26c上’將障壁膜PM2a，在配線溝HM2 之側壁沉積5 nm左右，在配線溝HM2之底部沉積30 nm左 右，在接觸孔C2之側壁沉積3 nm左右，在接觸孔C2之底 部沉積20 nm左右的膜厚。
接著，與實施形態1同樣，在去除接觸孔C 2底部之障壁 膜PM2a，並沉積較薄的銅膜PM2b以作為電場電鍍用的種 子膜之後，利用電場電鍍法，在銅膜PM2b上形成銅膜 PM2c。其次，在還原環境下對基板}施予退火（熱處理）之 後’例如利用C Μ P法或回触刻法去除配線溝η Μ 2及接觸孔 C2外部之銅膜PM2c、PM2b及障壁膜PM2a，藉以形成由銅 膜PM2b、PM2c及障壁膜PM2a所構成的第二層配線層M2 及連接第一層配線Ml與第二層配線的栓塞（連接部）p2。 其次，與實施形態1同樣，藉由在第二層配線M2上，與 氮化鎢膜CMla及鎢膜CM2b同樣的形成氮化鎢膜CM2a及 鎢膜CM2b。 之後，如圖32所示，在TEOS膜26c及鎢膜CM2b上，利 用CVD法依序沉積例如TEOS膜28a、SiOC膜28b及TEOS膜 -61 - 1300970
(56) 2 8 c以作為絕」緣膜。更且’在T E 〇 S膜2 8 c上，例如依序形 成使使用芳香族聚合物材料之低介電絕緣膜3〇1)及TE〇s 膜（未圖示）以作為絕緣膜。 接著，與配線溝HM2及接觸孔C2同樣地，在上述五層 的絕緣膜中，形成配線溝及接觸孔，而該等的圖示則省略 之。 如此可將配線上的帽蓋導電性膜8 0 1、8 0 2形成層疊膜。 又，若依據本實施形態，則由於係去除第一層配線Μ 1 與栓塞Ρ 2間之氮化鶴膜C Μ 1 a、嫣膜c Μ 1 b及障壁膜Ρ Μ 2 a ，所以可謀求第一層配線Μ 1與栓塞p 2間之接觸電阻的減 低，又，可獲得提高電子遷移特性等之實施形態1中所說 明的效果。 (實施形態9) 在實施形態1中，雖係將接觸孔之直徑與其下層的配線 寬度形成大致相同的大小，但是亦可將下層之配線寬度形 成大於接觸孔之直徑，或可在配線之一部分上設置大於接 觸孔之直徑的連接區域。 例如，在實施形態1中，如圖22等所示，接觸孔（例如， C2)之直徑與其下層的配線寬度（例如，Ml之寬度）為大致 相同的大小。圖3 3係顯示第一層配線Μ 1、與第二層配線 M2及連接該等的栓塞Ρ2之圖案。圖34係圖33之C — Cf剖面 圖。如圖34所示，在栓塞P2形成於其内部的接觸孔（C2) 、及第二層配線M2形成於其内部的配線溝（HM2)之侧壁或 底面，形成有障壁膜PM2a。又，在圖34所示之剖面上雖 -62-
1300970 未顯示，但是在第一層配線Μ 1之表面，形成有鎢膜c Μ 1 以作為帽蓋導電性膜。然而，栓塞Ρ2與配線Μ 1間之障壁 膜PM2a及鎮膜CM1’由於被去除，所以可謀求检塞P2血 配線Μ 1間之接觸電阻的減低，且可獲得提高電子遷移特 性等之實施形態1中所說明的效果。 相對於此，如圖3 5所示’亦可在第一層配線μ 1之端部 設置連接區域Μ901。該連接區域Μ901，係形成大於第一 層配線Ml之寬度。又’在第二層配線M2之端部亦設有連 接區域M902。圖35係顯示本實施形態之第一層配線mi、 與第二層配線M2及連接該等的栓塞p2之圖案示意圖。又 ，圖3 6係圖3 5之C — C ·剖面圖。如圖3 6所示，在栓塞p 2形 成於其内部的接觸孔（C2)、及第二層配線M2形成於其内 部的配線溝（HM2)之側壁或底面，形成有障壁膜pM2a。又 ，在第一層配線Ml之表面，形成有鎢膜CM1以作為帽蓋 導電性膜，並在連接區域M901之外周表面，殘存鎢膜CM 1 以作為帽蓋導電性膜。 該情況，由於栓塞P2與配線M1間之障壁膜pM2a及鎢膜 CM1 ’亦被去除，所以可謀求栓塞p2與配線河1間之接觸 電阻的減低，且可獲得提高電子遷移特性等之實施形態i 中所說明的效果。 如此，在配線中設置寬度較寬之連接區域M9〇l、m9〇2 的情況，可確保形成於其上部之栓塞或配線圖案之對準寬 裕。 以上，雖係根據實施形態具體說明依本發明人所開發 -63- 1300970
(58) 元成的發明’_但疋本發明並未被限定於上述實施形態，只 要在未脫離其要旨的範圍内當然可作各種的變更。 尤其是’在本貫施形態1〜9中，雖係使用雙鑲嵌法，形 成例如第二層配線M2及連接部（栓塞）P2等，但是亦可使 用單鑲嵌法在其他步驟中形成第二層配線M 2與連接部 (栓塞）Ρ2。該情況，亦可藉由去除栓塞ρ2下層之第一層配 線Μ 1表面的帽蓋導電性膜或栓塞Ρ2底部之障壁膜，來謀 求接觸電阻之減低，並可謀求電子遷移特性之提高等。 又，亦可將具有本實施形態5所示之障壁絕緣膜5 0 1的 絕緣膜22應用在其他的實施形態2〜4及6〜9中。藉此即使 在發生對準偏移的情況，由於亦可在接觸孔c 2之底部確 保銅擴散之障壁性，所以可將第一層配線Μ 1之配線寬度 與接觸孔C 2之直徑設計成相同，且可在確保配線之可靠 度的狀悲下谋求配線之高密度化、高集成化。 又，亦可將本實施形態2〜4所示之絕緣膜22、24、26應 用在其他的實施形態6〜9中。 又，在本實施形態1等中，雖係舉MISFETQn作為半導 體元件之例，但是並非被限定於該等MISFET，亦可形成 雙載子電晶體等的其他元件。 又，在本實施形態6中，在第一層配線μ 1與作為栓塞 (連接部）Ρ2之連接部分的接觸孔C2底部，雖係揭示障壁膜 PM2a以作為構成不連續膜的障壁材料，但是並不限定於 此’亦可由鶴膜CM 1來形成構成不連續膜的障壁材料，或 由障壁膜PM2a與鎢膜CM1之雙方來形成。 -64-
1300970 (59) 又，在本實施形態1等中，雖係舉使用塗敷系材料來實 現層間絕緣膜之平坦化的例子，但是並不限定於此，亦可 使用CMP法來進行平坦化。又，雖係舉溝加工時所層疊化 之層間絕緣膜的蝕刻選擇比之差的例子，但是並不限定於 此，亦可為藉由進行乾式蝕刻之時間控制或蝕刻深度之監 視以在層間絕緣膜之途中結束溝加工的形態。 【發明之效果】
若要簡單說明依本案中所揭示之發明中作為其代表而 所得的效果，則如以下所述。
一包含有其表面具有帽蓋障壁金屬膜的配線部、及形 成於該上部且其周圍由障壁金屬層所被覆之導電體層所 構成的連接部之半導體裝置，其由於係去除連接部與配線 部之連接部分的障壁金屬層或帽蓋障壁金屬膜之至少其 中一方，所以可減低配線部與連接部間的接觸電阻。又， 可減低因電子遷移而造成空洞之發生率或斷線之發生率 。又，可提高半導體裝置之特性。 【圖式之簡單說明】 圖1係顯示作為本發明實施形態1之半導體裝置之製造 方法的基板主要部分剖面圖。 圖2係顯示作為本發明實施形態1之半導體裝置之製造 方法的基板主要部分剖面圖。 圖3係顯示作為本發明實施形態1之半導體裝置之製造 方法的基板主要部分剖面圖。 圖4係顯示作為本發明實施形態1之半導體裝置之製造 -65- 1300970 _ ㈣ 方法的基板鳥要部分剖面圖。 圖5係顯示作為本發明實施形態1之半導體裝置之製造 方法的基板主要部分剖面圖。 圖6係顯示作為本發明實施形態1之半導體裝置之製造 方法的基板主要部分剖面圖。 圖7係顯示作為本發明實施形態1之半導體裝置之製造 方法的基板主要部分剖面圖。 圖8係顯示作為本發明實施形態1之半導體裝置之製造 方法的基板主要部分剖面圖。 圖9係顯示作為本發明實施形態1之半導體裝置之製造 方法的基板主要部分剖面圖。 圖1 0係顯示作為本發明實施形態1之半導體裝置之製 造方法的基板主要部分剖面圖。 圖1 1係顯示作為本發明實施形態1之半導體裝置之製 造方法的基板主要部分剖面圖。 圖1 2係顯示作為本發明實施形態1之半導體裝置之製 造方法的基板主要部分剖面圖。 圖1 3係顯示作為本發明實施形態1之半導體裝置之製 造方法的基板主要部分剖面圖。 圖1 4係顯示作為本發明實施形態1之半導體裝置之製 造方法的基板主要部分剖面圖。 圖1 5係顯示作為本發明實施形態1之半導體裝置之製 造方法的基板主要部分剖面圖。 圖1 6係顯示作為本發明實施形態1之半導體裝置之製 -66-
1300970 (61) 造方法的基板主要部分剖面圖。 圖1 7係顯示-作為本發明實施形態1之半導體裝置之製 造方法的基板主要部分剖面圖。 圖1 8係顯示作為本發明實施形態1之半導體裝置之製 造方法的基板主要部分剖面圖。 圖1 9係顯示作為本發明實施形態1之半導體裝置之製 造方法的基板主要部分剖面圖。
圖20係顯示作為本發明實施形態1之半導體裝置之製 造方法的基板主要部分剖面圖。 圖2 1係顯示作為本發明實施形態1之半導體裝置之製 造方法的基板主要部分平面圖。 圖22係顯示作為本發明實施形態1之半導體裝置之製 造方法的基板主要部分平面圖。 圖23係顯示作為本發明實施形態1之半導體裝置之製 造方法的基板主要部分平面圖。
圖24係顯示作為本發明實施形態2之半導體裝置之製 造方法的基板主要部分剖面圖。 圖25係顯示作為本發明實施形態2之半導體裝置之製 造方法的基板主要部分剖面圖。 圖2 6係顯示作為本發明實施形態3之半導體裝置之製 造方法的基板主要部分剖面圖。 圖27係顯示作為本發明實施形態4之半導體裝置之製 造方法的基板主要部分剖面圖。 圖2 8係顯示作為本發明實施形態5之半導體裝置之製 -67-
1300970 (62) 造方法的基板主要部分剖面圖。 圖2 9係顯示-作為本發明實施形態6之半導體裝置之製 造方法的基板主要部分剖面圖。 圖3 0係顯示作為本發明實施形態6之半導體裝置之製 造方法的基板主要部分剖面圖。 圖3 1係顯示作為本發明實施形態7之半導體裝置之製 造方法的基板主要部分剖面圖。 圖3 2係顯示作為本發明實施形態8之半導體裝置之製 造方法的基板主要部分剖面圖。 圖3 3係顯示作為本發明實施形態之半導體裝置之製造 方法的基板主要部分平面圖。 圖3 4係顯示作為本發明實施形態之半導體裝置之製造 方法的基板主要部分剖面圖。 圖3 5係顯示作為本發明實施形態9之半導體裝置之製 造方法的基板主要部分平面圖。 圖3 6係顯示作為本發明實施形態9之半導體裝置之製 造方法的基板主要部分剖面圖。 圖3 7係顯示作為本發明實施形態6之半導體裝置之製 造方法的基板主要部分剖面圖。 圖3 8係顯示作為本發明實施形態7之半導體裝置之製 造方法的基板主要部分剖面圖。 【圖式代表符號說明】 1 半導體基板 la 半導體區域 -68- 1300970 (63) lb _氧化發膜 1 c -半導體區域 2 元件隔離 8 閘極絕緣膜 9 閘極 9 a 多晶碎膜 9b WN膜 9 c W膜 11 n_型半導體區域 13 側壁間隔件 14 η+型半導體區域 20 氧化矽膜 22 絕緣膜 22a TEOS膜（氧化矽膜） 22b 低介電絕緣膜 22c TEOS 膜 24 絕緣膜 24a TEOS 膜 24b SiOC 膜 24c TEOS 膜 26 絕緣膜 26b 低介電絕緣膜 26c TEOS 膜 28a TEOS 膜 參购狗
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1300970 28b -- SiOC 膜 28c TEOS 膜 30b 低介電絕緣膜 38 層疊膜 401 氮化碎膜 402 氮化矽膜 501 障壁絕緣膜 502 障壁絕緣膜 801 、 802 帽蓋導電性膜 M90卜 M902 連接區域 Cl 接觸孔 C2 接觸孔 C3 〜C5 接觸孔 CM1 鎢膜 CMla 氮化鎢膜 CMlb 鎢膜 CM2 鎢膜 CM2a 氮化鎢膜 CM2b 嫣膜 CM3 嫣膜 CM4 鶴膜 HM1 配線溝 HM2 配線溝 HM3、 HM4 配線溝 -70- 1300970 (65) Ml _ 第一層配線 Mia -障壁膜 Mlb 銅膜 Mlc 銅膜 M2 第二層配線 M3 第三層配線 M4 第四層配線 M5 第五層配線 M5a 障壁膜 M5b 鋁膜 MK 硬式罩幕 PI 栓塞 Pla 氮化鈦膜 Plb W膜 P2 栓塞 P3 栓塞 P4 栓塞 PM2a 障壁膜 PM2b 銅膜 PM2c 銅膜 PM4a 障壁膜 PM4b 銅膜 PM4c 銅膜 PM5a 障壁膜
-71 - 1300970 (66) PM5b --銅膜 PM5c _銅膜 Qn η通道 R1 光阻月
型 MISFET -72-

Claims (1)

13 0〇9SCb2370號專利申請案 —_一_一一 1 中文申請專利範圍替換本(97年5月） j jpoa修(更)正本| 拾、申讀專利範圍 1. 一種半導體裝置，其包含有： 第一層間絕緣膜，形成於半導體基板上，且具有配 線溝， 配線部，具有形成於上述配線溝之側壁與底面的第 一障壁金屬層、形成於上述第一障壁金屬層上俾於埋 入上述配線溝的第一導電體層、及形成於上述第一導 電體層之表面的帽蓋障壁金屬膜； 第二層間絕緣膜，形成於上述第一層間絕緣膜上， 且具有連接孔；以及 連接部，具有形成於上述連接孔之側壁與底面的第 二障壁金屬層、及形成於上述第二障壁金屬層上俾於 埋入上述連接孔的第二導電體層；其特徵為： 在上述連接部與上述配線部之連接部分中，上述連 接孔底面之上述第二障壁金屬層或上述帽蓋障壁金屬 膜之至少其中之一係被去除者。 2. 一種半導體裝置，其特徵為其係具有配線部與連接部 者，且其中： 上述配線部係具有第一導電體層、及形成於上述第 一導電體層之側面與底面俾於包圍上述第一導電體層 的第一障壁金屬層； 上述連接部係形成於上述配線部上，同時具有第二 導電體層、及形成於上述第二導電體層之側面俾於包 81474-970523.doc
1300970 圍上述第二導電體層的第二障壁金屬層； 在上述連接部與上述配線部之連接部分中，於上述 第二導電體層之底面以不連續方式形成有上述第二障 壁金屬層者。 3. —種半導體裝置，其特徵為其係具有形成於層間絕緣 膜中之配線部與連接部者，且其中： 上述配線部係包含有第一導電體層、形成於上述第 一導電體層之側面與底面俾於包圍上述第一導電體層 的第一障壁金屬層、及形成於上述第一導電體層之表 面的帽蓋障壁金屬層； 上述連接部係包含有第二導電體層、及形成於上述 第二導電體層之側面與底面中之至少上述側面上俾於 包圍上述第二導電體層的第二障壁金屬層； 在上述連接部與上述配線部之連接部分中，於上述 第二導電體層之底面並沒有形成或以不連續方式形成 有上述第二障壁金屬層或上述帽蓋障壁金屬膜之至少 其中之一者。 4. 如申請專利範圍第1至3項中任一項之半導體裝置，其 中，在上述配線部與上述連接部之連接部分中，上述 配線部係由寬於上述連接部的面積所構成。 5. 如申請專利範圍第1或3項之半導體裝置，其中上述帽 蓋障壁金屬膜係僅未形成有上述連接部與上述配線部 之連接部分。 6. 如申請專利範圍第1或3項之半導體裝置，其中上述連 81474-970523.doc
1300970 接孔底面之上述第二障壁金屬層係被去除者。 7. 如申請專利範圍第1或3項之半導體裝置，其中上述第 二導電體層底面之上述第二障壁金屬層係未被形成者 〇 8. —種半導體裝置之製造方法，其特徵為其包含有： 在半導體基板上形成第一層間絕緣膜的步驟； 在上述第一層間絕緣膜中形成配線溝的步驟； 在上述配線溝之側壁與底面形成第一障壁金屬層的 步驟； 在上述第一障壁金屬層上形成第一導電體層俾於埋 入上述配線溝的步驟； 在上述第一導電體層之表面形成帽蓋障壁金屬膜的 步驟； 在上述第一層間絕緣膜上形成第二層間絕緣膜的步 驟； 在上述第二層間絕緣膜上形成連接孔的步驟； 在上述連接孔之側壁與底面形成第二障壁金屬層的 步驟；以及 在上述第二障壁金屬層上形成第二導電體層俾於埋 入上述連接孔的步驟； 而在形成上述連接孔的步驟中，上述帽蓋障壁金屬 膜只去除上述連接孔與上述配線溝之重疊部分。 9. 如申請專利範圍第8項之半導體裝置之製造方法，其中 在上述配線溝與上述連接孔之重疊部分中，上述配線 81474-970523.doc 申請專利範圍繽頁^ 1300970 溝係由寬於上述連接孔的面積所構成。 10. 如申請專利範圍第8項之半導體裝置之製造方法，其更 包含有在形成上述第二導電體層的步驟之前，去除上 述連接孔底面之上述第二障壁金屬層的步驟。 11. 如申請專利範圍第1至3項中任一項之半導體裝置，其 中上述障壁金屬層係由Ta(短）、TaN(氮化钽）、TaSiN( 氮化钽矽化物）、W(鎢）、WN(氮化鎢）、WSiN (氮化 鎢矽化物）、Ti(鈦）、TiN(氮化鈦）、TiSiN(氮化鈦矽化 物）中之任一個單層膜，或層疊複數個該等中之任一個 的層疊膜所形成者。 12.如申請專利範圍第1至3項中任一項之半導體裝置，其 中上述帽蓋障壁金屬層係由W(鎢）、WN(氮化鶴）、 WSiN(氮化鎢矽化物） CoWP(鈷鎢磷）、CoWB (鈷鎢硼）、以c〇(鈷）為主成份的 金屬層、TiN(氮化鈦）、TiSiN(氮化鈦矽化物）、丁⑦（钽） 、TaN(氮化鈕）或Ta S丨N(氮化鈕矽化物）中之任—個單層 膜，或層疊複數個該等中之任二層的膜所形成者。 13.如申請專利範圍第1至3項中任一項之半導體裝置，其 中上述導電體層係由Cu(鋼）、以Cu(鋼）為主成份的金屬 層、A1(銘）、以八丨（銘）為主成份的金屬層、(銀）、以 Ag(銀）為主成份的金屬層中之任一個所形成者。 如申請專利範圍第8至1〇項中任一項之半導體裝置之 製造方法，其更包含有^Ta(组)、TaN(氮化岣二训( 虱化组砂化物）、W(嫣）、WN(氮化鎢）、WsiN (氣化 81474-970523.doc :申請專和範圍縝】 1300970 鎢矽化物）、Ti(鈦）、TiN(氮化鈦）、TiSiN(氮化鈦矽化 物）中之任一個單層膜，或層疊複數個該等中之任一個 的層疊膜，來形成上述障壁金屬層的步驟。
15.如申請專利範圍第8至1 0項中任一項之半導體裝置之 製造方法，其更包含有以W (嫣）、WN (氮化鶬）、W S i N ( 氮化鶴石夕化物）、以W(鶴）為主成份的金屬層、c〇Wp( 链鶴構）、CoWB(始鎮蝴）、以〇〇(鈷）為主成份的金屬層 、TiN(氮化鈦）、TiSiN(氮化鈦矽化物）、Ta(钽）、TaN( 氮化钽）或TaSiN(氮化鈕矽化物）中之任一個單層膜，或 層疊複數個該等中之任-;的晦· . 1 層的膜，來形成上述帽蓋障 壁金屬層的步驟。 16·如申請專利範圍第8至丨〇項中杯 貝干任一項之半導體裝置之 製造方法，其更包含有上述暮雷 / 電體層係由C u (銅）、以 Cn(銅）為主成份的金屬層、 (姑）、以A1 (鋁）為主居 份的金屬層、Ag(銀）、以A (銀） 马主成份的金屬層中 之任一個所形成的步驟。
17· —種半導體裝置之製造方 八符徵為包含有： (a) 在半導體基板上 駚恩沾此 ，邑緣膜中形成第一導謂 體層的步驟； (b) 在上述第一導電體層之表 膜的步驟； > 成帽蓋障壁金屬 第一絕緣膜上形 上形成第三絕緣 (〇依序在上述帽蓋障壁金屬臈及 成第二絕緣膜，而在上述第二絕緣膜 膜的步驟； 、 81474-970523.doc
1300970 (d) 選擇性地去除上述第二及第三絕緣膜以在上述 第二絕緣膜中形成連接孔、及在上述第三絕緣膜中形 成配線溝，藉以形成從上述配線溝之底部到達上述帽 蓋障壁金屬膜上的連接孔之步驟； (e) 在上述配線溝之側壁與底部及上述連接孔之側 壁與底部形成障壁金屬膜的步驟； (f) 去除上述連接孔底部之障壁金屬膜的步驟；以及 (g) 在上述配線溝及連接孔内形成第二導電體層的 步驟。 18. 如申請專利範圍第1 7項之半導體裝置之製造方法，其 中上述障壁金屬膜之形成步驟，係將上述障壁金屬膜 形成為：上述配線溝底部之障壁金屬膜的膜厚大於上 述連接孔底部之障壁金屬膜的膜厚者。 19. 如申請專利範圍第1 8項之半導體裝置之製造方法，其 中上述（f)步驟之上述連接孔底部的障壁金屬膜之去除 ，係利用異向性蝕刻法所進行者。 20. 如申請專利範圍第1 7項之半導體裝置之製造方法，其 中在上述（d)步驟與（e)步驟之間，具有： (h) 去除從上述連接孔底部露出之上述帽蓋障壁金 屬膜的步驟。 21. —種半導體裝置，其特徵為包含有： (a) 第一導電體層，形成於半導體基板上之第一絕緣 膜中； (b) 第二絕緣膜，形成於上述第一絕緣膜及第一導電 8M74-970523.doc -6-
1300970 體層上； (C)第三絕緣膜，形成於上述第二絕緣膜上； (d) 配線溝，形成於上述第三絕緣膜中； (e) 連接孔，其為形成於上述第二絕緣膜中的連接孔 ，且從上述配線溝之底部到達上述第一導電體層上； (f) 障壁金屬層，形成於上述配線溝之側壁與底部及 上述連接孔之側壁上； (g) 第二導電體層，形成於上述配線溝及連接孔内； 以及 (h) 帽蓋障壁金屬膜，形成於上述第一導電體層與上 述第二絕緣膜之間；其中 在上述第一導電體層與第二導電體層之間，並未形 成上述帽蓋障壁金屬膜及上述障壁金屬層。 22. —種半導體裝置，其特徵為包含有： (a) 第一導電體層，形成於半導體基板上之第一絕緣 膜中； (b) 第二絕緣膜，形成於上述第一絕緣膜及第一導電 體層上； .(c)第三絕緣膜，形成於上述第二絕緣膜上； (d) 配線溝，形成於上述第三絕緣膜中； (e) 連接孔，其為形成於上述第二絕緣膜中的連接孔 ，且從上述配線溝之底部到達上述第一導電體層上； (f) 障壁金屬層，形成於上述配線溝之側壁與底部及 上述連接孔之側壁與底部上； 81474-970523.doc
1300970 (g) 第二導電體層，形成於上述配線溝及連接孔内； 以及 (h) 帽蓋障壁金屬膜，形成於上述第一導電體層與上 述第二絕緣膜之間；其中 在上述第一導電體層與第二導電體層之間，並未形 成上述帽蓋障壁金屬膜。 23. —種半導體裝置，其特徵為包含有： (a) 第一導電體層，形成於半導體基板上之第一絕緣 膜中； (b) 障壁金屬層，形成於上述第一導電體層上； (c) 第二絕緣膜，形成於上述第一絕緣膜及障壁金屬 層上； (d) 第三絕緣膜，形成於上述第二絕緣膜上； (e) 配線溝，形成於上述第三絕緣膜中； (f) 連接孔，其為形成於上述第二絕緣膜中的連接孔 ，且從上述配線溝之底部到達上述障壁金屬層上； (g) 障壁金屬層，形成於上述配線溝之側壁與底部及 上述連接孔之側壁上；以及 (h) 第二導電體層，形成於上述配線溝及連接孔内； 其中 在上述第一導電體層與第二導電體層之間，並未形 成上述帽蓋障壁金屬膜。 24. 如申請專利範圍第8項之半導體裝置之製造方法，其中 對形成上述連接孔之步驟後所露出的上述第一導電體 81474-970523.doc
1300970 層表面，包含有： 在含氫或氨之環境中進行熱處理的步驟；以及 在含氫或氨中之任一種與稀有氣體的環境中產生電 漿並對之照射的步驟；或是 以稀有氣體濺鍍蝕刻基板表面之步驟中之至少一個 以上的步驟。 25.如申請專利範圍第1 0項之半導體裝置之製造方法，其 中對去除上述第二障壁金屬層之步驟後所露出的上述 第一導電體層表面，包含有： 在含氫或氨之環境中進行熱處理的步驟；以及 在含氫或氨中之任一種與稀有氣體的環境中產生電 漿並對之照射的步驟；或是 以含氟化氫之溶液來洗淨之步驟中之至少一個以上 的步驟。 81474-970523.doc -9 -
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049226B2 (en) 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
JP4198906B2 (ja) * 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
JP2004247337A (ja) * 2003-02-10 2004-09-02 Toshiba Corp 半導体装置及びその製造方法
JP2004273523A (ja) * 2003-03-05 2004-09-30 Renesas Technology Corp 配線接続構造
US7026714B2 (en) * 2003-03-18 2006-04-11 Cunningham James A Copper interconnect systems which use conductive, metal-based cap layers
JP2004356315A (ja) * 2003-05-28 2004-12-16 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20040245636A1 (en) * 2003-06-06 2004-12-09 International Business Machines Corporation Full removal of dual damascene metal level
JP2007502551A (ja) * 2003-06-13 2007-02-08 アプライド　マテリアルズ　インコーポレイテッド 銅メタライゼーションのためのａｌｄ窒化タンタルの集積
JP4638140B2 (ja) * 2003-07-09 2011-02-23 マグナチップセミコンダクター有限会社 半導体素子の銅配線形成方法
JP2005044910A (ja) * 2003-07-24 2005-02-17 Ebara Corp 配線形成方法及び配線形成装置
US7423343B2 (en) * 2003-08-05 2008-09-09 Semiconductor Energy Laboratory Co., Ltd. Wiring board, manufacturing method thereof, semiconductor device and manufacturing method thereof
JP2005064226A (ja) * 2003-08-12 2005-03-10 Renesas Technology Corp 配線構造
CN100342526C (zh) * 2003-08-22 2007-10-10 全懋精密科技股份有限公司 有电性连接垫金属保护层的半导体封装基板结构及其制法
KR100555515B1 (ko) * 2003-08-27 2006-03-03 삼성전자주식회사 코발트층 캡핑막을 갖는 반도체 소자 및 그 제조방법
US20050064629A1 (en) * 2003-09-22 2005-03-24 Chen-Hua Yu Tungsten-copper interconnect and method for fabricating the same
JP4041785B2 (ja) * 2003-09-26 2008-01-30 松下電器産業株式会社 半導体装置の製造方法
JP4179186B2 (ja) * 2004-02-25 2008-11-12 ソニー株式会社 配線基板およびその製造方法および半導体装置
JP4339152B2 (ja) 2004-03-08 2009-10-07 富士通マイクロエレクトロニクス株式会社 配線構造の形成方法
JP2005347511A (ja) * 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7301239B2 (en) * 2004-07-26 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wiring structure to minimize stress induced void formation
JP4417202B2 (ja) * 2004-08-19 2010-02-17 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2006165115A (ja) * 2004-12-03 2006-06-22 Toshiba Corp 半導体装置
JP4963349B2 (ja) * 2005-01-14 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2006202852A (ja) * 2005-01-18 2006-08-03 Toshiba Corp 半導体装置
US7332428B2 (en) * 2005-02-28 2008-02-19 Infineon Technologies Ag Metal interconnect structure and method
JP5204370B2 (ja) * 2005-03-17 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2006278635A (ja) * 2005-03-29 2006-10-12 Fujitsu Ltd 半導体装置の製造方法及びその製造に用いられる成膜装置
JP2006324584A (ja) * 2005-05-20 2006-11-30 Sharp Corp 半導体装置およびその製造方法
US7544606B2 (en) * 2005-06-01 2009-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method to implement stress free polishing
TWI267195B (en) * 2005-06-20 2006-11-21 Au Optronics Corp Switching device for a pixel electrode and methods for fabricating the same
CN100446274C (zh) * 2005-07-07 2008-12-24 友达光电股份有限公司 像素电极的开关元件及其制造方法
KR100784074B1 (ko) * 2005-07-07 2007-12-10 주식회사 하이닉스반도체 반도체 소자의 비트 라인 형성 방법
DE102005052052B4 (de) * 2005-10-31 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Ätzstoppschicht für Metallisierungsschicht mit verbesserter Haftung, Ätzselektivität und Dichtigkeit und Verfahren zur Herstellung eines dielektrischen Schichtstapels
US7655972B2 (en) * 2005-11-21 2010-02-02 International Business Machines Corporation Structure and method for MOSFET with reduced extension resistance
JP2008028058A (ja) 2006-07-20 2008-02-07 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置の製造装置、半導体装置及び記憶媒体
JP5072091B2 (ja) * 2006-12-08 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5267130B2 (ja) * 2006-12-22 2013-08-21 日本電気株式会社 半導体装置およびその製造方法
US7859113B2 (en) * 2007-02-27 2010-12-28 International Business Machines Corporation Structure including via having refractory metal collar at copper wire and dielectric layer liner-less interface and related method
KR100824637B1 (ko) * 2007-06-26 2008-04-25 주식회사 동부하이텍 Ｎｏｒ 플래쉬 디바이스 및 그의 제조 방법
US7960036B2 (en) * 2007-07-31 2011-06-14 International Business Machines Corporation Semiconductor structure and method of manufacturing same
KR100902106B1 (ko) * 2007-10-31 2009-06-09 주식회사 하이닉스반도체 텅스텐함유막이 포함된 패턴을 구비한 반도체소자의 제조방법
DE102008016431B4 (de) * 2008-03-31 2010-06-02 Advanced Micro Devices, Inc., Sunnyvale Metalldeckschicht mit erhöhtem Elektrodenpotential für kupferbasierte Metallgebiete in Halbleiterbauelementen sowie Verfahren zu ihrer Herstellung
US20090269507A1 (en) * 2008-04-29 2009-10-29 Sang-Ho Yu Selective cobalt deposition on copper surfaces
DE102008021568B3 (de) 2008-04-30 2010-02-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren der Erosion einer Metalldeckschicht während einer Kontaktlochstrukturierung in Halbleiterbauelementen und Halbleiterbauelement mit einem schützenden Material zum Reduzieren der Erosion der Metalldeckschicht
WO2009134386A1 (en) * 2008-04-30 2009-11-05 Advanced Micro Devices, Inc. Method of reducing erosion of a metal cap layer during via patterning in semiconductor devices
US7968460B2 (en) * 2008-06-19 2011-06-28 Micron Technology, Inc. Semiconductor with through-substrate interconnect
DE102008030849B4 (de) * 2008-06-30 2013-12-19 Advanced Micro Devices, Inc. Verfahren zur Reduzierung der Leckströme in dielektrischen Materialien mit Metallgebieten und einer Metalldeckschicht in Halbleiterbauelementen
US20100084766A1 (en) * 2008-10-08 2010-04-08 International Business Machines Corporation Surface repair structure and process for interconnect applications
US7867891B2 (en) * 2008-12-10 2011-01-11 Intel Corporation Dual metal interconnects for improved gap-fill, reliability, and reduced capacitance
US8324686B2 (en) * 2009-01-16 2012-12-04 Infineon Technologies Austria Ag Semiconductor device and method for manufacturing
JP5190415B2 (ja) * 2009-06-04 2013-04-24 パナソニック株式会社 半導体装置
JP5671253B2 (ja) * 2010-05-07 2015-02-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5755471B2 (ja) * 2011-03-10 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8518818B2 (en) 2011-09-16 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse damascene process
KR101713920B1 (ko) 2011-09-29 2017-03-09 인텔 코포레이션 반도체 응용을 위한 양전성 금속 포함 층
CN114121785A (zh) * 2011-11-04 2022-03-01 英特尔公司 形成自对准帽的方法和设备
KR102306796B1 (ko) 2011-11-04 2021-09-30 인텔 코포레이션 자기 정렬 캡의 형성 방법 및 장치
KR20130056014A (ko) * 2011-11-21 2013-05-29 삼성전자주식회사 듀얼 다마신 배선 구조체를 포함하는 반도체 소자
CN102593098A (zh) * 2012-02-27 2012-07-18 北京大学 一种集成电路金属互连结构及其制备方法
US9299638B2 (en) 2012-12-06 2016-03-29 Globalfoundries Inc. Patterning transition metals in integrated circuits
US9318447B2 (en) * 2014-07-18 2016-04-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of forming vertical structure
US9368443B1 (en) * 2015-01-20 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory metal scheme
US9287183B1 (en) * 2015-03-31 2016-03-15 Lam Research Corporation Using electroless deposition as a metrology tool to highlight contamination, residue, and incomplete via etch
CN106531776B (zh) * 2015-09-11 2021-06-29 联华电子股份有限公司 半导体结构
JP6329199B2 (ja) * 2016-03-30 2018-05-23 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
KR102217242B1 (ko) 2017-03-08 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN108573949B (zh) * 2017-03-08 2022-04-05 三星电子株式会社 集成电路器件及其制造方法
US10510657B2 (en) * 2017-09-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with interconnecting structure and method for manufacturing the same
KR20200016472A (ko) * 2018-08-07 2020-02-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11114336B2 (en) * 2018-11-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11222843B2 (en) 2019-09-16 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for forming the same
US11227833B2 (en) 2019-09-16 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for forming the same
US11699618B2 (en) * 2020-01-24 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k dielectric damage prevention
US20210391176A1 (en) * 2020-06-16 2021-12-16 Applied Materials, Inc. Overhang reduction using pulsed bias
US20220384366A1 (en) * 2021-06-01 2022-12-01 Cree, Inc. Multilayer encapsulation for humidity robustness and related fabrication methods

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100212098B1 (ko) * 1987-09-19 1999-08-02 가나이 쓰도무 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법
US5300813A (en) * 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5858868A (en) * 1992-05-08 1999-01-12 Yamaha Corporation Method of manufacturing a laminated wiring structure preventing impurity diffusion therein from N+ and P+ regions in CMOS device with ohmic contact
US5674787A (en) * 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
JP3281260B2 (ja) * 1996-05-21 2002-05-13 株式会社東芝 半導体装置の製造方法
JP3456391B2 (ja) * 1997-07-03 2003-10-14 セイコーエプソン株式会社 半導体装置の製造方法
JPH11145138A (ja) * 1997-11-10 1999-05-28 Hitachi Ltd 半導体装置およびその製造方法
US6114243A (en) * 1999-11-15 2000-09-05 Chartered Semiconductor Manufacturing Ltd Method to avoid copper contamination on the sidewall of a via or a dual damascene structure
KR100367734B1 (ko) * 2000-01-27 2003-01-10 주식회사 하이닉스반도체 반도체 소자의 배선형성 방법
JP2001284449A (ja) * 2000-03-31 2001-10-12 Sony Corp 半導体装置の製造方法
US6380084B1 (en) * 2000-10-02 2002-04-30 Chartered Semiconductor Manufacturing Inc. Method to form high performance copper damascene interconnects by de-coupling via and metal line filling
JP4523194B2 (ja) * 2001-04-13 2010-08-11 富士通セミコンダクター株式会社 半導体装置とその製造方法
US6531780B1 (en) * 2001-06-27 2003-03-11 Advanced Micro Devices, Inc. Via formation in integrated circuit interconnects
JP4198906B2 (ja) * 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法

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