JP4638140B2 - 半導体素子の銅配線形成方法 - Google Patents

半導体素子の銅配線形成方法 Download PDF

Info

Publication number
JP4638140B2
JP4638140B2 JP2003424483A JP2003424483A JP4638140B2 JP 4638140 B2 JP4638140 B2 JP 4638140B2 JP 2003424483 A JP2003424483 A JP 2003424483A JP 2003424483 A JP2003424483 A JP 2003424483A JP 4638140 B2 JP4638140 B2 JP 4638140B2
Authority
JP
Japan
Prior art keywords
copper wiring
copper
forming
insulating film
heat treatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003424483A
Other languages
English (en)
Other versions
JP2005033164A (ja
Inventor
祥 均 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MagnaChip Semiconductor Ltd
Original Assignee
MagnaChip Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020030046291A external-priority patent/KR20050006468A/ko
Priority claimed from KR1020030046292A external-priority patent/KR100546940B1/ko
Application filed by MagnaChip Semiconductor Ltd filed Critical MagnaChip Semiconductor Ltd
Publication of JP2005033164A publication Critical patent/JP2005033164A/ja
Application granted granted Critical
Publication of JP4638140B2 publication Critical patent/JP4638140B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

本発明は、半導体素子の銅配線形成方法に係り、特に、ダマシンパターン内に形成された銅配線の銅移動を抑制しながら、隣り合う銅配線相互間の電気的短絡現象を防止するうえ、表面平坦化で後続の工程を容易にすることが可能な半導体素子の銅配線形成方法に関する。
一般に、半導体産業が超大規模集積回路(Ultra Large Scale Integration:ＵＬＳＩ)
へ移行するにつれて、素子のジオメトリ(geometry)がサブハーフミクロン(sub-half-micron)領域に減少し続ける反面、性能向上及び信頼度の面において回路密度は増加しつつある。このような要求に応えて、半導体素子の金属配線を形成するにおいて、銅はアルミニウムに比べて融点が高くてエレクトロマイグレーション(electro-migration：ＥＭ)に対する抵抗が大きくて素子の信頼性を向上させることができ、比抵抗が低くて信号伝達速度を増加させることができるため、集積回路に有用な相互連結材料(interconnection material)として用いられている。
現在、使用可能な銅埋め込み方法としては、物理気相蒸着法（ＰＶＤ）／リフロー、化学気相蒸着法（ＣＶＤ）、電気メッキ(Electroplating)法、無電解メッキ法(electroless-plating)などが挙げられるが、この中でも好まれる方法は銅埋め込み特性が比較的良好な電気メッキ法と化学気相蒸着法である。
金属配線の材料として銅を採用しながら、半導体素子の銅配線形成工程に、下部層と電気的に連結するためのビアコンタクトホール、及び金属配線の位置するトレンチを同時に形成させるダマシン技法が広く適用されている。ダマシンパターンが形成されるべき層間絶縁膜として、誘電率の低い低誘電絶縁物質が適用されている。
ビアコンタクトホール及びトレンチからなるダマシンパターンに銅配線を形成するためには、前記いろいろの方法でダマシンパターンに銅を埋め込ませた後、埋め込まれた銅層を化学的機械的研磨ＣＭＰ工程で研磨し、隣り合う銅配線から隔離させる。
図１は従来の半導体素子の銅配線形成方法を説明するための素子の断面図である。
基板１１上に第１層間絶縁膜１２及び研磨停止層１３を形成し、ダマシン技法で研磨停止層１３及び第１層間絶縁膜１２をエッチングしてダマシンパターン１４を形成する。
ダマシンパターン１４を含んだ研磨停止層１３の表面に沿って銅拡散防止導電膜１５を形成し、ダマシンパターン１４が十分埋め込まれるように銅層を形成する。化学的機械的研磨工程を研磨停止層１３が露出されるまで行い、ダマシンパターン１４内に銅配線１６を形成する。その後、銅配線１６を含んだ全体構造上に銅拡散防止絶縁膜１００及び第２層間絶縁膜１７を形成する。
前記従来の方法は、銅配線１６から銅原子が外部に拡散されることを防止するために、銅拡散防止導電膜1５と銅拡散防止絶縁膜１００で銅配線１６を密封している。ところで、従来の方法によって形成された銅配線１６を有する素子は、銅原子の移動(Electro-migration and stress migration)によって発生する大部分の配線信頼性不良が、指示符号「Ａ」に示すように、銅拡散防止絶縁膜１００と銅拡散防止導電膜１５との界面に発生している。このような現象は銅拡散防止絶縁膜１００と下部層１３、１５及び１６との接合性不足に起因する。
したがって、本発明の目的は、従来の問題点であるダマシンパターン内に形成された銅配線の銅移動を防止して素子の電気的特性を向上させ、隣り合う銅配線相互間の電気的短絡現象を防止するうえ、表面平坦化で後続工程を容易に行うことが可能な半導体素子の銅配線形成方法を提供することにある。
上記目的を達成するために、本発明の一実施例に係る半導体素子の銅配線形成方法は、層間絶縁膜にダマシンパターンが形成された基板を提供する第１段階と、前記ダマシンパターンを含んだ構造上に銅拡散防止導電膜及び銅層を形成する第２段階と、化学的機械的研磨工程によって銅配線を形成するが、前記銅配線の表面が前記層間絶縁膜の表面より凹んで低くなるようにする第３段階と、前記銅配線の表面が前記層間絶縁膜の表面よりさらに低くなるように洗浄する第４段階と、前記銅配線上部が凹んだ表面から膨らんだ表面になるように熱処理する第５段階と、銅配線の表面に生成される不純物を除去するためにプラズマ処理する第６段階と、銅拡散防止特性がありかつ流動性に優れた物質をスピンオン蒸着法で塗布した後、熱処理して、前記銅配線上部を含んだ全体構造上に、銅拡散防止絶縁膜を形成する第７段階とを含むことを特徴とする。
本発明の一実施例によれば、銅拡散防止絶縁膜がダマシンパターン内に形成されるだけでなく、全体構造上にも形成され、銅の移動を抑制する障壁の役割を果たして配線の信頼性を向上させるとともに、銅配線の上部を含んだ全体面が段差なしで平坦化され、後続で行われるフォトリソグラフィ工程及びエッチング工程などを容易にして工程上の信頼性を向上させることができる。
また、本発明の他の実施例によれば、銅配線上部が周辺の低誘電率層間絶縁膜の表面より低くなるようにし、銅配線上部の選択的銅拡散防止導電膜が周辺の低誘電率の層間絶縁膜と段差発生なしでダマシンパターン内に形成されるようにするので、選択的銅拡散防止導電膜が銅移動を抑制する障壁の役割を果たして配線の信頼性を向上させるうえ、選択的銅拡散防止導電膜がダマシンパターン内にのみ形成され、隣り合う銅配線相互間の電気的短絡現象が防止されて配線不良を改善することができる。したがって、本発明は、素子の電気的特性及び信頼性を向上させることができ、素子の高集積化を実現させることができる。
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、本発明は、これらの実施例に限定されるものではなく、様々な変形実施が可能である。これらの実施例は発明の開示を完全にし、本当技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。
図２(a)ないし図２(c)は本発明の一実施例に係る半導体素子の銅配線形成方法を説明するための素子の断面図である。
図２(a)を参照すると、基板２１上に第１層間絶縁膜２２及び研磨停止層２３を形成し、ダマシン技法で研磨停止層２３及び第１層間絶縁膜２２をエッチングしてダマシンパターン２４を形成する。ダマシンパターン２４を含んだ研磨停止層２３の表面に沿って銅拡散防止導電膜２５を形成し、ダマシンパターン２４が十分埋め込まれるように銅層を形成する。この際、銅層は銅拡散防止導電膜２５の上に直接に銅をメッキして形成するか、銅シード層（図示せず）を銅拡散防止導電膜２５の上に形成する後、銅をメッキして形成する。銅シード層はionized PVD、CVD、または無電解メッキ法で５０〜３００ｎｍの厚さで形成する。化学的機械的研磨工程を行ってダマシンパターン２４内に銅配線２６を形成するが、配線２６の上部が凹んだ表面になり、周辺の第１層間絶縁膜２２の表面より低くなるように化学的機械的研磨工程を過度に行う。化学的機械的研磨工程を完了した後、洗浄工程を行う。
前記において、第１層間絶縁膜２２は、配線と配線間の寄生キャパシタによる問題を解決するために、低誘電率を有する物質で形成するが、例えば誘電定数値が１.５〜４.５帯域のＳｉＯ2系列にＨ、Ｆ、Ｃ、ＣＨ3などが部分的に結合されている物質、或いはＣ−Ｈを基本構造とするＳｉＬＫTM製品、ＦｌａｒｅTM製品などの有機物質、或いはこれら物質の誘電定数値を低めるためにこれら物質の気孔度(porosity)を増加させた多孔性物質で形成する。
研磨停止層２３は炭素を含有していない酸化物で形成し、或いは銅拡散防止特性を有するように化学気相蒸着法ＣＶＤで窒素を含有したシリコン窒化物、及びシリコン窒化酸化物または炭素を含有したシリコンカーバイド系列の物質で形成する。
銅拡散防止導電膜２５は、ionized ＰＶＤ ＴｉＮ、ＣＶＤ ＴｉＮ、ＭＯＣＶＤ ＴｉＮ、ionized ＰＶＤ Ｔａ、ionized ＰＶＤ ＴａＮ、ＣＶＤ Ｔａ、ＣＶＤ ＴａＮ、ＣＶＤ ＷＮのいずれか一つ、またはこれらの結合で形成する。
洗浄工程は、銅配線２６の表面が周辺の第１層間絶縁膜２２の表面よりさらに低くなるように、洗浄液に硝酸などを少量含有させて行う。
図２(b)を参照すると、第１熱処理を行って銅配線２６を安定化させる。この際、銅配線２６の表面は、熱による表面エネルギーを最小化するために、上部が凹んだ表面から膨らんだ表面になる。
前記において、第１熱処理は２つの方法で行うが、一番目の方法はＮ2、Ａｒ、Ｈ2又はＨｅなどの不活性気体もしくはこれらの混合気体を用いて温度１００〜５００℃の範囲で行う。二番目の方法はＮ2、Ａｒ、Ｈ2又はＨｅなどの不活性気体もしくはこれらの混合気体を用いるか、或いは真空状態で温度２００〜７００℃の範囲で５分以内、好ましくは１〜５分間急速熱処理を行う。
図２(c)を参照すると、銅配線２６の表面に生成される酸化層のような不純物を除去するためにプラズマ処理し、膨らんだ表面を有する銅配線２６の上部を含んだ全体構造上に銅拡散防止絶縁膜２００を形成する。銅拡散防止絶縁膜２００を含んだ全体構造上に第２層間絶縁膜２７を形成する。
前記において、プラズマ処理は、窒素と水素を含有した混合ガス、アンモニア系列のガス又は窒素が含まれていない水素／不活性気体の混合ガスを雰囲気ガスとして温度１００〜３５０℃の範囲で行う。
銅拡散防止絶縁膜２００は、銅拡散防止特性がありながら表面平坦化の容易な物質で形成する。すなわち、銅拡散防止絶縁膜２００は、その原料として、流動性に優れたゾル又はゲルタイプのＳｉ、Ｃ、Ｎなどが含有されたメチル、ベンゾクロロブタン、ポリイミド、アリルエーテル、ハイドロゲンシルセスキオキサンなどのソースを用いて３００Å以上、好ましくは３００〜７００Åの厚さにスピンオン蒸着(Spin-on deposition)方式で塗布し、塗布された膜を緻密化するために第２熱処理を行って形成する。第２熱処理は２つの方法で行うが、一番目の方法はＮ2、Ａｒ、Ｈ2又はＨｅなどの不活性気体もしくはこれらの混合気体を用いて温度１００〜５００℃の範囲で１分間以上、好ましくは１〜５分間行い、二番目の方法は真空状態で温度１００〜５００℃の範囲で１分以内、好ましくは１〜５分間行う。
第２層間絶縁膜２７は、多層金属配線構造の場合には、前述した第１層間絶縁膜２２のように配線と配線間の寄生キャパシタによる問題を解決するために、低誘電率を有する物質で形成することが好ましいが、単層金属配線構造の場合には、通常半導体素子の層間絶縁膜として適用される他の絶縁物でも形成することができる。
図３(a)ないし図３(c)は本発明の他の実施例に係る半導体素子の銅配線形成方法を説明するための素子の断面図である。
図３(a)を参照すると、基板３１上に第１層間絶縁膜３２及び研磨停止層３３を形成し、ダマシン技法で研磨停止層３３及び第１層間絶縁膜３２をエッチングしてダマシンパターン３４を形成する。ダマシンパターン３４を含んだ研磨停止層３３の表面に沿って銅拡散防止導電膜３５を形成し、ダマシンパターン３４が十分埋め込まれるように銅層を形成する。化学液機械的研磨工程を行ってダマシンパターン３４内に銅配線３６を形成するが、銅配線３６の上部が凹んだ表面になり、周辺の第１層間絶縁膜３２の表面より低くなるように化学的機械的研磨工程を過度に行う。化学的機械的研磨工程を完了した後、洗浄工程を行う。
前記において、第１層間絶縁膜３２は、配線と配線間の寄生キャパシタによる問題を解決するために、低誘電率を有する物質で形成するが、例えば、誘電定数値が１.５〜４.５帯域のＳｉＯ2系列にＨ、Ｆ、Ｃ、ＣＨ3などが部分的に結合されている物質、或いはＣ−Ｈを基本構造とするＳｉＬＫTM製品やＦｌａｒｅTM製品などの有機物質、或いはこれら物質の誘電定数値を低めるためにこれら物質の気孔度を増加させた多孔性物質で形成する。
研磨停止層３３は、炭素を含有していない酸化物で形成し、或いは銅拡散防止特性を有するように、化学気相蒸着法ＣＶＤを用いて、窒素を含有したシリコン窒化物及びシリコン窒化酸化物又は炭素を含有したシリコンカーバイド系列の物質で形成する。
銅拡散防止導電膜３５は、ionized ＰＶＤ ＴｉＮ、ＣＶＤ ＴｉＮ、ＭＯＣＶＤ ＴｉＮ、ionized ＰＶＤ Ｔａ、ionized ＰＶＤ ＴａＮ、ＣＶＤ Ｔａ、ＣＶＤ ＴａＮ、ＣＶＤ ＷＮのいずれか一つ、またはこれらの結合で形成する。
洗浄工程は、銅配線３６の表面が周辺の第１層間絶縁膜３２の表面よりさらに低くなるように、洗浄液に硝酸などを少量含有させて行う。
図３(b)を参照すると、熱処理を行って銅配線３６を安定化させる。この際、銅配線３６の表面は、熱による表面エネルギーを最小化するために、上部が凹んだ表面から膨らんだ表面になる。
前記において、熱処理は２つの方法で行うが、 一番目の方法はＮ2、Ａｒ、Ｈ2またはＨｅなどの不活性気体もしくはこれらの混合気体を用いて温度１００〜５００℃の範囲で行う。二番目の方法はＮ2、Ａｒ、Ｈ2又はＨｅなどの不活性気体もしくはこれらの混合気体を用いるか、或いは真空状態で温度２００〜７００℃の範囲で５分以内、好ましくは１〜５分間急速熱処理を行う。
図３(c)を参照すると、銅配線３６の表面に生成される酸化層のような不純物を除去するためにプラズマ処理し、膨らんだ表面を有する銅配線３６の上部に選択的銅拡散防止導電膜３００を形成する。銅拡散防止絶縁膜３００を含んだ全体構造上に第２層間絶縁膜３７を形成する。
前記において、プラズマ処理は、窒素と水素を含有した混合ガス、アンモニア系列のガス又は窒素が含まれていない水素／不活性気体の混合ガスを雰囲気ガスとして用いて温度１００〜３５０℃の範囲で行う。
選択的銅拡散防止導電膜３００は、周辺の第１層間絶縁膜３２と段差発生なしでダマシンパターン３４内に形成されるようにする。選択的銅拡散防止導電膜３００は、２つの方法で形成するが、一つ目の方法はＷ、Ｔｉ、Ｔａなどの高融点金属、或いはＮｉ、Ｃｏ、Ｐ、Ｂなどの化合物で選択的無電解メッキ法を用いて形成する。二つ目の方法は選択的化学気相蒸着法(Selective CVD)を用いて形成する。
第２層間絶縁膜３７は、多層金属配線構造の場合には、前述した第１層間絶縁膜３２のように配線と配線間の寄生キャパシタによる問題を解決するために、低誘電率を有する物質で形成することが好ましいが、単層金属配線構造の場合には、通常半導体素子の層間絶縁膜として適用される他の絶縁物でも形成することができる。
従来の半導体素子の銅配線形成方法を説明するための素子の断面図である。 本発明の一実施例に係る半導体素子の銅配線形成方法を説明するための素子の断面図である。 本発明の他の実施例に係る半導体素子の銅配線形成方法を説明するための素子の断面図である。
符号の説明
１１、２１及び３１ 基板
１２、２２及び３２ 第１層間絶縁膜
１３、２３及び３３ 研磨停止層
１４、２４及び３４ ダマシンパターン
１５、２５及び３５ 銅拡散防止導電膜
１６、２６及び３６ 銅配線
１７、２７及び３７ 第２層間絶縁膜
１００、２００ 銅拡散防止絶縁膜
３００ 選択的銅拡散防止導電膜

Claims (12)

  1. 層間絶縁膜にダマシンパターンが形成された基板を提供する第１段階と、
    前記ダマシンパターンを含んだ構造上に銅拡散防止導電膜及び銅層を形成する第２段階と、
    化学的機械的研磨工程によって銅配線を形成するが、前記銅配線の表面が前記層間絶縁膜の表面より凹んで低くなるようにする第３段階と、
    前記銅配線の表面が前記層間絶縁膜の表面よりさらに低くなるように洗浄する第４段階と、
    前記銅配線上部が凹んだ表面から膨らんだ表面になるように熱処理する第５段階と、
    銅配線の表面に生成される不純物を除去するためにプラズマ処理する第６段階と、
    銅拡散防止特性がありかつ流動性に優れた物質をスピンオン蒸着法で塗布した後、熱処理して、前記銅配線上部を含んだ全体構造上に、銅拡散防止絶縁膜を形成する第７段階とを含む半導体素子の銅配線形成方法。
  2. 前記第５段階の熱処理はＮ2、Ａｒ、Ｈ2又はＨｅのような不活性気体もしくはこれらの混合気体を用いて温度１００〜５００℃の範囲で行うことを特徴とする請求項１記載の半導体素子の銅配線形成方法。
  3. 前記第５段階の熱処理はＮ2、Ａｒ、Ｈ2又はＨｅのような不活性気体もしくはこれらの混合気体を用いるか、或いは真空状態で温度２００〜７００℃の範囲で１〜５分間行う急速熱処理であることを特徴とする請求項１記載の半導体素子の銅配線形成方法。
  4. 前記プラズマ処理は窒素と水素を含有した混合ガス、アンモニア系列のガス又は窒素が含まれていない水素／不活性気体の混合ガスを雰囲気ガスとして温度１００〜３５０℃の範囲で行うことを特徴とする請求項１記載の半導体素子の銅配線形成方法。
  5. 前記銅拡散防止絶縁膜は、その原料として、ゾル又はゲルタイプのＳｉ、Ｃ、Ｎが含有された媒質、ベンゾクロロブタン、ポリイミド、アリルエーテル、ハイドロゲンシルセスキオキサンを用いることを特徴とする請求項１記載の半導体素子の銅配線形成方法。
  6. 前記第７段階の熱処理はＮ2、Ａｒ、Ｈ2又はＨｅのような不活性気体もしくはこれらの混合気体を用いて温度１００〜５００℃の範囲で行う請求項１記載の半導体素子の銅配線形成方法。
  7. 前記第７段階の熱処理は温度１００〜５００℃の範囲で真空状態で行うことを特徴とする請求項１記載の半導体素子の銅配線形成方法。
  8. 層間絶縁膜にダマシンパターンが形成された基板を提供する第１段階と、
    前記ダマシンパターンを含んだ構造上に銅拡散防止導電膜及び銅層を形成する第２段階と、
    化学的機械的研磨工程によって銅配線を形成するが、前記銅配線の表面が前記層間絶縁膜の表面より凹んで低くなるようにする第３段階と、
    前記銅配線の表面が前記層間絶縁膜の表面よりさらに低くなるように洗浄する第４段階と、
    前記銅配線上部が凹んだ表面から膨らんだ表面になるように熱処理する第５段階と、
    銅配線の表面に生成される不純物を除去するためにプラズマ処理する第６段階と、
    選択的化学気相蒸着法（CVD)を用いて、前記銅配線の上部に選択的に、銅拡散防止導電膜を形成する第７段階とを含む半導体素子の銅配線形成方法。
  9. 前記熱処理はＮ2、Ａｒ、Ｈ2又はＨｅのような不活性気体もしくはこれらの混合気体を用いて温度１００〜５００℃の範囲で行うことを特徴とする請求項８記載の半導体素子の銅配線形成方法。
  10. 前記熱処理はＮ2、Ａｒ、Ｈ2又はＨｅのような不活性気体もしくはこれらの混合気体を用いるか、或いは真空状態で温度２００〜７００℃の範囲で１〜５分間行う急速熱処理であることを特徴とする請求項８記載の半導体素子の銅配線形成方法。
  11. 前記プラズマ処理は窒素と水素を含有した混合ガス、アンモニア系列のガス又は窒素が含まれていない水素／不活性気体の混合ガスを雰囲気ガスとして温度１００〜３５０℃の範囲で行うことを特徴とする請求項８記載の半導体素子の銅配線形成方法。
  12. 前記選択的銅拡散防止導電膜は前記層間絶縁膜と段差発生なしで前記ダマシンパターン内に形成することを特徴とする請求項８記載の半導体素子の銅配線形成方法。
JP2003424483A 2003-07-09 2003-12-22 半導体素子の銅配線形成方法 Expired - Fee Related JP4638140B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020030046291A KR20050006468A (ko) 2003-07-09 2003-07-09 반도체 소자의 구리 배선 형성 방법
KR1020030046292A KR100546940B1 (ko) 2003-07-09 2003-07-09 반도체 소자의 구리 배선 형성 방법

Publications (2)

Publication Number Publication Date
JP2005033164A JP2005033164A (ja) 2005-02-03
JP4638140B2 true JP4638140B2 (ja) 2011-02-23

Family

ID=33566877

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003424483A Expired - Fee Related JP4638140B2 (ja) 2003-07-09 2003-12-22 半導体素子の銅配線形成方法

Country Status (2)

Country Link
US (1) US7199043B2 (ja)
JP (1) JP4638140B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005203476A (ja) * 2004-01-14 2005-07-28 Oki Electric Ind Co Ltd 半導体装置の配線構造及びその製造方法
JP2006286878A (ja) * 2005-03-31 2006-10-19 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置製造方法
JP2006324584A (ja) * 2005-05-20 2006-11-30 Sharp Corp 半導体装置およびその製造方法
US7749896B2 (en) * 2005-08-23 2010-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for forming the same
US7625815B2 (en) * 2006-10-31 2009-12-01 International Business Machines Corporation Reduced leakage interconnect structure
JP5285898B2 (ja) * 2007-12-17 2013-09-11 Ｊｘ日鉱日石金属株式会社 銅拡散防止用バリア膜、同バリア膜の形成方法、ダマシン銅配線用シード層の形成方法及びダマシン銅配線を備えた半導体ウェハー
KR20140073163A (ko) 2012-12-06 2014-06-16 삼성전자주식회사 반도체 장치 및 그의 형성방법
US8916469B2 (en) * 2013-03-12 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating copper damascene
JP6405196B2 (ja) 2013-12-18 2018-10-17 キヤノン株式会社 半導体装置の製造方法
KR20160122364A (ko) * 2015-04-14 2016-10-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102655189B1 (ko) 2016-09-30 2024-04-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN111968911A (zh) * 2020-08-26 2020-11-20 上海华虹宏力半导体制造有限公司 铜制程平坦化的方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0974095A (ja) * 1995-09-07 1997-03-18 Mitsubishi Electric Corp 半導体装置の製造方法
JP2000049226A (ja) * 1998-07-30 2000-02-18 Nec Corp 半導体装置の製造方法
JP2000058544A (ja) * 1998-08-04 2000-02-25 Matsushita Electron Corp 半導体装置及びその製造方法
JP2000114368A (ja) * 1998-10-05 2000-04-21 Nec Corp 半導体装置の製造方法
JP2000294629A (ja) * 1999-04-01 2000-10-20 Nec Corp 半導体装置及びその製造方法
JP2001044202A (ja) * 1999-07-30 2001-02-16 Nec Corp 半導体装置及びその製造方法
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002064140A (ja) * 2000-08-22 2002-02-28 Nec Corp 半導体装置およびその製造方法
JP2002151518A (ja) * 2000-03-08 2002-05-24 Hitachi Ltd 半導体装置およびその製造方法
JP2002329780A (ja) * 2001-04-27 2002-11-15 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003188254A (ja) * 2001-12-18 2003-07-04 Hitachi Ltd 半導体装置の製造方法および半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5380546A (en) * 1993-06-09 1995-01-10 Microelectronics And Computer Technology Corporation Multilevel metallization process for electronic components
US6492266B1 (en) * 1998-07-09 2002-12-10 Advanced Micro Devices, Inc. Method of forming reliable capped copper interconnects
US6083835A (en) * 1998-07-24 2000-07-04 Taiwan Semiconductor Manufacturing Company Self-passivation of copper damascene
US6051496A (en) * 1998-09-17 2000-04-18 Taiwan Semiconductor Manufacturing Company Use of stop layer for chemical mechanical polishing of CU damascene
US6184138B1 (en) * 1999-09-07 2001-02-06 Chartered Semiconductor Manufacturing Ltd. Method to create a controllable and reproducible dual copper damascene structure
KR100609996B1 (ko) 1999-09-07 2006-08-09 삼성전자주식회사 반도체소자의 제조방법
US6251786B1 (en) * 1999-09-07 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to create a copper dual damascene structure with less dishing and erosion
US6274499B1 (en) * 1999-11-19 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to avoid copper contamination during copper etching and CMP
TW490718B (en) * 2000-01-25 2002-06-11 Toshiba Corp Semiconductor device and the manufacturing method thereof
US6387806B1 (en) * 2000-09-06 2002-05-14 Advanced Micro Devices, Inc. Filling an interconnect opening with different types of alloys to enhance interconnect reliability
US6599827B1 (en) * 2001-05-02 2003-07-29 Advanced Micro Devices, Inc. Methods of forming capped copper interconnects with improved electromigration resistance
JP4198906B2 (ja) * 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
US6528409B1 (en) * 2002-04-29 2003-03-04 Advanced Micro Devices, Inc. Interconnect structure formed in porous dielectric material with minimized degradation and electromigration
US20040121583A1 (en) * 2002-12-19 2004-06-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming capping barrier layer over copper feature
US7208404B2 (en) * 2003-10-16 2007-04-24 Taiwan Semiconductor Manufacturing Company Method to reduce Rs pattern dependence effect

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0974095A (ja) * 1995-09-07 1997-03-18 Mitsubishi Electric Corp 半導体装置の製造方法
JP2000049226A (ja) * 1998-07-30 2000-02-18 Nec Corp 半導体装置の製造方法
JP2000058544A (ja) * 1998-08-04 2000-02-25 Matsushita Electron Corp 半導体装置及びその製造方法
JP2000114368A (ja) * 1998-10-05 2000-04-21 Nec Corp 半導体装置の製造方法
JP2000294629A (ja) * 1999-04-01 2000-10-20 Nec Corp 半導体装置及びその製造方法
JP2001044202A (ja) * 1999-07-30 2001-02-16 Nec Corp 半導体装置及びその製造方法
JP2002151518A (ja) * 2000-03-08 2002-05-24 Hitachi Ltd 半導体装置およびその製造方法
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002064140A (ja) * 2000-08-22 2002-02-28 Nec Corp 半導体装置およびその製造方法
JP2002329780A (ja) * 2001-04-27 2002-11-15 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003188254A (ja) * 2001-12-18 2003-07-04 Hitachi Ltd 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
US7199043B2 (en) 2007-04-03
US20050009339A1 (en) 2005-01-13
JP2005033164A (ja) 2005-02-03

Similar Documents

Publication Publication Date Title
US7871923B2 (en) Self-aligned air-gap in interconnect structures
JP4350337B2 (ja) 半導体装置
US6972253B2 (en) Method for forming dielectric barrier layer in damascene structure
US8119519B2 (en) Semiconductor device manufacturing method
KR20000052450A (ko) 무기 장벽 박막의 부착 촉진 방법
US7413985B2 (en) Method for forming a self-aligned nitrogen-containing copper silicide capping layer in a microstructure device
JP4638140B2 (ja) 半導体素子の銅配線形成方法
KR101334004B1 (ko) 반도체 장치 및 다층 배선 기판
US6511908B2 (en) Method of manufacturing a dual damascene structure using boron nitride as trench etching stop film
JP4482313B2 (ja) 半導体素子の銅配線形成方法
JP2004335998A (ja) 半導体素子の金属配線形成方法
JP2006324584A (ja) 半導体装置およびその製造方法
KR20000012027A (ko) 반도체장치의제조방법
KR100914982B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
JP5217272B2 (ja) 配線の形成方法及び半導体装置の製造方法
KR100546940B1 (ko) 반도체 소자의 구리 배선 형성 방법
JP4173393B2 (ja) 半導体装置の製造方法
JP2006319116A (ja) 半導体装置およびその製造方法
KR20030050062A (ko) 반도체 소자의 구리 배선 형성방법
US20040219795A1 (en) Method to improve breakdown voltage by H2 plasma treat
KR20050006468A (ko) 반도체 소자의 구리 배선 형성 방법
JP2012009617A (ja) 半導体装置の製造方法、配線用銅合金、及び半導体装置
KR100935193B1 (ko) 반도체 소자의 금속배선 및 그의 형성방법
KR100622637B1 (ko) 반도체 소자의 금속배선 구조 및 그 형성방법
JP2005129849A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060201

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20060809

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061023

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100702

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101025

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101116

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101125

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131203

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4638140

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees