KR102655189B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

배선 사이에 에어갭을 포함하는 금속간 층간 절연막(InterMetal Dielectric Film)을 형성함으로써, 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판, 상기 기판 상의 제1 층간 절연막, 상기 제1 층간 절연막 상에, 개구부를 포함하는 하드 마스크 패턴, 상기 제1 층간 절연막 내에, 상기 개구부와 수직으로 중첩되는 제1 부분과, 상기 개구부와 비중첩되는 제2 부분을 포함하는 에어갭을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다.
반도체 소자의 고집적화 및 저전력화의 요구에 대응하기 위해, 반도체 소자의 피쳐 크기(feature size)는 계속해서 감소되고, BEOL(Back end-of-line) 공정에서 금속간 절연막의 유전 상수(k)는 계속하여 감소된다.
한편, 피쳐 크기가 줄어듦에 따라서, 배선 사이에 배치되는 유전 필름의 저항성 정전 용량(capacitance)과 신뢰성의 개선은 중요한 과제가 될 수 있다.
본 발명이 해결하려는 과제는, 배선 사이에 에어갭을 포함하는 금속간 층간 절연막(InterMetal Dielectric Film)을 형성함으로써, 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 금속간 층간 절연막에 에어갭을 형성하는 과정에서, 금속 배선의 손실 및 손상을 최소화하여, 반도체 장치의 신뢰성 및 성능을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판; 상기 기판 상의 제1 층간 절연막; 상기 제1 층간 절연막 상에, 개구부를 포함하는 하드 마스크 패턴; 상기 제1 층간 절연막 내에, 상기 개구부와 수직으로 중첩되는 제1 부분과, 상기 개구부와 비중첩되는 제2 부분을 포함하는 에어갭을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판; 상기 기판 상의 제1 층간 절연막; 상기 제1 층간 절연막 내에, 제1 방향으로 각각 연장되고, 상기 제1 방향과 다른 제2 방향으로 인접하는 제1 배선 및 제2 배선; 상기 제1 배선 및 상기 제2 배선 사이의 상기 제1 층간 절연막 내에, 상기 제1 배선 및 상기 제2 배선에 의해 정의되는 측벽을 포함하는 제1 리세스; 및 상기 제1 층간 절연막 상에, 상기 제1 리세스의 일부, 상기 제1 배선의 일부 및 상기 제2 배선의 일부와 중첩되는 제1 개구부를 포함하는 제1 하드 마스크 패턴을 포함하고, 상기 제1 리세스의 상기 제1 방향으로의 폭은 상기 제1 개구부의 상기 제1 방향으로의 폭보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상의 층간 절연막; 상기 층간 절연막 내의 리세스; 상기 리세스 내에, 적어도 일부가 배치되는 배선으로, 상기 배선의 종단부는 상기 리세스 내에 배치되는 배선; 상기 층간 절연막 및 상기 배선 상에, 상기 배선의 종단부를 덮는 하드 마스크 패턴; 및 상기 배선의 종단부와 제1 층간 절연막 사이에 형성된 에어갭을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 제1 층간 절연막 내에 제1 방향으로 각각 연장되고, 상기 제1 방향과 다른 제2 방향으로 인접하는 제1 배선 및 제2 배선을 형성하고, 상기 제1 층간 절연막 상에, 개구부를 포함하는 하드 마스크 패턴을 형성하고, 상기 개구부는 상기 제1 배선 및 상기 제2 배선 사이의 상기 층간 절연막의 적어도 일부를 노출시키고, 상기 하드 마스크 패턴을 마스크로 이용하여, 상기 개구부에 의해 노출된 상기 층간 절연막에 대한 플라즈마 처리를 수행하고, 플라즈마 처리된 상기 층간 절연막을 제거하여, 층간 절연막 내에 리세스를 형성하고, 상기 리세스의 상기 제1 방향으로의 폭은 상기 개구부의 상기 제1 방향으로의 폭보다 크고, 상기 리세스 내에 에어갭을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 반도체 장치를 나타내는 평면도이다.
도 3은 도 1의 A - A를 따라서 절단한 단면도이다.
도 4는 도 3의 제1 층간 절연막과 제1 하드 마스크 패턴 사이의 관계를 설명하기 위한 도면이다.
도 5는 도 1의 B - B를 따라서 절단한 단면도이다.
도 6은 도 5의 P 부분을 확대하여 도시한 도면이다.
도 7a 내지 도 7c는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면들이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 도 8의 Q부분을 확대한 도면이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11 및 도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 13 및 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 17은 도 16의 반도체 장치를 나타내는 평면도이다.
도 18은 도 16의 B - B를 따라 절단한 단면도이다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 22는 도 21의 반도체 장치를 나타내는 평면도이다.
도 23은 도 21의 B - B를 따라 절단한 단면도이다.
도 24는 도 21의 C - C를 따라서 절단한 단면도이다.
도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 27은 도 26의 D - D를 따라서 절단한 개략적인 단면도이다.
도 28 내지 도 33b는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 34a 내지 도 35는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 반도체 장치를 나타내는 평면도이다. 도 3은 도 1의 A - A를 따라서 절단한 단면도이다. 도 4는 도 3의 층간 절연막과 하드 마스크 패턴 사이의 관계를 설명하기 위한 도면이다. 도 5는 도 1의 B - B를 따라서 절단한 단면도이다. 도 6은 도 5의 P 부분을 확대하여 도시한 도면이다.
참고적으로, 도 2는 제1 하드 마스크 패턴(150) 상의 제2 층간 절연막(170)을 제외하고 도시한 평면도이다.
도 1 내지 도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 층간 절연막(160)과, 제1 하드 마스크 패턴(150)과, 제1 내지 제3 배선(110, 120, 130)과, 제2 층간 절연막(170)과, 제1 리세스(165)와, 제1 에어갭(180)을 포함한다.
제1 층간 절연막(160)은 기판(100) 상에 형성될 수 있다.
기판(100)는 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다.
예를 들어, 기판(100)이 실리콘 기판을 포함할 경우, 기판(100)은 실리콘 기판 상에 형성된 절연막을 포함하는 형태일 수도 있다.
또한, 도시되지 않았지만, 기판(100)은 도전성 패턴을 포함할 수 있다. 도전성 패턴은 금속 배선 또는 컨택 등일 수도 있고, 트랜지스터의 게이트 전극, 트랜지스터의 소오스/드레인, 또는 다이오드 등일 수도 있지만, 이에 제한되는 것은 아니다.
기판(100)과 제1 층간 절연막(160) 사이에, 식각 방지막이 더 형성될 수 있다. 식각 방지막은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 중의 적어도 하나를 포함할 수 있다. 식각 방지막은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다.
제1 층간 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
예를 들어, 제1 층간 절연막(160)은 배선 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다. 저유전율 물질은 예를 들어, 적당히 높은 탄소와 수소를 갖는 실리콘 산화물일 수 있고, SiCOH와 같은 물질일 수 있다.
한편, 탄소가 절연 물질에 포함됨으로써, 절연 물질의 유전 상수는 낮아질 수 있다. 하지만, 절연 물질의 유전 상수를 더 낮추기 위해, 절연 물질은 절연 물질 내에 가스가 채워지거나 공기가 채워진 캐비티와 같은 공극(pore)를 포함할 수 있다.
저유전 물질은 예를 들어, 저유전 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 층간 절연막(160)은 실리콘 산화물보다 유전 상수가 작은 저유전율(low-k) 절연 물질을 포함할 수 있다.
제1 배선(110), 제2 배선(120) 및 제3 배선(130)은 제1 층간 절연막(160) 내에 형성될 수 있다. 제1 배선(110), 제2 배선(120) 및 제3 배선(130)은 기판(100) 상에 형성될 수 있다.
제1 배선(110), 제2 배선(120) 및 제3 배선(130)은 각각 제1 방향(X1)으로 길게 연장될 수 있다. 또한, 제1 배선(110), 제2 배선(120) 및 제3 배선(130)은 제2 방향(Y1)으로 순차적으로 배열될 수 있다. 즉, 제1 배선(110), 제2 배선(120) 및 제3 배선(130)은 제2 방향(Y1)으로 서로 간에 인접할 수 있다.
제1 배선(110)은 제1 방향(X1)으로 길게 연장되는 장변(110a)와, 제2 방향(Y1)으로 연장되는 단변(110b)을 포함할 수 있다. 제2 배선(120)은 제1 방향(X1)으로 길게 연장되는 장변(120a)와, 제2 방향(Y1)으로 연장되는 단변(120b)을 포함할 수 있다. 제3 배선(130)은 제1 방향(X1)으로 길게 연장되는 장변(130a)를 포함할 수 있다. 도시되지 않았지만, 제3 배선(130)은 제2 방향(Y1)으로 연장되는 단변을 포함할 수 있다.
제2 배선의 장변(120a)은 제1 배선의 장변(110a) 및 제3 배선의 장변(130a)과 마주할 수 있다.
제1 배선(110)은 제1 필링 도전막(112)과, 제1 필링 도전막(112)의 바닥면 및 측벽을 따라 연장되는 제1 배리어 도전막(111)을 포함할 수 있다. 제2 배선(120)은 제2 필링 도전막(122)과, 제2 필링 도전막(122)의 바닥면 및 측벽을 따라 연장되는 제2 배리어 도전막(121)을 포함할 수 있다. 제3 배선(130)은 제3 필링 도전막(132)과, 제3 필링 도전막(132)의 바닥면 및 측벽을 따라 연장되는 제3 배리어 도전막(131)을 포함할 수 있다. 제1 내지 제3 필링 도전막(112, 122, 132)은 각각 제1 내지 제3 배리어 도전막(111, 121, 131) 상에 형성된다.
각각의 제1 내지 제3 배리어 도전막(111, 121, 131)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다.
각각의 제1 내지 제3 필링 도전막(112, 122, 132)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 중 적어도 하나를 포함할 수 있다.
각각의 제1 내지 제3 필링 도전막(112, 122, 132)이 구리를 포함할 경우, 제1 내지 제3 필링 도전막(112, 122, 132)에 포함된 구리는 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수도 있다.
도 5에서, 각각의 제1 내지 제3 필링 도전막(112, 122, 132)의 상면은 평면인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 각각의 제1 내지 제3 필링 도전막(112, 122, 132)의 상면은 위로 볼록할 수도 있고, 아래로 볼록할 수도 있다.
제1 리세스(165)는 제1 층간 절연막(160) 내에 형성될 수 있다. 제1 리세스(165)는 제1 배선(110) 및 제2 배선(120) 사이에 형성될 수 있다.
제1 리세스(165)는 제1 배선(110) 및 제2 배선(120)에 의해 정의되는 제1 측벽(165sa)와, 제1 층간 절연막(160)에 의해 정의되는 제2 측벽(165sb)를 포함할 수 있다.
제1 리세스의 제1 측벽(165sa)은 제1 배선의 장변(110a) 및 제2 배선의 장변(120a)에 의해 정의될 수 있다. 제1 방향(X1)으로 연장되는 제1 리세스의 제1 측벽(165sa)을 연결하는 제1 리세스의 제2 측벽(165sb)은 곡면을 포함할 수 있다.
제1 리세스(165)에 관한 설명은 이 후에 상술한다.
제1 하드 마스크 패턴(150)은 제1 층간 절연막(160) 상에 형성될 수 있다. 제1 하드 마스크 패턴(150)은 제1 내지 제3 배선(110, 120, 130) 상에 형성될 수 있다. 제1 하드 마스크 패턴(150)은 예를 들어, 제1 내지 제3 배선(110, 120, 130) 및 제1 층간 절연막(160)과 접촉할 수 있다. 여기에서, "접촉한다"는 것은 제1 하드 마스크 패턴(150)과 제1 층간 절연막(160) 사이에 삽입막이 형성되지 않는다는 것을 의미한다.
제1 하드 마스크 패턴(150)은 제1 개구부(155)를 포함할 수 있다. 제1 개구부(155)는 제1 배선(110) 및 제2 배선(120)의 적어도 일부를 노출시킬 수 있다.
좀 더 구체적으로, 제1 개구부(155)는 제1 배선(110)의 적어도 일부 및 제2 배선(120)의 적어도 일부와 수직으로 중첩될 수 있다. 각각의 제1 배선(110) 및 제2 배선(120)은 제1 개구부(155)와 중첩되는 부분과, 중첩되지 않는 부분을 포함할 수 있다.
제1 개구부(155)는 제1 리세스(165)의 일부와 중첩될 수 있다. 제1 리세스(165)는 제1 개구부(155)보다 제1 방향(X1)으로 더 길게 연장될 수 있다.
제1 배선(110) 및 제2 배선(120) 사이의 제1 층간 절연막(160)은 제1 하드 마스크 패턴(150)의 하부에 언더컷(undercut)되어 있을 수 있다.
제1 하드 마스크 패턴(150)은 제1 리세스(165)의 최상부에서 제1 리세스의 제2 측벽(165sb)보다 측면으로 돌출된 돌출부(150p)를 포함할 수 있다. 제1 하드 마스크 패턴의 돌출부(150p)는 제1 층간 절연막(160)과 접촉하지 않을 수 있다.
제1 하드 마스크 패턴(150)의 제1 개구부(155)와, 제1 리세스(165) 사이의 관계에 대한 설명은 이 후에 상술한다.
제1 개구부(155)는 제1 방향(X1)으로 연장되는 제1 측벽(155a)과, 제2 방향(Y1)으로 연장되는 제2 측벽(155b)이 만나서 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 개구부의 제1 측벽(155a)는 제1 방향(X1)으로 길게 연장된 제1 배선(110) 및 제2 배선(120)의 상면 상에 놓여있을 수 있다.
즉, 서로 나란한 제1 개구부의 제1 측벽(155a) 중의 하나는 제1 배선(110) 상에 놓여 있고, 서로 나란한 제1 개구부의 제1 측벽(155a) 중의 다른 하나는 제2 배선(120) 상에 놓여 있을 수 있다.
제1 하드 마스크 패턴(150)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 중 적어도 하나를 포함할 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 하드 마스크 패턴(150)은 실리콘 탄질화물을 포함하는 것으로 설명한다.
제2 층간 절연막(170)은 제1 하드 마스크 패턴(150) 상에 형성될 수 있다. 제2 층간 절연막(170)은 제1 개구부(155)를 막을 수 있다.
제2 층간 절연막(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(170)은 예를 들어, 저유전율 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 에어갭(180)은 제1 층간 절연막(160) 내에 형성될 수 있다. 제1 에어갭(180)은 제2 층간 절연막(170)이 제1 개구부(155)를 막음으로써, 제1 층간 절연막(160)과 제2 층간 절연막(170) 사이에 형성될 수 있다. 제1 에어갭(180)의 적어도 일부는 제1 개구부(155)와 수직으로 중첩될 수 있다.
제1 에어갭(180)의 적어도 일부는 제1 리세스(165) 내에 배치될 수 있다. 즉, 제1 에어갭(180)은 제1 배선(110)과 제2 배선(120) 사이의 제1 층간 절연막(160) 내에 형성될 수 있다.
제1 하드 마스크 패턴의 돌출부(150p)는 제2 층간 절연막(170)과 마주하는 상면과, 제1 층간 절연막(160)과 마주하는 바닥면을 포함할 수 있다. 즉, 제2 층간 절연막(170)은 제1 하드 마스크 패턴의 돌출부(150p)의 상면 상에 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제2 층간 절연막(170)은 제1 하드 마스크 패턴의 돌출부(150p)의 바닥면과 제1 에어갭(180) 사이에 형성되지 않는다.
도 2 내지 도 4를 참고하면, 제1 리세스(165)의 제1 방향(X1)으로의 폭(W11)은 제1 개구부(155)의 제1 방향(X1)으로의 폭(W21)보다 크다.
제1 리세스(165)는 제1 개구부(155)와 수직으로 중첩되는 제1 부분(165a)와, 제1 개구부(155)와 중첩되지 않는 제2 부분(165b)을 포함할 수 있다. 제1 리세스의 제2 부분(165b)은 제1 하드 마스크 패턴의 돌출부(150p)와 수직으로 중첩될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 리세스의 제2 부분(165b)은 제1 리세스의 제1 부분(165a)을 중심으로, 제1 리세스의 제1 부분(165a)의 양측에 배치될 수 있다. 제1 리세스의 제2 부분(165b)은 제1 방향(X1)으로, 제1 리세스의 제1 부분(165a)의 양측에 배치될 수 있다.
한편, 마주보는 제1 개구부의 제1 측벽(155a)은 제1 배선(110) 및 제2 배선(120) 상에 각각 위치하므로, 제1 리세스(165)의 제2 방향(Y1)으로의 폭은 제1 개구부(155)의 제2 방향(Y1)으로의 폭보다 작을 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 리세스(165)의 깊이(D1)은 제1 리세스의 제2 부분(165b)의 제1 방향(X1)으로의 폭(D2)와 실질적으로 동일할 수 있다.
제1 층간 절연막(160)이 제1 하드 마스크 패턴(150)의 하부에 언더컷된 폭(D2)는 제1 리세스(165)의 깊이(D1)와 실질적으로 동일할 수 있다. 제1 층간 절연막(160)과 제1 하드 마스크 패턴(150)의 경계에서, 제1 하드 마스크 패턴(150)이 제1 리세스(165)의 측벽으로부터 돌출된 길이(D2)는 제1 리세스(165)의 깊이(D1)와 실질적으로 동일할 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 리세스(165)의 깊이(D1)은 제1 배선(110)의 높이(h1)와 같거나 작고, 제2 배선의 높이(h2)와 같거나 작을 수 있다.
다르게 설명하면, 제1 층간 절연막(160)의 하면에서 제1 리세스(165)의 바닥면까지의 거리는 제1 층간 절연막(160)의 하면에서 제1 배선(110)의 바닥면까지의 거리와 같거나 크고, 제1 층간 절연막(160)의 하면에서 제2 배선(120)의 바닥면까지의 거리와 같거나 클 수 있다.
즉, 제1 리세스(165)가 제1 배선(110) 및 제2 배선(120) 사이에 형성되어도, 제1 배선(110)의 바닥면 및 제2 배선(120)의 바닥면은 제1 층간 절연막(160)과 접할 수 있다. 제1 리세스(165)의 깊이(D1)가 제1 배선(110)의 높이(h1) 및/또는 제2 배선의 높이(h2)보다 클 경우, 제1 배선(110) 및/또는 제2 배선(120)이 기울어질 수 있다.
도 3 및 도 4에서, 제1 에어갭(180)의 제1 방향(X1)으로의 폭(W31)은 제1 개구부(155)의 제1 방향(X1)으로의 폭(W21)보다 크다.
제1 에어갭(180)은 제1 개구부(155)와 수직으로 중첩되는 제1 부분(180a)와, 제1 개구부(155)와 중첩되지 않는 제2 부분(180b)을 포함할 수 있다. 제1 에어갭의 제2 부분(180b)은 제1 방향(X1)으로 제1 개구부(155)와 중첩되지 않을 수 있다. 제1 에어갭의 제2 부분(180b)은 제1 하드 마스크 패턴의 돌출부(150p)와 수직으로 중첩될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 에어갭의 제2 부분(180b)은 제1 에어갭의 제1 부분(180a)을 중심으로, 제1 에어갭의 제1 부분(180a)의 양측에 배치될 수 있다. 제1 에어갭의 제2 부분(180b)은 제1 방향(X1)으로, 제1 에어갭의 제1 부분(180a)의 양측에 배치될 수 있다.
한편, 제1 개구부(155)와 중첩되는 제1 배선(110) 및 제2 배선(120) 사이에는, 제1 에어갭의 제1 부분(180a)만 위치할 수 있다.
도 6에서, 제1 배선(110)은 제1 개구부(155)와 중첩되는 제1 부분(110a)와, 제1 개구부(155)와 중첩되지 않는 제2 부분(110b)을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 배선의 제1 부분(110ap)에서 제1 배리어 도전막(111)의 높이(h12)는, 제1 배선의 제2 부분(110bp)에서 제1 배리어 도전막(111)의 높이(h11)와 실질적으로 동일할 수 있다.
다르게 말하면, 제1 배선의 제1 부분(110ap)에서 제1 배선(110)의 바닥면으로부터 제1 배리어 도전막(111)의 최상부까지의 높이(h12)는, 제1 배선의 제2 부분(110bp)에서 제1 배선(110)의 바닥면으로부터 제1 배리어 도전막(111)의 최상부까지의 높이(h11)와 실질적으로 동일할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 배선의 제2 부분(110bp)의 제1 필링 도전막(112)의 상면과 제1 배리어 도전막(111)이 만나는 지점에서, 제1 배리어 도전막(111)은 제1 필링 도전막(112)의 상면보다 위로 돌출된 부분을 포함하지 않을 수 있다.
도 1, 도 2 및 도 5에서, 제1 배선(110), 제2 배선(120) 및 제3 배선(130)은 동일한 높이 및 폭을 갖는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 1, 도 2 및 도 5은 제2 방향(Y1)으로 나란하게 배열된 3개의 배선(110, 120, 130)을 도시하고 있지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제2 방향(Y1)으로 나란하게 배열된 2개의 배선이 형성될 수도 있고, 4개 이상의 배선이 형성될 수도 있다.
도 1, 도 2 및 도 5에서, 제1 내지 제3 배선(110, 120, 130)은 서로 동일한 간격으로 이격되어 있는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 1, 도 2 및 도 5은 제1 방향(X1)으로 길게 연장되는 3개의 배선들(110, 120, 130) 만을 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 배선(110) 및 제2 배선(120) 사이 및/또는 제2 배선(120) 및 제3 배선(130) 사이에, 제2 방향(Y1)으로 연장되는 또 다른 배선이 형성될 수 있음은 물론이다.
또한, 도 1, 도 2 및 도 5에서, 제1 개구부(155)에 의해 적어도 일부가 노출되는 배선은 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 개구부(155)에 의해 노출되는 배선은 3개 이상일 수도 있다. 이와 같은 경우, 제1 배선(110)과 제2 배선(120) 사이에 하나 이상의 배선이 더 형성될 수도 있다.
도 7a 내지 도 7c는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 각각의 도 7a 내지 도 7c는 제1 배선(110)의 제2 방향(Y1)으로 자른 단면도일 수 있다.
도 7a를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 배선의 제1 부분(110ap)에서 제1 배리어 도전막(111)의 높이(h12)는, 제1 배선의 제2 부분(110bp)에서 제1 배리어 도전막(111)의 높이(h11)보다 작을 수 있다.
제1 개구부(155)를 형성하는 과정에서, 제1 배선의 제1 부분(110ap)의 제1 배리어 도전막(111)의 일부는 식각될 수 있다. 하지만, 제1 배선의 제2 부분(110bp)은 제1 하드 마스크 패턴(150)에 의해 덮여 있으므로, 제1 배선의 제2 부분(110bp)의 제1 배리어 도전막(111)은 식각되지 않을 수 있다.
도 7a에서, 제1 배선의 제1 부분(110ap)에서, 제1 필링 도전막(112)의 일부도 식각된 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 7b를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 배선의 제2 부분(110bp)의 제1 필링 도전막(112)의 상면과 제1 배리어 도전막(111)이 만나는 지점에서, 제1 배리어 도전막(111)은 제1 필링 도전막(112)의 상면보다 위로 돌출된 부분(111p)을 포함할 수 있다.
제1 배선(110)을 형성하는 과정에서, 제1 배리어 도전막(111)과 제1 필링 도전막(112) 사이의 식각 정도가 다를 수 있기 때문에, 제1 배리어 도전막(111)은 제1 필링 도전막(112)의 상면보다 위로 돌출된 부분(111p)을 포함할 수 있다.
도 7c를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 배선의 제1 부분(110ap)에서 제1 배리어 도전막(111)의 높이(h12)는, 제1 배선의 제2 부분(110bp)에서 제1 배리어 도전막(111)의 높이(h11)보다 작을 수 있다.
또한, 제1 배선의 제2 부분(110bp)의 제1 필링 도전막(112)의 상면과 제1 배리어 도전막(111)이 만나는 지점에서, 제1 배리어 도전막(111)은 제1 필링 도전막(112)의 상면보다 위로 돌출된 부분(111p)을 포함할 수 있다.
제1 개구부(155)를 형성하는 과정에서, 제1 배선의 제1 부분(110ap)의 제1 배리어 도전막(111)의 일부는 식각될 수 있다. 또한, 제1 배선(110)을 형성하는 과정에서, 제1 배리어 도전막(111)은 제1 필링 도전막(112)의 상면보다 위로 돌출된 부분(111p)을 포함할 수 있다.
도 7c에서 도시된 것과 달리, 제1 배선의 제1 부분(110ap)의 제1 필링 도전막(112)의 상면과 제1 배리어 도전막(111)이 만나는 지점에서, 제1 배리어 도전막(111)의 일부는 제1 필링 도전막(112)의 상면보다 위로 돌출될 수 있음은 물론이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9는 도 8의 Q부분을 확대한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 8은 도 1의 B - B를 따라 절단한 단면도이다.
도 8 및 도 9를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 내지 제3 배선(110, 120, 130)은 제1 내지 제3 캡핑 도전막(113, 123, 133)을 더 포함할 수 있다.
예를 들어, 제1 캡핑 도전막(113)은 제1 필링 도전막(112)의 상면에 배치될 수 있다. 제1 캡핑 도전막(113)은 제1 필링 도전막(112)의 상면을 따라 연장될 수 있다.
각각의 제1 내지 제3 캡핑 도전막(113, 123, 133)은 예를 들어, 예를 들어, 코발트(Co), 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 니켈(Ni), 루테늄(Ru) 또는 알루미늄 질화물(AlN) 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 배선의 제1 부분(110ap)에서 제1 캡핑 도전막(113)의 두께(h14)는 제1 배선의 제2 부분(110bp)에서 제1 캡핑 도전막(113)의 두께(h13)보다 작을 수 있다.
제1 개구부(155)를 형성하는 과정에서, 제1 배선의 제1 부분(110ap)의 제1 캡핑 도전막(113)의 일부가 식각될 수 있다.
한편, 도 9에서 도시된 것과 달리, 제1 배선의 제1 부분(110ap)에서 제1 캡핑 도전막(113)의 두께는 제1 배선의 제2 부분(110bp)에서 제1 캡핑 도전막(113)의 두께와 동일할 수도 있다.
도 8 및 도 9에서, 제1 캡핑 도전막(113)은 제1 배리어 도전막(111)의 최상면 상에 증착되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 8에서, 제1 개구부(155)와 중첩되는 제2 배선(120)의 일부는 제1 배선의 제1 부분(110ap)과 유사할 수 있다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 8 및 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 10은 도 8의 Q 부분을 확대한 도면이다.
도 10을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 캡핑 도전막(113)은 제1 개구부(155)와 중첩되는 제1 배선의 제1 부분(110ap)의 제1 필링 도전막(112) 상에 배치되지 않을 수 있다.
즉, 제1 개구부(155)와 중첩되는 않는 제1 배선의 제2 부분(110bp)에는 제1 캡핑 도전막(113)이 남아 있고, 제1 개구부(155)와 중첩되는 제1 배선의 제1 부분(110ap)에는 제1 캡핑 도전막(113)이 남아 있지 않을 수 있다.
도 11 및 도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11 및 도 12를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 리세스(165)의 프로파일과, 제1 하드 마스크 패턴의 돌출부(150p)의 프로파일을 따라 연장되는 에어갭 라이너(185)를 더 포함할 수 있다.
에어갭 라이너(185)는 제1 층간 절연막(160)에 의해 정의되는 제1 리세스의 제2 측벽(165sb) 및 제1 리세스(165)의 바닥면과, 제1 배선(110) 및 제2 배선(120)에 의해 정의되는 제1 리세스의 제1 측벽(165sa)를 따라 형성될 수 있다.
에어갭 라이너(185)는 제1 하드 마스크 패턴(150)의 상면과, 제1 하드 마스크 패턴의 돌출부(150p)의 측벽 및 바닥면을 따라 형성될 수 있다. 또한, 에어갭 라이너(185)는 제1 개구부(155)에 의해 노출된 제1 배선(110) 및 제2 배선(120)의 상면 상에도 형성될 수 있다.
에어갭 라이너(185)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 중 적어도 하나를 포함할 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 에어갭 라이너(185)는 실리콘 탄질화물을 포함하는 것으로 설명한다.
제2 층간 절연막(170)은 에어갭 라이너(185) 상에 형성될 수 있다.
제1 리세스(165)의 프로파일을 따라 에어갭 라이너(185)가 형성되었으므로, 제1 에어갭(180)의 제1 방향(X1)으로의 폭(W31)은 제1 리세스(165)의 제1 방향(X1)으로의 폭(W11)보다 작을 수 있다. 또한, 제1 에어갭(180)의 제1 방향(X1)으로의 폭(W31)은 제1 개구부(155)의 제1 방향(X1)으로의 폭(W21)보다 크다.
제1 에어갭(180)의 적어도 일부는 에어갭 라이너(185)에 의해 둘러싸이고, 제1 에어갭(180)의 나머지 부분은 제2 층간 절연막(170)에 의해 둘러싸일 수 있다.
도 11에서, 에어갭 라이너(185)는 제1 리세스(165)의 프로파일과, 제1 하드 마스크 패턴의 돌출부(150p)의 프로파일을 따라 컨포말하게 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 예를 들어, 제1 하드 마스크 패턴의 돌출부(150p)를 따라 형성된 에어갭 라이너(185) 중, 제2 층간 절연막(170)과 제1 하드 마스크 패턴(150)의 상면 사이에 형성된 에어갭 라이너(185)의 두께는, 제1 층간 절연막(160)과 마주보는 제1 하드 마스크 패턴의 돌출부(150p)의 바닥면에 형성된 에어갭 라이너(185)의 두께보다 두꺼울 수 있다.
도 13 및 도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 11 및 도 12를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 13 및 도 14를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 리세스(165) 내의 에어갭 라이너(185) 상에 형성된 절연 패턴(175)을 더 포함할 수 있다.
절연 패턴(175)은 제1 리세스(165)의 프로파일의 일부를 따라 연장될 수 있다. 절연 패턴(175)은 제1 개구부(155)와 수직으로 중첩되는 부분과, 제1 하드 마스크 패턴의 돌출부(150p)와 중첩되는 부분을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 층간 절연막(170)을 형성하는 과정에서, 절연 패턴(175)은 제2 층간 절연막(170)의 일부가 제1 리세스(165) 내에 증착됨으로써, 제1 리세스의 바닥면(165bb) 상에 형성될 수 있다. 그러므로, 제2 층간 절연막(170)을 형성하는 증착 방법에 따라, 절연 패턴(175)은 제1 개구부(155)와 수직으로 중첩되는 부분을 포함하고, 제1 개구부(155)와 중첩되지 않는 부분을 포함하지 않을 수 있다.
절연 패턴(175)은 제1 리세스의 제2 측벽(165sb)의 일부 상에 형성될 수 있다. 즉, 절연 패턴(175)은 제1 리세스의 제2 측벽(165sb) 전체에 형성되지 않을 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 하드 마스크 패턴의 돌출부(150p)의 바닥면의 에어갭 라이너(185)와, 제1 에어갭(180) 사이에 제2 층간 절연막(170) 또는 절연 패턴(175)는 형성되지 않는다. 또한, 절연 패턴(175)은 제2 층간 절연막(170)과 연결되지 않는다.
도 14에서, 절연 패턴(175)은 제1 리세스의 제1 측벽(165sa) 상에 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 15를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 리세스(165)의 깊이(D1)은 제1 개구부(155)와 중첩되지 않는 제1 리세스(165)의 제1 방향(X1)으로의 폭(D2)보다 클 수 있다.
다르게 설명하면, 제1 층간 절연막(160)이 제1 하드 마스크 패턴(150)의 하부에 언더컷된 폭(D2)는 제1 리세스(165)의 깊이(D1)보다 작을 수 있다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 17은 도 16의 반도체 장치를 나타내는 평면도이다. 도 18은 도 16의 B - B를 따라 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 16의 A - A를 따라서 절단한 단면도는 도 3과 실질적으로 유사할 수 있다. 또한, 제2 배선(120) 및 제3 배선 사이에서 제1 개구부(156) 형성되는 부분을 제1 방향(X1)으로 자른 단면도는 도 3과 유사할 수 있다. 또한, 도 17은 제1 하드 마스크 패턴(150) 상의 제2 층간 절연막(170)을 제외하고 도시한 평면도이다.
도 16 내지 도 18을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제2 리세스(166)와 제2 에어갭(181)을 더 포함할 수 있다.
제1 하드 마스크 패턴(150)의 제1 개구부(156)는 제2 배선(120)의 적어도 일부와 수직으로 중첩할 수 있다. 제1 개구부(156)는 제1 배선(110) 및 제3 배선(130)과 중첩되지 않을 수 있다.
제1 개구부(156)는 제1 방향(X1)으로 연장되고, 서로 나란한 제1 측벽(156a)를 포함할 수 있다. 제1 개구부(156)은 제1 개구부의 제1 측벽(156a)를 연결하는 제2 측벽(156b)를 포함한다.
서로 나란한 제1 개구부의 제1 측벽(156a) 중의 하나는 제1 배선(110) 및 제2 배선(120) 사이의 제1 층간 절연막(160) 상에 놓여 있고, 서로 나란한 제1 개구부의 제1 측벽(156a) 중의 다른 하나는 제2 배선(120) 및 제3 배선(130) 사이의 제1 층간 절연막(160) 상에 놓여 있을 수 있다.
도시된 것과 달리, 제1 개구부의 제1 측벽(156a) 중의 하나는 제1 층간 절연막(160) 상에 놓여 있고, 제1 개구부의 제1 측벽(156a) 중의 다른 하나는 제1 배선(110) 또는 제3 배선(130) 상에 놓여있을 수도 있다.
제1 리세스(165) 및 제2 리세스(166)는 각각 제1 층간 절연막(160) 내에 형성될 수 있다. 제1 리세스(165)는 제1 배선(110) 및 제2 배선(120) 사이에 형성되고, 제2 리세스(166)는 제2 배선(120) 및 제3 배선(130) 사이에 형성될 수 있다.
제1 리세스(165)는 제1 배선(110) 및 제2 배선(120)에 의해 정의되는 제1 측벽(165sa)을 포함하고, 제2 리세스(166)는 제2 배선(120) 및 제3 배선(130)에 의해 정의되는 제1 측벽(166sa)를 포함할 수 있다.
제1 리세스(165) 및 제2 리세스(166)는 각각 제1 층간 절연막(160)에 의해 정의되는 제2 측벽(165sb, 166sb)을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 리세스(165)의 제1 방향(X1)으로의 폭 및 제2 리세스(166)의 제1 방향(X1)으로의 폭은 제1 개구부(156)의 제1 방향(X1)으로의 폭보다 크다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 리세스(165)의 제2 방향(Y1)으로의 폭과, 제2 리세스(166)의 제2 방향(Y1)으로의 폭은 각각 제1 개구부의 제1 측벽(156a)과 제2 배선(120) 사이의 거리보다 크다.
다르게 설명하면, 제1 하드 마스크 패턴(150)은 제1 배선(110)의 측벽에 의해 정의되는 제1 리세스의 제1 측벽(165sa)으로부터 제2 배선(120)을 향해 돌출된 부분과, 제3 배선(130)의 측벽에 의해 정의되는 제2 리세스의 제1 측벽(166sa)으로부터 제2 배선(120)을 향해 돌출된 부분을 포함한다.
예를 들어, 제1 배선(110)에 의해 정의되는 제1 리세스의 제1 측벽(165sa)의 높이는 제2 배선(120)에 의해 정의되는 제1 리세스의 제1 측벽(165sa)의 높이와 실질적으로 동일할 수 있다. 또한, 제3 배선(130)에 의해 정의되는 제2 리세스의 제1 측벽(166sa)의 높이는 제2 배선(120)에 의해 정의되는 제2 리세스의 제1 측벽(166sa)의 높이와 실질적으로 동일할 수 있다.
제1 에어갭(180)은 제1 층간 절연막(160) 내의 제1 배선(110) 및 제2 배선(120) 사이에 형성될 수 있다.
제2 에어갭(181)은 제1 층간 절연막(160) 내의 제2 배선(120) 및 제3 배선(130) 사이에 형성될 수 있다.
도 16의 B - B를 따라 절단한 단면도에서, 제1 배선의 장변(110a) 및 제2 배선의 장변(120a) 사이의 제1 에어갭(180)은 제1 개구부(156)와 중첩되는 제1 부분(180a)와, 제1 개구부(156)와 중첩되지 않는 제2 부분(180b)을 포함할 수 있다. 또한, 제3 배선의 장변(130a) 및 제2 배선의 장변(120a) 사이의 제2 에어갭(181)은 제1 개구부(156)와 중첩되는 제1 부분(181a)와, 제1 개구부(156)와 중첩되지 않는 제2 부분(181b)을 포함할 수 있다.제1 배선의 장변(110a) 및 제2 배선의 장변(120a) 사이에서, 제1 에어갭의 제2 부분(180b)은 제1 배선(110)에 인접하고, 제1 에어갭의 제1 부분(180a)은 제1 에어갭의 제2 부분(180b)과 제2 배선(120) 사이에 위치한다.
마찬가지로, 제3 배선의 장변(130a) 및 제2 배선의 장변(120a) 사이에서, 제2 에어갭의 제2 부분(181b)은 제3 배선(130)에 인접하고, 제2 에어갭의 제1 부분(181a)은 제2 에어갭의 제2 부분(181b)과 제2 배선(120) 사이에 위치한다.
다르게 설명하면, 제1 에어갭의 제2 부분(180b)은 제1 개구부(156)과 제1 방향(X1)으로 중첩되지 않는 제1 영역과, 제1 개구부(156)과 제2 방향(Y1)으로 중첩되지 않는 제2 영역을 포함할 수 있다.
마찬가지로, 제2 에어갭의 제2 부분(181b)은 제1 개구부(156)과 제1 방향(X1)으로 중첩되지 않는 제3 영역과, 제1 개구부(156)과 제2 방향(Y1)으로 중첩되지 않는 제4 영역을 포함할 수 있다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 16 내지 도 18을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 19를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 배선(110)에 의해 정의되는 제1 리세스의 제1 측벽(165sa)의 높이는 제2 배선(120)에 의해 정의되는 제1 리세스의 제1 측벽(165sa)의 높이보다 작을 수 있다.
또한, 제3 배선(130)에 의해 정의되는 제2 리세스의 제1 측벽(166sa)의 높이는 제2 배선(120)에 의해 정의되는 제2 리세스의 제1 측벽(166sa)의 높이보다 작을 수 있다.
제1 리세스(165) 및 제2 리세스(166)를 형성하는 과정에서, 제1 개구부(156)에 의해 노출되지 않는 제1 층간 절연막(160)은 제1 개구부(156)에 의해 노출되는 제1 층간 절연막(160)보다 적게 제거될 수 있다.
이로 인해, 제1 배선(110) 및 제2 배선(120)에 의해 정의되는 제1 리세스의 제1 측벽(165sa)을 연결하는 제1 리세스(165)의 바닥면은 실질적으로 평면인 제1 부분(165bb)와, 곡면을 갖는 제2 부분(165cb)를 포함할 수 있다. 마찬가지로, 제2 리세스(166)의 바닥면은 실질적으로 평면인 제1 부분(166bb)와, 곡면을 갖는 제2 부분(166cb)를 포함할 수 있다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 16 내지 도 18을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 20을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 리세스(165)의 프로파일과, 제1 하드 마스크 패턴(150)의 상면을 따라 연장되는 에어갭 라이너(185)를 더 포함한다.
제1 에어갭(180)의 적어도 일부 및 제2 에어갭(181)의 적어도 일부는 에어갭 라이너(185)에 의해 둘러싸이고, 제1 에어갭(180)의 나머지 부분 및 제2 에어갭(181)의 나머지 부분은 제2 층간 절연막(170)에 의해 둘러싸일 수 있지만, 이에 제한되는 것은 아니다.
경우에 따라, 제1 하드 마스크 패턴(150) 및 제2 배선(120) 사이의 제1 개구부(156)는 에어갭 라이너(185)에 의해 막힐 수도 있다. 이와 같은 경우, 제1 에어갭(180) 및 제2 에어갭(181)은 에어갭 라이너(185)에 의해 전체적으로 둘러싸일 수 있다.
도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 22는 도 21의 반도체 장치를 나타내는 평면도이다. 도 23은 도 21의 B - B를 따라 절단한 단면도이다. 도 24는 도 21의 C - C를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 6과, 도 16 내지 도 18을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 21 내지 도 24를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 리세스(165) 및 제2 리세스(166)를 연결하는 연결 리세스(167)과, 제1 에어갭(180) 및 제2 에어갭(181)을 연결하는 연결 에어갭(182)을 더 포함할 수 있다.
제1 하드 마스크 패턴(150)의 제1 개구부(157)는 제1 배선(110)의 적어도 일부, 제2 배선(120)의 적어도 일부 및 제3 배선(130)의 적어도 일부와 수직으로 중첩할 수 있다.
제1 개구부(157)는 제1 방향(X1)으로 연장되고, 서로 나란한 제1 측벽(156a)를 포함할 수 있다. 제1 개구부(157)은 제1 개구부의 제1 측벽(157a)를 연결하는 제2 측벽(157b)를 포함한다.
서로 나란한 제1 개구부의 제1 측벽(157a)은 제1 배선(110) 및 제3 배선(130) 상에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도 17과 같이, 제1 개구부의 제1 측벽(157a)은 제1 배선(110) 및 제3 배선(130) 상에 위치하지 않을 수도 있다. 또한, 제1 개구부의 제1 측벽(157a) 중 하나만 제1 배선(110) 또는 제3 배선(130) 상에 위치할 수도 있다.
제2 배선(120)은 제2 배선의 단변(120b)를 포함하는 종단부(120ep)를 포함할 수 있다. 제1 개구부(157)는 제2 배선의 종단부(120ep)에 인접할 수 있지만, 제2 배선의 종단부(120ep)와 중첩되지 않을 수 있다.
연결 리세스(167)는 제2 배선의 단변(120b)와 제1 층간 절연막(160)에 의해 정의되는 측벽 및 바닥면을 포함할 수 있다. 연결 리세스(167)는 제1 배선의 장변(110a) 및 제2 배선의 장변(120a) 사이에 형성된 제1 리세스(165)와, 제2 배선의 장변(120a) 및 제3 배선의 장변(130a) 사이에 형성되는 제2 리세스(166)를 연결할 수 있다.
따라서, 제1 리세스(165), 제2 리세스(166) 및 연결 리세스(167)는 제2 배선의 종단부(120ep) 주위에 형성되어 있을 수 있다. 다르게 설명하면, 제2 배선(120)의 적어도 일부는 제1 리세스(165), 제2 리세스(166) 및 연결 리세스(167) 내에 배치될 수 있다. 좀 더 구체적으로, 제2 배선의 종단부(120ep)는 제1 리세스(165), 제2 리세스(166) 및 연결 리세스(167)에 의해 형성된 제1 층간 절연막(160) 내의 리세스 내에 배치될 수 있다.
제1 개구부(157)는 제2 배선의 종단부(120ep)와 중첩되지 않을 수 있으므로, 연결 리세스(167)은 제1 하드 마스크 패턴(150)에 의해 덮여 있을 수 있다. 따라서, 제2 배선의 종단부(120ep)와 제1 층간 절연막(160) 사이에, 연결 에어갭(182)이 형성될 수 있다. 연결 에어갭(182)는 연결 리세스(167) 내에 배치될 수 있다.
제2 배선의 종단부(120ep)와 제1 층간 절연막(160) 사이의 연결 에어갭(182)은 제1 배선(110) 및 제2 배선(120) 사이의 제1 에어갭(180)과, 제2 배선(120) 및 제3 배선(130) 사이의 제2 에어갭(181)을 연결할 수 있다.
서로 연결된 제1 에어갭(180), 제2 에어갭(181) 및 연결 에어갭(182)는 예를 들어, U자 형태와 유사할 수 있다.
도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 21 내지 도 24를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 25를 참고하면, 제1 리세스(165)의 프로파일과, 제2 리세스(166)의 프로파일과, 연결 리세스(167)의 프로파일을 따라 연장되는 에어갭 라이너(185)를 더 포함할 수 있다.
또한, 에어갭 라이너(185)는 제2 배선의 종단부(120ep)의 프로파일을 따라 형성될 수 있다. 즉, 에어갭 라이너(185)는 제1 개구부(157)에 의해 노출되는 제2 배선(120)의 상면뿐만 아니라, 연결 리세스(167)의 측벽을 정의하는 제2 배선의 단변(120b) 상에도 형성될 수 있다.
도시된 것과 달리, 연결 리세스(167)의 측벽 및 바닥면의 적어도 일부 및/또는 연결 에어갭(182)의 일부를 둘러싸는 제1 하드 마스크 패턴(150)의 바닥면의 적어도 일부 상에, 에어갭 라이너(185)가 형성되지 않을 수도 있다.
도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 27은 도 26의 D - D를 따라서 절단한 개략적인 단면도이다.
참고적으로, 도 26의 제1 영역(I)은 도 1 내지 도 6을 이용하여 설명한 것과 실질적으로 동일할 수 있으므로, 제2 영역(II)을 중심으로 설명한다. 또한, 도 26의 제1 영역(I)은 도 1과 유사하게 도시하였지만, 제1 영역(I)은 도 1 내지 도 25를 이용하여 설명한 다양한 실시예 중의 하나일 수 있음은 자명하다.
도 26 및 도 27을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제3 층간 절연막(260)과, 제2 하드 마스크 패턴(250)과, 제4 및 제5 배선(210, 220)과, 제4 층간 절연막(270)과, 제3 리세스(265)와, 제3 에어갭(280)을 더 포함할 수 있다.
제2 영역(II)의 제3 층간 절연막(260)은 제1 영역(I)의 제2 층간 절연막(170)일 수도 있고, 제1 영역(I)의 제2 층간 절연막(170)보다 기판(100)으로부터 더 멀리 형성될 수도 있다. 반대로, 제2 영역(II)의 제4 층간 절연막(270)은 제1 영역(I)의 제1 층간 절연막(160)일 수도 있고, 제1 영역(I)의 제1 층간 절연막(160)보다 기판(100)에 더 가깝게 형성될 수도 있다.
이하의 설명에서는 제2 영역(II)의 제3 층간 절연막(260)은 제1 영역(I)의 제2 층간 절연막(170)과 동일한 레벨에서 형성되는 절연막인 것으로 설명한다. 여기에서, 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
제4 배선(210) 및 제5 배선(220)은 제2 영역(II)의 제3 층간 절연막(260) 내에 형성될 수 있다. 제4 배선(210) 및 제5 배선(220)은 제3 방향(X2)으로 길게 연장될 수 있다. 또한, 제4 배선(210) 및 제5 배선(220)은 제4 방향(Y2)으로 서로 간에 인접할 수 있다.
제4 배선(210) 및 제5 배선(220)은 제3 방향(X2)으로 연장되는 장변(210a, 220a)와, 제4 방향(Y2)으로 연장되는 단변(210b, 220b)을 포함할 수 있다. 제4 배선의 장변(210a)은 제5 배선의 장변(220a)과 마주할 수 있다.
제3 리세스(265)는 제3 층간 절연막(260) 내에 형성될 수 있다. 제3 리세스(265)는 제4 배선의 장변(210a) 및 제5 배선의 장변(220a) 사이에 형성될 수 있다.
제2 하드 마스크 패턴(250)은 제3 층간 절연막(260) 상에 형성될 수 있다. 제2 하드 마스크 패턴(250)은 제4 및 제5 배선(210, 220) 상에 형성될 수 있다. 제2 하드 마스크 패턴(250)은 제2 개구부(255)를 포함할 수 있다. 제2 개구부(255)는 제4 배선(210) 및 제5 배선(220)의 적어도 일부를 노출시킬 수 있다.
제4 층간 절연막(270)은 제2 하드 마스크 패턴(250) 상에 형성될 수 있다. 제4 층간 절연막(270)은 제2 개구부(255)를 막을 수 있다.
제3 에어갭(280)은 제3 층간 절연막(260) 내에 형성될 수 있다. 제3 에어갭(280)은 제4 층간 절연막(270)이 제2 개구부(255)를 막음으로써, 제3 층간 절연막(260)과 제4 층간 절연막(270) 사이에 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제3 리세스(265)의 제3 방향(X2)으로의 폭(W12)는 제2 개구부(255)의 제3 방향(X2)으로의 폭(W22)와 실질적으로 동일할 수 있다.
또한, 에어갭 라이너 등이 형성되지 않을 경우, 제3 리세스(265)의 제3 방향(X2)으로의 폭(W12)은 제3 에어갭(280)의 제3 방향(X2)으로의 폭(W32)과 실질적으로 동일할 수 있다.
도 28 내지 도 33b는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 29b 및 도 29c는 각각 도 29a의 A - A 및 B - B를 따라서 절단한 단면도를 나타낸다. 또한, 도 30a, 도 31a, 도 32a 및 도 33a는 각각 도 29a의 A - A를 따라 절단한 단면도이고, 도 30b, 도 31b, 도 32b 및 도 33b는 각각 도 29a의 B - B를 따라 절단한 단면도이다.
도 28을 참고하면, 제1 층간 절연막(160) 내에 제1 방향(X1)으로 각각 연장되는 제1 내지 제3 배선(110, 120, 130)이 형성될 수 있다.
제1 내지 제3 배선(110, 120, 130)은 제2 방향(Y1)으로 인접하여 형성될 수 있다.
도 29a 내지 도 29c를 참고하면, 제1 층간 절연막(160) 상에 제1 하드 마스크 패턴(150)이 형성될 수 있다.
제1 하드 마스크 패턴(150)은 제1 개구부(155)를 포함할 수 있다. 제1 개구부(155)는 제1 배선(110) 및 제2 배선(120) 사이의 제1 층간 절연막(160)의 적어도 일부를 노출시킬 수 있다.
제1 하드 마스크 패턴(150)은 건식 식각 공정(40)에 의해 형성될 수 있다. 제1 하드 마스크 패턴(150)을 형성하는 건식 식각 공정(40)이 진행되어도, 제1 배선(110)의 측벽 및 제2 배선(120)의 측벽은 노출되지 않을 수 있다.
도 30a 및 도 30b를 참고하면, 제1 하드 마스크 패턴(150)을 마스크로 이용하여, 제1 개구부(155)에 의해 노출된 제1 층간 절연막(160)에 대해 플라즈마 처리 공정(50)이 수행될 수 있다.
이를 통해, 제1 층간 절연막(160) 내에 플라즈마 처리 영역(160pt)이 형성될 수 있다. 제1 층간 절연막(160)의 다른 영역에 비해, 플라즈마 처리 영역(160pt)은 탄소 농도가 낮을 수 있다. 즉, 플라즈마 처리 영역(160pt)은 탄소 디플리션(carbon depletion) 영역일 수 있다.
플라즈마 처리 공정(50)은 예를 들어, 암모니아(NH3)를 포함하는 가스를 이용하여 수행될 수 있다. 플라즈마 처리 공정(50)은 예를 들어, 등방성 플라즈마 처리 공정일 수 있다.
이에 따라, 플라즈마 처리 공정(50)에 의해, 제1 개구부(155)와 수직으로 중첩되지 않는 제1 층간 절연막(160)의 일부도 플라즈마 처리될 수 있다.
한편, 플라즈마 처리 영역(160pt)의 깊이는 제1 배선(110)의 높이 및 제2 배선(120)의 높이보다 작거나 같을 수 있다.
또한, 플라즈마 처리 공정(50)은 등방성 플라즈마 처리 공정일 수 있으므로, 플라즈마 처리 영역(160pt)의 깊이는 제1 개구부(155)와 중첩되지 않는 플라즈마 처리 영역(160pt)의 폭과 실질적으로 동일할 수 있다.
도 31a 및 도 31b를 참고하면, 플라즈마 처리된 제1 층간 절연막(160)을 제거하여, 제1 층간 절연막(160) 내에 제1 리세스(165)가 형성될 수 있다. 플라즈마 처리 영역(160pt)을 제거하여, 제1 리세스(165)가 형성될 수 있다.
플라즈마 처리 영역(160pt)는 예를 들어, 습식 식각을 이용하여 제거될 수 있다. 습식 식각은 예를 들어, 불산(HF)을 포함하는 에천트를 이용할 수 있다.
제1 리세스(165)의 제1 방향(X1)으로의 폭(W11)은 제1 개구부(155)의 제1 방향(X1)으로의 폭(W21)보다 크다.
도 32a 및 도 32b를 참고하면, 제1 리세스(165)의 프로파일을 따라 에어갭 라이너(185)가 형성될 수 있다.
에어갭 라이너(185)는 제1 하드 마스크 패턴(150)의 상면과, 제1 개구부(155)에 의해 노출된 제1 배선(110)의 상면 및 제2 배선(120)의 상면을 따라 형성될 수 있다.
에어갭 라이너(185)를 형성하는 과정은 선택적인 공정일 수 있다. 따라서, 에어갭 라이너(185)를 형성하지 않고, 이 후 과정이 진행될 수 있음은 물론이다.
도 33a 및 도 33b를 참고하면, 에어갭 라이너(185) 상에, 제2 층간 절연막(170)이 형성될 수 있다. 제2 층간 절연막(170)은 제1 하드 마스크 패턴(150) 상에 형성된다.
제2 층간 절연막(170)은 에어갭 라이너(185)가 형성된 제1 개구부(155)를 막을 수 있다. 이를 통해, 제1 리세스(165) 내에 제1 에어갭(180)이 형성될 수 있다.
도 34a 내지 도 35는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 34a 및 도 34b는 도 29a 내지 도 29c 이후의 도면일 수 있다. 또한, 도 34a는 도 29a의 A - A를 따라 절단한 단면도이고, 도 34b는 도 29a의 B - B를 따라서 절단한 단면도이다.
도 34a 및 도 34b를 참고하면, 건식 식각 공정(40)을 이용하여 제1 하드 마스크 패턴(150)을 형성하는 동안, 제1 배선(110) 및 제2 배선(120) 사이의 제1 층간 절연막(160)의 일부도 제거될 수 있다.
즉, 건식 식각 공정(40)을 이용하여 제1 하드 마스크 패턴(150)을 형성하는 동안, 제1 배선(110)의 측벽의 일부 및 제2 배선(120)의 측벽의 일부가 노출될 수 있다.
도 35를 참고하면, 제1 배선(110)의 측벽의 일부 및 제2 배선(120)의 측벽의 일부가 노출된 상태에서, 제1 개구부(155)에 의해 노출된 제1 층간 절연막(160)에 대해 플라즈마 처리 공정(50)이 수행될 수 있다.
제1 층간 절연막(160)의 일부가 제거된 상태에서, 등방성인 플라즈마 처리 공정(50)이 수행되었으므로, 플라즈마 처리 영역(160pt)의 깊이는 제1 개구부(155)와 중첩되지 않는 플라즈마 처리 영역(160pt)의 폭보다 클 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 120, 130: 배선
150, 250: 하드 마스크 패턴 155, 255: 개구부
160, 170, 260, 270: 층간 절연막 165, 166, 167, 260: 리세스
180, 181, 182, 280: 에어갭 185: 에어갭 라이너

Claims (20)

  1. 기판;
    상기 기판 상의 제1 층간 절연막;
    상기 제1 층간 절연막 내에, 제1 방향으로 각각 연장되고, 서로 간에 상기 제1 방향과 다른 제2 방향으로 인접하는 제1 배선 및 제2 배선;
    상기 제1 층간 절연막 상에, 개구부를 포함하는 하드 마스크 패턴;
    상기 제1 층간 절연막 내에, 상기 개구부와 수직으로 중첩되는 제1 부분과, 상기 개구부와 상기 제1 방향으로 비중첩되는 제2 부분을 포함하는 에어갭;
    상기 제1 층간 절연막 내에 형성되고, 상기 에어갭의 적어도 일부가 배치되는 리세스; 및
    에어갭 라이너를 포함하고,
    상기 하드 마스크 패턴은, 상기 에어갭의 일부와 오버행(overhanging)되며, 상기 제1 배선의 상부의 일부와 상기 제2 배선의 상부의 일부를 노출시키고,
    상기 하드 마스크 패턴은 상기 리세스의 최상부에서 상기 리세스의 측벽보다 측면으로 돌출된 돌출부를 포함하고,
    상기 에어갭 라이너는 상기 리세스의 프로파일과, 상기 하드 마스크 패턴의 돌출부의 프로파일을 따라 연장되는 반도체 장치.
  2. 제1 항에 있어서,
    상기 에어갭의 제2 부분은 상기 에어갭의 제1 부분의 양측에 배치되는 반도체 장치.
  3. 삭제
  4. 제1 항에 있어서,
    상기 하드 마스크 패턴 상에, 상기 개구부를 막는 제2 층간 절연막을 더 포함하는 반도체 장치.
  5. 삭제
  6. 제1 항에 있어서,
    상기 에어갭은 상기 제1 배선과 상기 제2 배선 사이의 상기 제1 층간 절연막 내에 배치되고,
    상기 에어갭의 상기 제1 방향으로의 폭은 상기 개구부의 상기 제1 방향으로의 폭보다 큰 반도체 장치.
  7. 제6 항에 있어서,
    상기 리세스는 상기 개구부와 수직으로 중첩되는 제1 부분과, 상기 개구부와 비중첩되는 제2 부분을 포함하고,
    상기 리세스의 제2 부분은 상기 리세스의 제1 부분의 양측에 배치되는 반도체 장치.
  8. 제7 항에 있어서,
    상기 리세스의 제2 부분의 상기 제1 방향으로의 폭은 상기 리세스의 깊이와 같거나 작은 반도체 장치.
  9. 기판;
    상기 기판 상의 제1 층간 절연막;
    상기 제1 층간 절연막 내에, 제1 방향으로 각각 연장되고, 상기 제1 방향과 다른 제2 방향으로 인접하는 제1 배선 및 제2 배선;
    상기 제1 배선 및 상기 제2 배선 사이의 상기 제1 층간 절연막 내에, 상기 제1 배선 및 상기 제2 배선에 의해 정의되는 측벽을 포함하는 제1 리세스;
    상기 제1 층간 절연막 상에, 상기 제1 리세스의 일부, 상기 제1 배선의 일부 및 상기 제2 배선의 일부와 중첩되는 제1 개구부를 포함하는 제1 하드 마스크 패턴;
    상기 제1 리세스 내 에어갭; 및
    에어갭 라이너를 포함하고,
    상기 제1 하드 마스크 패턴은, 상기 에어갭의 일부와 오버행(overhanging)되며, 상기 제1 배선의 상부의 일부와 상기 제2 배선의 상부의 일부를 노출시키고,
    상기 제1 리세스의 상기 제1 방향으로의 폭은 상기 제1 개구부의 상기 제1 방향으로의 폭보다 크고,
    상기 제1 하드 마스크 패턴은 상기 제1 리세스의 최상부에서 상기 제1 리세스의 측벽보다 측면으로 돌출된 돌출부를 포함하고,
    상기 에어갭 라이너는 상기 제1 리세스의 프로파일과, 상기 제1 하드 마스크 패턴의 돌출부의 프로파일을 따라 연장되는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 리세스는 상기 제1 개구부와 수직으로 중첩되는 제1 부분과, 상기 제1 개구부와 비중첩되는 제2 부분을 포함하고,
    상기 제1 리세스의 제2 부분은 상기 제1 방향으로 상기 제1 리세스의 제1 부분의 양측에 위치되는 반도체 장치.
  11. 삭제
  12. 제9 항에 있어서,
    상기 에어갭의 일부는 상기 제1 개구부와 비중첩되는 반도체 장치.
  13. 제9 항에 있어서,
    상기 에어갭의 적어도 일부는 상기 에어갭 라이너에 의해 둘러싸인 반도체 장치.
  14. 제9 항에 있어서,
    상기 제1 배선은 필링 도전막과, 상기 필링 도전막의 바닥면 및 측벽을 따라 연장되는 배리어 도전막을 포함하고,
    상기 제1 배선은 상기 제1 개구부와 중첩되는 제1 부분과 상기 제1 개구부와 비중첩되는 제2 부분을 포함하고,
    상기 제1 배선의 제1 부분에서 상기 배리어 도전막의 높이는 상기 제1 배선의 제2 부분에서 상기 배리어 도전막의 높이와 같거나 작은 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 배선은 상기 필링 도전막의 상면에 배치되는 캡핑 도전막을 더 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 배선의 제1 부분에서, 상기 캡핑 도전막은 상기 필링 도전막의 상면 상에 비배치되는 반도체 장치.
  17. 제15 항에 있어서,
    상기 제1 배선의 제1 부분에서 상기 캡핑 도전막의 두께는 상기 제1 배선의 제2 부분에서 상기 캡핑 도전막의 두께보다 작은 반도체 장치.
  18. 기판 상의 층간 절연막;
    상기 층간 절연막 내의 제1 리세스;
    상기 제1 리세스 내에, 적어도 일부가 배치되는 배선으로, 상기 배선의 종단부는 상기 제1 리세스 내에 배치되는 배선;
    상기 층간 절연막 및 상기 배선 상에, 상기 배선의 종단부를 덮는 하드 마스크 패턴;
    상기 배선의 종단부와 층간 절연막 사이에 형성된 에어갭;
    상기 층간 절연막 내에 형성되고, 상기 에어갭의 적어도 일부가 배치되는 제2 리세스; 및
    에어갭 라이너를 포함하고,
    상기 하드 마스크 패턴은, 상기 에어갭의 일부와 오버행(overhanging)되며, 상기 배선의 상부의 일부를 노출시키고,
    상기 하드 마스크 패턴은 상기 제2 리세스의 최상부에서 상기 제2 리세스의 측벽보다 측면으로 돌출된 돌출부를 포함하고,
    상기 에어갭 라이너는 상기 제2 리세스의 프로파일과, 상기 하드 마스크 패턴의 돌출부의 프로파일을 따라 연장되는 반도체 장치.
  19. 제18 항에 있어서,
    상기 하드 마스크 패턴은 상기 배선의 종단부와 비중첩되는 개구부를 포함하는 반도체 장치.
  20. 제18 항에 있어서,
    상기 에어갭 라이너는 상기 배선의 종단부의 측벽을 따라 더 연장되는 반도체 장치.
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