KR102154112B1 - 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는 저유전막 내에 형성된 금속 배선; 및 상기 금속 배선의 상부면을 덮는 제 1 부분과 상기 저유전막의 상부면을 덮는 제 2 부분을 포함하는 캡핑막을 포함하되, 상기 캡핑막의 상기 제 1 부분과 상기 캡핑막의 상기 제 2 부분의 화학적 조성(chemical composition)이 서로 다를 수 있다.

Description

금속 배선들을 포함하는 반도체 장치 및 그 제조 방법{a semiconductor device including metal interconnections and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 금속 배선들을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 집적회로(Integrated Circuit)의 발달은 반도체 장치의 보다 빠른 동작 속도와 고집적화를 요구한다. 이러한 고집적화 및 동작 속도의 고속화를 충족시키기 위한 여러 기술 중 하나로, 수십 나노의 선폭을 갖는 반도체 소자가 개발되어 상용화되고 있다. 그러나 최소 선폭(Critical Dimension: CD)의 감소에 따른 금속 배선의 저항 증가와 금속 배선들 간의 정전 용량의 증가로 인해 고속 동작의 구현에 어려움이 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 반도체 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치는 저유전막 내에 형성된 금속 배선; 및 상기 금속 배선의 상부면을 덮는 제 1 부분과 상기 저유전막의 상부면을 덮는 제 2 부분을 포함하는 캡핑막을 포함하되, 상기 캡핑막은 금속 물질을 포함하며, 상기 캡핑막의 상기 제 1 부분과 상기 캡핑막의 상기 제 2 부분의 화학적 조성(chemical composition)이 서로 다를 수 있다.
일 실시예에 따르면, 상기 캡핑막은 상기 저유전막과 다른 절연 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 캡핑막의 상기 제 1 부분은 상기 저유전막에 대해 식각 선택성을 가질 수 있다.
일 실시예에 따르면, 상기 캡핑막의 상기 제 1 부분은 금속 원소 및 질소를 포함하고, 상기 캡핑막의 상기 제 2 부분들은 상기 금속 원소 및 산소를 포함한다.
일 실시예에 따르면, 상기 캡핑막의 상기 제 2 부분은 질소를 더 포함하되, 상기 캡핑막의 상기 제 2 부분에서 질소 함량은 상기 제 1 부분에서 질소 함량보다 낮을 수 있다.
일 실시예에 따르면, 상기 캡핑막의 상기 제 1 부분은 상기 유전막의 상부면에서 멀어질수록 상기 산소 농도가 감소될 수 있다.
일 실시예에 따르면, 상기 캡핑막의 상기 제 1 부분은 상기 캡핑막의 제 2 부분들보다 두꺼울 수 있다.
일 실시예에 따르면, HF 식각액을 이용한 습식 식각 공정에서, 상기 캡핑막의 상기 제 1 부분과 상기 제 2 부분은 2:1 내지 5:1의 식각 선택비를 가질 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치는 저유전막 내의 금속 배선들, 상기 금속 배선들 사이에 에어 갭을 정의하는 절연막, 상기 절연막과 상기 금속 배선들의 상부면들 사이에 개재된 캡핑 패턴들을 포함하되, 상기 캡핑 패턴들은 상기 저유전막과 다른 절연 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 캡핑 패턴들은 금속 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 에어 갭의 폭은 하부에서 상부로 갈수록 감소할 수 있다.
일 실시예에 따르면, 상기 에어 갭의 최고점은 상기 금속 배선들의 상부면들보다 위에 위치할 수 있다.
다른 실시예에 따르면, 상기 에어 갭의 최고점은 상기 캡핑 패턴들의 상부면들보다 위에 위치할 수 있다.
일 실시예에 따르면, 상기 캡핑 패턴들의 상부면들에서 상기 금속 배선들의 측벽들로 연장되는 보호막을 더 포함하되, 상기 보호막은 상기 캡핑 패턴과 동일한 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 캡핑 패턴들의 상부면들 및 상기 금속 배선들의 측벽들을 컨포말하게 덮는 버퍼 절연막을 더 포함하되, 상기 에어 갭은 상기 버퍼 절연막의 일부분을 노출시킬 수 있다.
일 실시예에 따르면, 상기 절연막 및 상기 캡핑 패턴을 관통하여 상기 금속 배선들에 접속되는 비아; 및 상기 절연막 상에 배치되며, 적어도 어느 하나는 상기 비아와 연결되는 상부 금속 배선들을 더 포함한다.
일 실시예에 따르면, 상기 상부 금속 배선들을 덮되, 상기 상부 금속 배선들 사이에 상부 에어 갭을 정의하는 상부 절연막; 및 상기 상부 절연막과 상기 상부 금속 배선들의 상부면들 사이에 개재된 상부 캡핑 패턴들을 더 포함하되, 상기 상부 캡핑 패턴들은 상기 저유전막과 다른 절연 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 상부 에어 갭은 상기 에어 갭에 대해 수직적으로 서로 엇갈리게 배치될 수 있다.
일 실시예에 따르면, 상기 상부 에어 갭의 폭은 상기 에어 갭의 폭과 다를 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 또 다른 실시예에 따른 반도체 장치는 저유전막 상에 서로 이격되어 배치된 제 1 금속 배선들; 상기 제 1 금속 배선들과 이격되며, 상기 저유전막 내에 매립된 제 2 금속 배선들; 상기 제 1 및 제 2 금속 배선들을 덮되, 상기 제 1 금속 배선들 사이에 에어 갭을 정의하는 절연막; 상기 절연막과 상기 제 1 금속 배선들의 상부면들 사이에 개재된 캡핑 패턴; 및 상기 절연막과 상기 저유전막의 상부면 사이에서 상기 제 2 금속 배선들의 상부면들로 연장되는 캡핑막을 포함하되, 상기 캡핑막은 상기 제 2 금속 배선들의 상부면들을 덮는 제 1 부분과 상기 저유전막의 상부면을 덮는 제 2 부분을 포함하며, 상기 캡핑막의 상기 제 1 부분과 상기 캡핑막의 상기 제 2 부분의 화학적 조성(chemical composition)이 서로 다를 수 있다.
일 실시예에 따르면, 상기 캡핑 패턴 및 상기 캡핑막은 상기 저유저막에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 제 1 금속 배선들은 제 1 금속 원소를 포함하고, 상기 캡핑 패턴 및 상기 캡핑막은 상기 제 1 금속 원소와 다른 제 2 금속 원소를 포함한다.
일 실시예에 따르면, 상기 캡핑 패턴은 상기 캡핑막의 상기 제 1 부분과 동일한 물질을 포함한다.
일 실시예에 따르면, 상기 캡핑막의 상기 제 1 부분은 상기 제 2 부분에 대해 식각 선택성을 가질 수 있다.
일 실시예에 따르면, 상기 캡핑막의 상기 제 1 부분은 금속 원소 및 질소를 포함하고, 상기 캡핑막의 상기 제 2 부분들은 상기 금속 원소 및 산소를 포함한다.
일 실시예에 따르면, 상기 캡핑막의 상기 제 2 부분은 질소를 더 포함하되, 상기 캡핑막의 상기 제 2 부분에서 질소 함량은 상기 제 1 부분에서 질소 함량보다 낮을 수 있다.
일 실시예에 따르면, 상기 캡핑막의 상기 제 1 부분은 상기 캡핑막의 제 2 부분들보다 두꺼울 수 있다.
일 실시예에 따르면, 상기 캡핑 패턴은 상기 캡핑막의 상기 제 1 부분과 동일한 물질을 포함한다.
일 실시예에 따르면, 상기 에어 갭의 최고점은 상기 제 1 금속 배선들의 상부면들보다 위에 위치할 수 있다.
일 실시예에 따르면, 상기 에어 갭의 폭이 하부에서 상부로 갈수록 감소할 수 있다.
일 실시예에 따르면, 상기 제 1 영역에 배치된 상기 에어 갭들 중에서, 상기 제 2 영역과 인접한 에어 갭의 폭이 다른 에어 갭들의 폭보다 클 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 금속 배선들의 상부면들과 상기 저유전막의 상부면은 공면을 이룰 수 있다.
일 실시예에 따르면, 상기 제 1 금속 배선들은 제 1 간격으로 이격되어 배치되고, 상기 제 2 금속 배선들은 상기 제 1 간격보다 큰 제 2 간격으로 이격되어 배치될 수 있다.
일 실시예에 따르면, 상기 캡핑 패턴의 상부면 및 상기 제 1 금속 배선들의 측벽들을 덮는 보호 패턴을 더 포함하되, 상기 보호 패턴은 상기 제 1 부분과 동일한 물질을 포함한다.
일 실시예에 따르면, 상기 제 1 금속 배선들의 상부면 및 측벽들을 컨포말하게 덮는 버퍼 절연막을 더 포함하되, 상기 에어 갭은 상기 버퍼 절연막의 일부분을 노출시킬 수 있다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 저유전막 내에 금속 배선을 형성하는 것; 및 상기 저유전막 및 상기 금속 배선의 상부면 상에 캡핑막을 증착하는 것을 포함하되, 상기 캡핑막은 상기 금속 배선의 상부면에 증착된 제 1 부분 및 상기 저유전막의 상부면에 증착되며 상기 제 1 부분과 다른 화학적 조성을 갖는 제 2 부분을 포함한다.
일 실시예에 따르면, 상기 캡핑막은 상기 저유전막과 다른 절연 물질로 이루어질 수 있다.
일 실시예에 따르면, 상기 금속 배선은 제 1 금속 원소를 포함하고, 상기 캡핑막은 상기 제 1 금속 원소와 다른 제 2 금속 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 캡핑막을 형성하는 것은, 상기 저유전막의 상부면 및 상기 금속 배선의 상부면에 대한 전처리 공정을 수행하는 것; 금속 소스 가스를 공급하여, 상기 전처리된 상기 저유전막의 상부면 및 상기 금속 배선의 상부면에 금속 물질을 흡착시키는 것; 및 질소 소스 가스를 공급하여, 상기 금속 물질과 반응시키는 것을 포함한다.
일 실시예에 따르면, 상기 캡핑막을 형성하는 것은, 상기 전처리 공정, 상기 금속 소스 가스 공급, 및 상기 질소 소스 가스 공급을 순차적으로 반복하는 것을 포함한다.
일 실시예에 따르면, 상기 전처리 공정은 상기 저유전막의 상부면에 하이드록실기(-OH)를 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 금속 물질을 흡착시키는 것은, 상기 금속 소스 가스를 상기 저유전막의 상기 하이드록실기와 반응시켜 상기 저유전막의 상부면에 금속 산화물을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 질소 소스 가스를 상기 금속 물질과 반응시키는 것은, 상기 저유전막의 상부면에 금속 산질화물을 형성하는 것; 및 상기 금속 배선의 상부면에 금속 질화물을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 금속 배선은 제 1 금속 물질을 포함하고, 상기 캡핑막은 상기 제 1 금속 물질과 다른 제 2 금속 물질을 포함한다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 저유전막 내에 금속 배선들을 형성하는 것; 상기 금속 배선들의 상부면들을 덮는 제 1 부분과 상기 저유전막의 상부면을 덮는 제 2 부분을 포함하는 캡핑막을 형성하되, 상기 캡핑막의 상기 제 1 부분과 상기 캡핑막의 상기 제 2 부분의 화학적 조성이 서로 다른 것; 상기 캡핑막의 제 2 부분을 제거하여 상기 금속 배선들 상에 캡핑 패턴을 형성하는 것; 상기 저유전막의 상부면을 리세스하여 상기 금속 배선들 사이에 상기 금속 배선들의 측벽들을 노출시키는 리세스 영역을 형성하는 것; 및 상기 금속 배선들을 덮되, 상기 리세스 영역 내에 에어 갭을 정의하는 절연막을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 캡핑 패턴을 형성하는 것 및 상기 리세스 영역을 형성하는 것은 동일한 식각 레서피를 이용한 습식 식각 공정을 수행하는 것을 포함한다.
일 실시예에 따르면, 상기 리세스 영역을 형성하는 것은, 상기 저유전막의 일부를 식각하여 상기 금속 배선들의 상부 측벽들을 노출시키는 제 1 리세스 영역을 형성하는 것; 상기 제 1 리세스 영역에 노출된 상기 금속 배선들의 상부 측벽들 및 상기 저유전막의 표면을 덮는 보호막을 형성하는 것; 및 상기 제 1 리세스 영역의 상기 보호막 및 상기 저유전막의 일부분을 식각하여 상기 금속 배선들의 하부 측벽들을 노출시키는 제 2 리세스 영역을 형성하는 것을 포함하되, 상기 보호막은 상기 금속 배선들의 상부 측벽들을 덮는 제 1 영역과 상기 제 1 리세스 영역에 노출된 상기 저유전막을 덮는 제 2 영역을 포함하되, 상기 보호막의 상기 제 1 영역은 상기 보호막의 상기 제 2 영역에 대해 식각 선택성을 가질 수 있다.
일 실시예에 따르면, 상기 에어 갭을 형성하는 것은, 상기 리세스 영역을 채우는 희생막을 형성하는 것; 상기 캡핑 패턴의 상부면 및 상기 희생막의 상부면을 덮는 다공성 절연막을 형성하는 것; 및 상기 다공성 절연막의 기공들을 통해 상기 희생막을 제거하여 상기 에어 갭을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 금속 배선의 상부면을 덮는 캡핑막의 제 1 부분과 저유전막의 상부면을 덮는 캡핑막의 제 2 부분은 서로 다른 화학적 조성을 가질 수 있다. 이에 따라, 금속 배선들 및 저유전막 상에 식각 마스크 없이 선택적 식각이 가능한 캡핑막이 형성될 수 있다.
나아가, 금속 배선들 사이에 에어 갭 형성을 위한 저유전막에 대한 리세스 공정을 수행할 때, 금속 배선의 상부면을 덮는 캡핑막의 제 1 부분은 저유전막에 대해 높은 식각 선택성을 가질 수 있다. 이에 따라, 저유전막을 리세스할 때 금속 배선들이 손상되거나 손실되는 것을 방지할 수 있다. 따라서, 금속 배선들의 저항이 증가하는 것을 방지할 수 있다.
또한, 금속 배선들 사이에 1의 유전 상수를 갖는 에어 갭이 형성되므로 금속 배선들 간의 기생 캐패시턴스가 감소되어, 반도체 장치의 동작 속도가 향상될 수 있다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 캡핑막 형성 방법을 설명하기 위한 순서도이다.
도 3a 내지 도 3d는 본 발명의 실시예들에 따른 반도체 장치의 캡핑막 형성 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예들에 따라 형성된 캡핑막의 식각 선택성을 보여주는 그래프이다.
도 5 내지 도 11은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 12 내지 도 15는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 변형례들을 설명하기 위한 도면들이다.
도 16 내지 도 21은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 22 내지 도 25는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26 내지 도 31은 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 32 내지 도 35는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 형성된 다층 배선 구조체를 포함하는 반도체 장치를 도시한다.
도 36은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 형성된 반도체 메모리 소자를 도시한다.
도 37은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 38은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 다른 예를 간략히 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(omprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 장치의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 장치의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 1a를 참조하면, 저유전막(10)에 트렌치(11)가 형성될 수 있다. 저유전막(10)은 반도체 소자들(미도시; 예를 들어, 트랜지스터들, 캐패시터 및 저항) 및 하부 배선들(lower interconnections; 미도시)을 포함할 수 있으며, 저유전막(10)에 형성된 트렌치(11)는 반도체 소자들의 일부분을 노출시킬 수도 있다. 트렌치(11)는 금속 배선(20)이 형성될 영역으로서, 저유전막(10) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용하여 저유전막(10)을 이방성 식각함으로써 형성될 수 있다.
상세하게, 저유전막(10)은 실리콘 산화막보다 유전 상수가 낮은 유전물질로 형성될 수 있으며, 적어도 하나 이상의 막들로 구성될 수 있다. 일 실시예에서, 저유전막(10)은 약 2.0 내지 3.0의 유전 상수를 가질 수 있으며, 유기, 무기 및 유기-무기 하이브리드 물질 중 적어도 하나를 포함할 수 있다. 또한, 저유전막(10)은 다공성(porous) 또는 비다공성일 수 있다.
일 실시예에 따르면, 저유전막(10)은 불순물이 도우프된 산화막 계열로 형성될 수 있다. 예를 들어, 불순물이 도우프된 산화막 계열로는 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등으로 형성할 수 있다. 다른 실시예에 따르면, 저유전막(10)은 저유전율(Low-k)을 갖는 유기폴리머로 형성될 수 있다. 예를 들어, 저유전율을 갖는 유기폴리머로는 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 폴리사이드(polycide) 수지 등이 있다.
도 1b를 참조하면, 트렌치(11)가 형성된 저유전막(10) 상에 배리어 금속층(21) 및 금속층(23)이 차례로 형성될 수 있다.
배리어 금속층(21)은 트렌치(11)의 내벽과 저유전막(10)의 상부면을 균일한 두께로 덮을 수 있다. 배리어 금속층(21)은 트렌치(11) 내에 매립되는 금속층(23)이 주변의 저유전막(10)으로 확산되는 것을 방지할 수 있는 도전성 물질로 형성된다. 예를 들어, 배리어 금속층(21)은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다.
금속층(23)은 낮은 비저항(resistivity)을 가지는 금속 물질로 형성될 수 있다. 예를 들어, 금속층(23)은 구리 또는 구리 합금으로 형성될 수 있다. 여기서, 구리 합금이란 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 혼입된 것을 말한다. 이러한 금속층(23)은 전기 도금법(electroplating) 또는 무전해 도금법(electroless plating)을 이용하여 형성될 수 있다. 전기 도금법을 이용하여 금속층(23)을 형성하는 경우, 배리어 금속층(21)의 표면에 씨드막(미도시)이 형성될 수 있으며, 씨드막은 금속층(21)의 균일성을 증가시키며 초기 핵생성 자리(nucleation site) 역할을 할 수 있다. 씨드막으로는 Cu, Au, Ag, Pt, Pd 등이 사용될 수 있으며, 도금법과 금속층(23)의 종류에 따라 물질을 선택하여 형성될 수 있다. 이와 같이, 도급 방법에 의해 형성된 금속층(23)은 트렌치(11)를 채우면서 배리어 금속층(21) 상에 형성될 수 있다.
도 1c를 참조하면, 배리어 금속층(21) 및 금속층(23)을 형성한 후에, 저유전막(10)의 상부면이 노출되도록 평탄화 공정이 수행될 수 있다. 일 실시예에서, 평탄화 공정으로는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정이 이용될 수 있다. 여기서, CMP 공정이란, 금속층(23)의 표면과 연마 패드의 표면이 접촉된 상태에서 연마액인 슬러리(slurry)를 금속층(23) 상으로 공급하여 금속층(23)의 표면과 화학적으로 반응시키면서, 연마 패드와 금속층(23)을 상대 회전시켜 물리적으로 금속층(23)을 평탄화 식각하는 기술이다.
평탄화 공정은 금속층(23)을 평탄화하여 금속 패턴(24)을 형성하는 것과 배리어 금속층(21)을 평탄화하여 배리어 금속 패턴(22)을 형성하는 것을 포함할 수 있다. 이와 같이 평탄화 공정을 수행함에 따라, 트렌치(11) 내에 배리어 금속 패턴(22) 및 금속 패턴(24)으로 이루어진 금속 배선(20)이 형성될 수 있다. 금속 배선(20)은, 도면에는 도시되지 않았으나, 반도체 소자들(예를 들어, 트랜지스터들, 캐패시터 및 저항) 및/또는 하부 배선들과 전기적으로 연결될 수 있다.
계속해서, 도 1d를 참조하면, 평탄화된 저유전막(10)의 상부면 및 금속 배선(20)의 상부면에 캡핑막(30)이 증착될 수 있다. 캡핑막(30)은 후속 공정들에서 금속 배선(20)이 손상 및 손실되는 것을 방지할 수 있다. 일 실시예에 따르면, 캡핑막(30)은 PEALD(Plasma-Enhanced Atomic Layer Deposition) 방법을 이용하여 형성될 수 있으며, 이러한 캡핑막(30)의 형성 방법에 대해서 도 2 및 도 3a 내지 도 3d를 참조하여 보다 상세히 설명한다. 일 실시예에서, 캡핑막(30)은 저유전막(10)의 상부면과 금속 배선(20)의 상부면에 동시에 증착되며, 하부 물질에 따라 다른 화학적 조성을 가지며 증착될 수 있다. 상세하게, 캡핑막(30)은 저유전막(10)과 다른 절연 물질로 형성될 수 있다. 또한, 캡핑막(30)의 유전율이 저유전막(10)의 유전율보다 클 수 있다. 일 실시예에서, 캡핑막(30)을 이루는 절연 물질은 금속 원소를 포함하는 금속 절연 물질일 수 있다.
일 실시예에서, 캡핑막(30)은 금속 배선(20) 상의 제 1 부분(30a)과 저유전막(10) 상의 제 2 부분(30b)을 포함할 수 있으며, 제 1 부분(30a)과 제 2 부분(30b)은 화학적 조성이 서로 다를 수 있다. 구체적으로, 캡핑막(30)의 제 1 부분(30a)은 금속 원소 및 질소를 포함하며, 캡핑막(30)의 제 2 부분(30b)은 금속 원소 및 산소를 포함하거나, 금속 원소, 질소 및 산소를 포함할 수 있다. 다시 말해, 캡핑막(30)의 제 1 부분(30a)은 금속 질화물로 이루어지고, 캡핑막(30)의 제 2 부분(30b)은 금속 산화물 또는 금속 산질화물로 이루어질 수 있다. 이에 더하여, 캡핑막(30)의 제 1 부분(30a)은 금속 원소 및 질소를 포함하고, 캡핑막(30)의 제 2 부분(30b)이 금속 원소, 질소 및 산소를 포함할 때, 캡핑막(30)의 제 1 부분(30a)에서의 질소 함량이 상기 제 2 부분(30b)에서의 질소 함량보다 클 수 있다. 또한, 캡핑막(30)의 제 2 부분(30b)에서 산소 함량은 저유전막(10)의 상부면에서 멀어질수록 감소될 수 있다.
일 실시예에서, 캡핑막(30)에서 화학적 조성이 다른 제 1 및 제 2 부분들(30a, 30b)은 서로 식각 선택성을 가질 수 있다. 다시 말해, 캡핑막(30)을 건식 또는 습식 식각할 때, 캡핑막(30)의 제 1 부분(30a)과 제 2 부분(30b)에서 식각율이 서로 다를 수 있다. 일 실시예에 따르면, 캡핑막(30)을 건식 또는 습식 식각할 때 금속 배선(20)의 상부면을 덮는 제 1 부분(30a)과 저유전막(10)의 상부면을 덮는 제 2 부분(30b)의 식각 선택비는 약 2:1 내지 5:1일 수 있다.
나아가, 캡핑막(30)은 하부 막질에 따라 두께가 불균일하게 형성될 수도 있다. 일 실시예에 따르면, 캡핑막(30)의 제 1 부분(30a)은 캡핑막(30)의 제 2 부분(30b)보다 두꺼울 수 있다. 캡핑막(30)의 두께는 제 1 부분(30a)과 제 2 부분(30b)이 식각 선택성을 가질 수 있는 범위 내에서 선택될 수 있다. 예를 들어, 캡핑막(30)은 약 200Å 이하의 두께를 가질 수 있다.
일 실시예에 따르면, 캡핑막(30)은 금속 배선(20)과 다른 금속 물질을 포함할 수 있다. 예를 들어, 금속 배선(20)의 금속 패턴(24)이 제 1 금속 물질을 포함할 때, 캡핑막(30)은 제 1 금속 물질과 다른 제 2 금속 물질을 포함할 수 있다. 일 실시예에 따르면, 금속 배선(20)의 금속 패턴(24)은 구리 또는 구리 합금을 포함할 수 있다. 그리고, 캡핑막(30)은 알루미늄(Al), 실리콘(Si), 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 갈륨(Ga), 게르마늄(Ge), 스트론튬(Sr), 이트륨(Y), 지르코늄(Zr), 니오브(Nb), 루테늄(Ru), 인듐(In), 바륨(Ba), 란탄(La), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 이리튬(Ir), 납(Pb) 및 비스무트(Bi)로 이루어진 군으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 캡핑막 형성 방법을 설명하기 위한 순서도이다. 도 3a 내지 도 3d는 본 발명의 실시예들에 따른 반도체 장치의 캡핑막 형성 방법을 설명하기 위한 단면도들이다.
도 2 및 도 3a를 참조하면, 저유전막(10) 내에 금속 배선(20)이 형성된 기판을 챔버(미도시) 내에 로딩한다(S10).
저유전막(10)은 도 1a 내지 도 1c를 참조하여 설명한 것처럼, 트렌치(11) 형성을 위한 식각 공정 및 평탄화 공정에 의해 손상된 상부면을 가질 수 있다. 이에 따라, 저유전막(10)의 상부면에는 실리콘과 결합하지 않은 댕글링 본드들(dangling bond) 및 결함들이 존재할 수 있다. 즉, 저유전막(10)의 표면에 Si-OH 결합 및 Si-H 결합이 존재할 수 있다.
일 실시예에 따르면, 저유전막(10)은 불순물이 도우프된 산화막 계열로 이루어질 수 있으며, 그 내부에 실리콘과 결합된 CxHy(예를 들어, CH3, CH2, CH)포함할 수 있다. 또한, 트렌치(11) 형성을 위한 식각 공정 및 평탄화 공정 등이 수행될 때, 저유전막(10)은 유기 화합물에 노출될 수 있다. 예를 들어, 저유전막(10)을 식각할 때, CxHy(여기서, x 및 y는 1 이상의 정수) 계열의 식각 가스, 불활성 가스, 산소 및 이산화탄소와 같은 화합물에 노출될 수 있다. 이에 따라, 도 3a에 도시된 바와 같이, 저유전막(10)의 상부면의 Si-OH 결합 및 Si-H 결합이 CxHy(예를 들어, CH3, CH2, CH)로 치환될 수 있다.
일 실시예에 따르면, 금속 배선(20)은 제 1 금속 원소(M1)로 이루어질 수 있으며, 예를 들어, 제 1 금속 원소(M1)는 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 금속 배선(20)은 도 1a 내지 도 1c를 참조하여 설명한 것처럼, 평탄화 공정에서 슬러리에 포함된 산소에 노출됨에 따라, 금속 배선(20)의 표면에는 금속 원소가 산소와 결합된 금속 산화막이 존재할 수 있다. 예를 들어, 제 1 금속 원소(M1)가 구리(Cu)인 경우 CuO 혹은 Cu2O와 같이 구리 산화막이 존재할 수 있다.
도 2 및 도 3b를 참조하면, 저유전막(10) 및 금속 배선(20)의 상부면들에 형성되는 캡핑막(30)의 선택성을 향상시키기 위해 저유전막(10) 및 금속 배선(20)의 상부면들에 대한 전처리 공정(pre-treatment process)이 수행될 수 있다(S20). 일 실시예에 따르면, 전처리 공정으로 Ar2, N2, H2, NH3, 또는 수증기를 이용한 플라즈마 처리, 수소를 이용한 반응성 세정 공정(reactive precleaning), RF 세정공정(RF precleaning), 암모니아를 이용한 전처리 공정(pre-treatment process), 열처리 공정, 또는 UV 처리 공정이 수행될 수 있다. 이러한 전처리 공정은 저유전막(10)의 상부면에 하이드록실기(-OH) 본딩을 증가시킬 수 있으며, 금속 배선(20)의 상부면에서 제 1 금속 원소(M1)과 산소(O)의 결합을 감소시킬 수 있다.
일 실시예에 따르면, 전처리 공정으로서 Ar2, N2, H2, NH3, 또는 수증기를 이용한 플라즈마 처리 공정을 수행될 때, 저유전막(10) 표면의 탄소(carbon)가 공핍(depletion)되어 저유전막(10)의 표면에 Si-OH 본딩이 증가할 수 있다. 이와 동시에, 금속 배선(20)의 표면에서는 플라즈마 처리에 의해 금속 산화물이 제거될 수 있다. 이와 같은 전처리 공정 후, 헬륨(He), 네온(Ne), 아르곤(Ar)과 같은 불활성 기체 또는 질소(N2)를 이용한 퍼지(purge) 공정이 수행될 수 있다.
도 2 및 도 3c를 참조하면, 저유전막(10) 및 금속 배선(20)의 표면으로 금속 소스 가스를 공급한다(S30).
일 실시예에 따르면, 금속 소스 가스는 금속 배선(20)의 제 1 금속 원소(M1)와 다른 제 2 금속 원소(M2)를 포함할 수 있다. 예를 들어, 제 2 금속 원소(M2)는 알루미늄(Al), 티타늄(Ti), 코발트(Co), 갈륨(Ga), 게르마늄(Ge), 스트론튬(Sr), 이트륨(Y), 지르코늄(Zr), 니오브(Nb), 루테늄(Ru), 인듐(In), 바륨(Ba), 란탄(La), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 이리튬(Ir), 납(Pb) 및 비스무트(Bi)로 이루어진 그룹에서 선택될 수 있다.
일 실시예에 따르면, 금속 소스 가스로서 알루미늄 전구체가 제공될 수 있으며, 예를 들어, 알루미늄 전구체는 트리메틸알루미늄(trimethyl aluminum, TMA), 트리에틸알루미늄(triethyl aluminum, TEA), 메틸피롤리딘알란(1-methylpyrrolidine alane, MPA), 디메틸에틸아민알란(dimethylethylamine alane, DMEAA), 디메틸알루미늄하이드라이드(dimethyl aluminum hydride, DMAH), 및 트리메틸아민알란보레인(trimethylaminealane borane, TMAAB) 중에서 선택될 수 있다.
다른 실시예에 따르면, 금속 소스 가스로서 티타늄 전구체가 제공될 수 있으며, 예를 들어, 티타늄 전구체는 티타늄 테트라키스(이소프로폭사이드)(Ti(O-iProp)4), 티타늄 핼라이드, 사이클로펜타디에닐 티타늄, 티타늄 비스(이소프로폭사이드)비스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트)(Ti(O-iProp)2(thd)2), 티타늄 비스(4-(2-메틸에톡시)이미노-2-펜타노네이트)(Ti(2meip)2), 티타늄 비스[4-(에톡시)이미노-2-펜타노에이트](Ti(eip)2), 및 티타늄 비스[2,2-디메틸-5-(2-메틸에톡시)이미노-3-헵타노에이트](Ti(22dm2meih)2) 중에서 선택될 수 있다.
또 다른 실시예에 따르면, 금속 소스 가스로서 하프늄 전구체가 제공될 수도 있으며, 예를 들어, 하프늄 전구체는 하프늄 터셔리 부톡사이드 (Hf(OtBu)4, hafnium t-[0057] butoxide, HTB), 테트라키스(디에틸아미도)하프늄 (Hf(NEt2)4, tetrakis(diethylamido)hafnium, TDEAH), 테트라키스(에틸메틸아미도)하프늄 (Hf(NEtMe)4, tetrakis(ethylmethylamido)hafnium, TEMAH), 및 테트라키스(디메틸아미도)하프늄(Hf(NMe2)4, tetrakis(dimethylamido)hafnium, TDMAH) 중에서 선택될 수 있다.
이러한 제 2 금속 원소(M2)를 포함하는 금속 소스 가스를 제공함에 따라, 전처리된 저유전막(10)의 상부면 및 금속 배선(20)의 상부면에 제 2 금속 원소(M2)가 흡착될 수 있다. 보다 상세하게, 금속 소스 가스는 저유전막(10)의 상부면에서 하이드록실기(-OH)와 반응하여, 제 2 금속 원소(M2)가 저유전막(10)의 산소(O)와 결합될 수 있다. 즉, 저유전막(10)의 표면에서 금속 산화물이 형성될 수 있다. 그리고, 금속 배선(20)의 상부면에서 제 2 금속 원소(M2)는 제 1 금속 원소(M1)과 결합될 수 있다.
제 2 금속 원소(M2)를 흡착시킨 후, 저유전막(10) 및 금속 배선(20) 상에 잔류하는 금속 소스 가스는 헬륨(He), 네온(Ne), 아르곤(Ar)과 같은 불활성 기체 또는 질소(N2)를 이용하여 퍼지(purge)될 수 있다.
이어서, 도 2 및 도 3d를 참조하면, 제 2 금속 원소(M2)가 흡착된 저유전막(10) 및 금속 배선(20)의 상부면으로 질소 소스 가스를 공급한다(S40). 질소 소스 가스로는 예를 들어, N2, NH3, N2O 또는 NO 등의 가스 또는 상기 질소 소스 가스와 할로겐 또는 산소가 포함된 가스가 혼합된 혼합 가스가 사용될 수 있다. 일 실시예에서, 질소 소스 가스는 플라즈마 상태로 공급될 수 있다.
질소 소스 가스는 저유전막(10) 및 금속 배선(20)의 상부면에 흡착된 제 2 금속 원소(M2)와 반응할 수 있다. 이에 따라, 저유전막(10)의 표면에는 금속 산질화물이 형성될 수 있으며, 금속 배선(20)의 표면에는 금속 질화물이 형성될 수 있다. 이후, 헬륨(He), 네온(Ne), 아르곤(Ar)과 같은 불활성 기체 또는 질소(N2)를 이용한 퍼지(purge) 공정을 수행하여, 미반응된 질소 소스 가스를 제거할 수 있다.
일 실시예에 따르면, 전처리 공정(S20), 금속 소스 가스 공급(S30), 및 질소 소스 가스 공급(S40)은 소정 두께의 캡핑막(30)이 형성될 때까지 순차적으로 반복될 수 있다. 이와 달리, 1회의 전처리 공정(S20) 후, 소정 두께의 캡핑막(30)이 형성될 때까지 금속 소스 가스 공급(S30) 및 질소 소스 가스 공급(S40) 번갈아 반복적으로 수행될 수 있다.
이와 같은 공정들을 반복할 때, 저유전막(10)의 상부면에서는 금속 소스 가스와 저유전막(10) 내의 산소의 반응, 및 금속 소스 가스와 질소 소스 가스의 반응에 의해 캡핑막(30)이 형성될 수 있으며, 금속 배선(20)의 상부면에서는 금속 원소와 질소의 반응에 의한 캡핑막(30)이 형성될 수 있다. 즉, 저유전막(10)의 상부면에서 캡핑막(30)은 금속 원소, 산소 및 질소를 포함할 수 있으며, 금속 배선(20)의 상부면에서 캡핑막(30)은 금속 원소 및 질소를 포함할 수 있다. 여기서, 저유전막(10) 상에서 캡핑막(30)의 질소 함량은 금속 배선 (20) 상에서 캡핑막(30)의 질소 함량보다 낮을 수 있다.
나아가, 저유전막(10)의 상부면에 형성되는 캡핑막(30)은 저유전막(10) 내의 산소 원자와 반응하여 형성되므로, 저유전막(10) 상에서 캡핑막(30)의 두께가 증가할수록 금속 소스 가스와 반응할 수 있는 산소 원자가 감소될 수 있다. 이에 따라, 저유전막(10)의 상부면에서 멀어질수록 캡핑막(30) 내의 산소 원자의 농도가 감소될 수 있다.
도 4는 본 발명의 실시예들에 따라 형성된 캡핑막의 식각 선택성을 보여주는 그래프이다.
도 2 및 도 3a 내지 도 3d를 참조하여 설명한 것처럼, 전처리 공정, 금속 소스 가스 공급 및 질소 소스 가스 공급을 반복하여 도 1d에 도시된 바와 같이, 저유전막(10) 및 금속 배선(20)의 상부면들에 캡핑막(30)을 형성하였다. 여기서, 금속 소스 가스로서 알루미늄 전구체를 사용하였으며, 질소 소스 가스로서 NH3를 이용한 플라즈마 처리 공정을 수행하였다. 이와 같이 형성된 캡핑막(30)에서, 제 1 부분(30a)은 알루미늄 질화물을 포함하며, 캡핑막(30)의 제 2 부분(30b)은 알루미늄 산화물 및 알루미늄 산질화물을 포함할 수 있다. 이러한 캡핑막(30)을 순수에 HF가 희석된 HF 식각액을 이용하여 습식 식각하였을 때, 시간에 따른 캡핑막(30)의 두께 변화가 도 4에 도시된다.
도 4에서 A 그래프는 금속 배선(20) 상에서 캡핑막(30)의 두께 변화를 나타내며, B 그래프는 저유전막(10) 상에서 캡핑막(30)의 두께 변화를 나타낸다. 이러한 실험 결과, HF 식각액을 이용한 습식 식각 공정에서, 금속 배선(20)의 상부면과 저유전막(10)의 상부면에서 식각율 차이를 갖는 것을 확인할 수 있다. 즉, 본 발명의 실시예들에 따라 형성된 캡핑막(30)에서 금속 배선(20) 상의 제 1 부분(30a)과 저유전막(10) 상의 제 2 부분(30b)은 약 2:1 내지 5:1의 식각 선택비를 가질 수 있다.
도 5 내지 도 11은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 도 12 내지 도 14는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법의 변형례들을 설명하기 위한 도면들이다.
도 5를 참조하면, 반도체 소자들(미도시)을 포함하는 하부막(미도시) 상에 트렌치들(11)을 갖는 저유전막(10)을 형성한다.
저유전막(10)은 반도체 기판(미도시), 반도체 기판 상에 형성된 반도체 소자들(미도시; 예를 들어, MOS 트랜지스터들, 캐패시터 및 저항), 반도체 소자들을 덮는 적어도 하나 이상의 절연막들(미도시), 반도체 소자들과 전기적으로 연결된 하부 배선들(미도시)을 포함하는 하부막(미도시) 상에 형성될 수 있다.
저유전막(10)은 플라즈마 강화 화학 기상 증착(PECVD; plasma-enhanced chemical vapor deposition) 또는 스핀-온-코팅(spin on coating) 기술들을 사용하여 형성될 수 있다.
일 실시예에 따르면, 저유전막(10)은 불순물이 도우프된 산화막 계열로 형성될 수 있다. 예를 들어, 불순물이 도우프된 산화막 계열로는 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등으로 형성할 수 있다. 다른 실시예에 따르면, 저유전막(10)은 저유전률(Low-k)을 갖는 유기폴리머로 형성될 수 있다. 예를 들어, 저유전률을 갖는 유기폴리머로는 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 폴리사이드(polycide) 수지 등이 있다.
저유전막(10)에 형성된 트렌치들(11)은 금속 배선들(20)이 형성될 영역으로서, 트렌치들(11)의 폭 및 트렌치들(11)의 간격은 반도체 장치의 선폭 및 금속 배선들(20)간의 캐패시턴스에 따라 달라질 수 있다. 저유전막(10)에 트렌치들(11)을 형성하는 것은, 저유전막(10) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용하여 저유전막(10)을 이방성 식각함으로써 형성될 수 있다.
도 6을 참조하면, 트렌치들(11)이 형성된 저유전막(10) 상에 배리어 금속층(21) 및 금속층(23)을 차례로 형성한다.
배리어 금속층(21)이 개구부의 바닥면 및 내벽과 저유전막(10)의 상면을 균일한 두께로 덮을 수 있다. 배리어 금속층(21)은 개구부 내에 매립되는 금속층(23)이 주변의 저유전막(10)으로 확산되는 것을 방지할 수 있는 물질로 형성된다. 예를 들어, 배리어 금속층(21)은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다. 또한, 배리어 금속층(21)은 약 5Å 내지 50 Å의 두께를 가질 수 있다. 이러한 배리어 금속층(21)은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 또는 스퍼터링과 같은 PVD(Physical Vapor Deposition) 방법을 이용하여 형성될 수 있다.
이어서, 배리어 금속층(21) 상에 트렌치들(11)을 채우는 금속층(23)이 형성될 수 있다. 일 실시예에서, 금속층(23)은 구리 또는 구리 합금으로 형성될 수 있다. 여기서, 구리 합금이란 구리 내에 미량의 C, Ag, Co, Ta, In, Sn, Zn, Mn, Ti, Mg, Cr, Ge, Sr, Pt, Mg, Al 또는 Zr이 혼입된 것을 말한다.
이러한 금속층(23)은 앞에서 설명한 바와 같이, 전기 도금법(electroplating) 또는 무전해 도금법(electroless plating)을 이용하여 형성될 수 있다. 도급 방법에 의해 형성된 금속층은 트렌치들(11)을 채우면서 저유전막(10) 상에 형성될 수 있다.
도 7을 참조하면, 금속층(21) 및 배리어 금속층(23)에 대한 평탄화 공정을 수행함으로써, 각각의 트렌치들(11) 내에 국소적으로 금속 배선들(20)이 형성될 수 있다.
일 실시예에 따르면, 평탄화 공정은 저유전막(10)의 상부면이 노출될 때까지 수행될 수 있다. 이에 따라, 각각의 트렌치들(11) 내에 배리어 금속 패턴(22) 및 금속 패턴(24)이 형성될 수 있다. 일 실시예에서, 평탄화 공정으로는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정이 이용될 수 있다.
평탄화 공정 후, 노출되는 저유전막(10)의 상부면에는 도 3a를 참조하여 설명한 바와 같이, 실리콘과 결합하지 않은 댕글링 본드 또는 결함들이 존재할 수 있으며, 금속 배선들(20)의 상부면들에는 금속 산화물이 존재할 수 있다.
계속해서, 도 8을 참조하면, 금속 배선(20) 및 저유전막(10)의 상부면들을 덮는 캡핑막(30)을 형성한다.
일 실시예에 따르면, 캡핑막(30)을 형성하는 것은, 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 바와 같이, 전처리 공정, 금속 소스 가스 공급, 및 질소 소스 가스 공급을 순차적으로 반복하는 것을 포함할 수 있다.
이와 같이 형성되는 캡핑막(30)은 저유전막(10)과 다른 절연 물질로 형성될 수 있으며, 도 3a 내지 도 3d를 참조하여 설명한 것처럼, 하부 막질에 따라 화학적 조성이 달라질 수 있다. 즉, 캡핑막(30)을 형성할 때, 저유전막(10)의 상면과 금속 배선들(20)의 상면에서 서로 다른 화학적 조성을 갖는 캡핑막(30)이 형성될 수 있다. 보다 상세하게, 캡핑막(30)은 금속 배선들(20) 상의 제 1 부분(30a)과 저유전막(10) 상의 제 2 부분(30b)을 포함할 수 있으며, 제 1 부분(30a)과 제 2 부분(30b)은 화학적 조성이 서로 다를 수 있다. 일 실시예에서, 캡핑막(30)의 제 1 부분(30a)은 금속 원소 및 질소를 포함하며, 캡핑막(30)의 제 2 부분(30b)은 금속 원소, 산소 및 질소를 포함할 수 있다. 다시 말해, 캡핑막(30)의 제 1 부분(30a)은 금속 질화물로 이루어지고, 캡핑막(30)의 제 2 부분(30b)은 금속 산화물 또는 금속 산질화물로 이루어질 수 있다. 이와 같이 화학적 조성이 다른 제 1 및 제 2 부분들(30a, 30b)을 포함하는 캡핑막(30)은 서로 식각 선택성을 가질 수 있다. 다시 말해, 캡핑막(30)을 식각하는 공정에서 제 1 부분(30a)과 제 2 부분(30b)에서 식각율 차이를 가질 수 있다. 예를 들어, 캡핑막(30)을 식각하는 공정에서 캡핑막(30)의 제 1 부분(30a)과 제 2 부분(30b)은, 약 2:1 내지 5:1의 식각 선택비를 가질 수 있다. 즉, 실시예들에 따르면, 마스크 없이 캡핑막(30)에 대한 선택적 식각이 가능하다.
예를 들어, 캡핑막(30)의 제 1 부분(30a)이 알루미늄 질화물로 이루어지고, 캡핑막(30)의 제 2 부분(30b)이 알루미늄 산화물로 이루어질 때, 순수에 HF가 희석된 HF 식각액을 이용한 습식 식각 공정에서, 약 2:1 내지 5:1의 식각 선택비를 가질 수 있다.
일 실시예에 따르면, 캡핑막(30)의 제 1 부분(30a)은 저유전막(10)에 대해 높은 식각 선택성을 가질 수 있으며, 캡핑막(30)의 제 2 부분(30b)은 저유전막(10)에 대해 낮은 식각 선택성을 가질 수 있다. 다시 말해, 저유전막(10)을 식각하는 공정에 의해 캡핑막(30)의 제 2 부분(30b)이 선택적으로 식각될 수 있다.
나아가, 캡핑막(30)의 제 1 부분(30a)은 캡핑막(30)의 제 2 부분(30b)보다 두꺼울 수 있다. 캡핑막(30)의 두께는 제 1 부분(30a)과 제 2 부분(30b)이 식각 선택성을 가질 수 있는 범위 내에서 선택될 수 있다. 예를 들어, 캡핑막(30)은 약 200Å의 두께를 가질 수 있다.
한편, 도 13에 도시된 실시예에 따르면, 캡핑막(30)을 형성하기 전에 금속 배선(20)의 금속 패턴(24) 상면을 덮는 금속 캡핑막(25)이 형성될 수 있다.
상세하게, 캡핑막(30)을 형성하기 전에 금속 패턴(24)의 상부면을 리세스하여 배리어 금속 패턴(22)의 측벽 일부분을 노출시킬 수 있다. 예를 들어, 저유전막(10) 및 배리어 금속 패턴(22)에 대해 식각 선택성을 갖는 레서피(recipe)를 이용한 등방성 식각 공정을 수행하여, 금속 패턴들(24)의 상면을 리세스시킬 수 있다. 이러한 등방성 식각 공정을 수행함에 따라, 저유전막(10)의 표면에 잔류하는 금속 파티클들이 제거될 수도 있다.
이후, 리세스된 금속 패턴(24)의 상부면에 금속 캡핑막(25)이 형성될 수 있다. 금속 캡핑막(25)은 금속 패턴(24)의 상부면 및 배리어 금속 패턴(22)의 측벽 일부분과 접촉될 수 있다. 금속 캡핑막(25)은 텅스텐(W), 탄탈륨(Ta), 티타늄(Ti), 코발트 텅스텐 인화물(CoWP), 코발트 주석 인화물(CoSnP), 코발트 인화물(CoP), 코발트 붕화물(CoB), 코발트 주석 붕화물(CoSnB), 팔라듐(Pd), 인듐(In), 니켈 붕화물(NiB), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 탄탈륨 산화물(TaO) 및 티타늄산화물(TiO) 등과 같은 전도성 금속 물질로 형성될 수 있다. 금속 캡핑막(25)은 화학 기상 증착(CVD: Chemical Vapor Deposition), 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 단차 도포성(a property of step coverage)이 우수한 증착 기술을 이용하여 형성될 수 있다. 나아가, 금속 캡핑막(25)의 상부면은 평탄화될 수 있으며, 금속 캡핑막(25)에 대한 평탄화 공정시 저유전막(10)의 상부면도 함께 평탄화될 수 있다. 이와 같이, 평탄화된 저유전막(10) 및 금속 캡핑막(25)의 상부면들 상에 도 8을 참조하여 설명한 것처럼, 캡핑막(30)이 형성될 수 있으며, 캡핑막(30)의 제 1 부분(30a)은 금속 캡핑막(30)의 상부면을 덮을 수 있다.
한편, 트렌치들(11) 내의 금속 배선들(20)은 서로 인접하게 배치됨에 따라, 금속 배선들(20)에 전기적 신호가 인가될 때, 금속 배선들(20) 간의 기생 캐패시턴스로 인한 신호 지연이 발생할 수 있다. 이에 따라, 금속 배선들(20) 간의 기생 캐패시턴스를 줄이기 위해, 본 발명의 실시예들에 따른 캡핑막(30) 형성 공정 후에, 금속 배선들(20) 사이에 1의 유전 상수를 갖는 에어 갭(51)을 형성하는 공정들이 수행될 수 있다. 이에 대해 도 9 내지 도 11을 참조하여 설명한다.
도 9를 참조하면, 금속 배선들(20) 사이의 저유전막(10) 일부를 리세스하여 금속 배선들(20)의 측벽들을 노출시키는 리세스 영역(15)을 형성한다.
일 실시예에 따르면, 리세스 영역(15)을 형성하는 것은, 캡핑막(30)에 대한 습식 식각 공정을 수행하여 제 2 부분(30b)을 선택적으로 식각함으로써 저유전막(10)을 노출시키는 것, 및 저유전막(10)의 일부분들을 습식 식각하여 금속 배선들(20)의 측벽들을 노출시키는 것을 포함한다.
여기서, 캡핑막(30)에 대한 습식 식각 공정을 수행할 때, 캡핑막(30)의 제 1 부분(30a)은 제 2 부분(30b)에 대해 식각 선택성을 가질 수 있다. 그러므로, 리세스 영역(15) 형성시 캡핑막(30)의 제 2 부분(30b)이 선택적으로 식각되어, 금속 배선들(20) 상에 캡핑 패턴(31)이 형성될 수 있다. 또한, 캡핑 패턴(31)은 저유전막(10)을 습식 식각할 때 높은 식각 선택성을 가지므로, 리세스 영역(15)을 형성할 때, 캡핑 패턴(31)에 의해 금속 배선(20)의 금속 패턴(24)이 식각액에 노출되지 않으므로, 금속 패턴(24)이 손상되거나 손실되는 것을 방지할 수 있다.
일 실시예에 따르면, 캡핑막(30) 및 저유전막(10)에 대한 습식 식각 공정은 동일한 식각 레서피를 이용하여 연속적으로 수행될 수 있다. 일 실시예에서, 캡핑막(30)의 제 1 부분(30a)이 알루미늄 질화물로 이루어지고, 캡핑막(30)의 제 2 부분(30b)이 알루미늄 산화물로 이루어질 때, 캡핑막(30) 및 저유전막(10)은 순수에 HF가 희석된 HF 식각액이 사용하여 습식 식각될 수 있다.
한편, 리세스 영역(15)은 금속 배선들(20)의 측벽들 전체 또는 일부를 노출시킬 수 있다. 그리고, 리세스된 저유전막(13)의 상부면은 도 14에 도시된 바와 같이, 금속 배선들(20)의 하부면보다 아래에 위치할 수 있다. 이와 달리, 리세스된 저유전막(13)의 상부면은 금속 배선들(20)의 하부면보다 위에 위치할 수도 있다.
계속해서, 도 10을 참조하면, 금속 배선들(20)의 측벽들 및 캡핑 패턴(31)의 상부면을 컨포말하게 덮는 버퍼 절연막(40)이 형성될 수 있다.
버퍼 절연막(40)은 금속 배선들(20)으로의 흡습을 방지하기 위해 SiN, SiON, SiC, SiCN막, SiOCH막, SiOC막 및 SiOF막과 같은 저유전 물질로 형성될 수 있다. 버퍼 절연막(40)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 등과 같은 스텝 커버리지 특성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
한편, 도 15에 도시된 실시예에 따르면, 버퍼 절연막(40)을 형성하기 전에 금속 배선들(20)의 측벽들 및 캡핑 패턴(31)의 상부면을 컨포말하게 덮는 캡핑 절연막(41)이 더 형성될 수도 있다. 여기서, 캡핑 절연막(41)은 도 8을 참조하여 설명한 캡핑막(30)과 동일한 방법으로 형성될 수 있다. 즉, 캡핑 절연막(41)은 전처리 공정, 금속 소스 가스 공급 및 질소 소스 가스 공급을 차례로 반복하여 형성될 수 있다. 그러므로, 캡핑 절연막(41)은 하부 막질에 따라 화학적 조성이 다르게 형성될 수 있다. 즉, 캡핑 절연막(41)은 금속 배선들(20)의 측벽 및 캡핑 패턴(31) 상에서 금속 질화물을 포함하는 제 1 영역(41a)과, 리세스된 저유전막(13)의 상부면에서 금속 산화물을 포함하는 제2 영역(41b)을 포함할 수 있다.
계속해서, 도 11을 참조하면, 금속 배선들(20) 사이에 에어 갭(51)을 정의하는 절연막(50)을 형성한다. 여기서, 에어 갭(51)은 버퍼 절연막(40)이 형성된 리세스 영역(15) 내에 정의 될 수 있다.
절연막(50)은 스텝 커버리지 특성이 불량한(poor) 절연 물질로 형성될 수 있으며, 스텝 커버리지 특성이 불량한 증착 공정을 이용하여 형성될 수 있다. 예를 들어, 절연막(50)은 물리적 기상 증착(physical vapor deposition) 방법을 이용하여 형성될 수 있다. 스텝 커버리지 특성이 불량한 증착 공정을 이용함에 따라, 절연막(50)은 금속 배선들(20)의 측벽들에서보다 금속 배선들(20)의 상부면에서 두껍게 증착될 수 있다 또한, 절연막(50) 증착시 오버행(overhang) 현상에 의해 금속 배선들(20) 사이에 절연 물질이 완전히 채워지지 않으므로, 금속 배선들(20) 사이에 에어 갭(51)이 정의될 수 있다. 일 실시예에서, 에어 갭(51)의 최고점은 금속 배선들(20)의 상부면들보다 위에 위치할 수 있으며, 보다 바람직하게, 캡핑 패턴들(31)의 상부면들보다 위에 위치할 수 있다. 이에 더하여, 에어 갭(51)의 상부 폭(WT)은 에어 갭(51)의 하부 폭(WB)보다 작을 수 있으며, 경사진 측벽을 가질 수 있다. 다시 말해, 에어 갭(51)의 폭은 하부에서 상부로 갈수록 점차 감소될 수 있다. 이와 같이, 금속 배선들(20) 사이에 1의 유전상수를 갖는 에어 갭(51)이 형성되므로, 금속 배선들(20) 간의 캐패시턴스가 감소되어 반도체 장치의 신호 지연을 줄일 수 있다.
한편, 스텝 커버리지 특성이 불량한 증착 공정을 이용하여 절연막(50)을 형성할 때, 도 12에 도시된 실시예에서처럼, 금속 배선들(20) 사이에 형성된 에어 갭(51)에 버퍼 절연막(40)이 노출될 수도 있다. 이 때, 리세스 영역(15)의 바닥 부분에 절연막(50)이 증착될 수도 있다.
이러한 절연막(50)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 절연막(50)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다.
도 16 내지 도 21은 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 제 3 실시예는 도 5 내지 도 8을 참조하여 설명한 바와 같이, 캡핑막 형성 공정 후에 이어서 설명된다.
도 16을 참조하면, 금속 배선들(20) 사이의 저유전막(10) 일부를 리세스하여 금속 배선들(20)의 상부 측벽들을 노출시키는 제 1 리세스 영역(15a)이 형성될 수 있다.
제 1 리세스 영역(15a)을 형성할 때, 서로 식각 선택성을 갖는 제 1 및 제 2 부분들(도 8의 30a, 30b 참조)을 갖는 캡핑막(30)이 선택적으로 식각되어, 금속 배선들(20) 상에 캡핑 패턴(31)이 형성될 수 있다. 이 실시예에 따르면, 제 1 리세스 영역(15a)의 깊이는 저유전막(10)에 대한 캡핑 패턴(31)의 식각 선택비에 따라 달라질 수 있다.
제 1 리세스 영역(15)은, 도 9를 참조하여 설명한 것처럼, 캡핑막(30)에 대한 습식 식각 공정과 동일한 식각 레서피를 이용하여 저유전막(10)을 습식 식각함으로써 형성될 수 있다. 일 실시예에서, 캡핑막(30) 및 저유전막(10)을 습식 식각할 때, 순수에 HF가 희석된 HF 식각액이 사용될 수 있다.
이어서, 도 17을 참조하면, 제 1 리세스 영역(15a)의 내벽을 컨포말하게 덮는 제 1 보호막(42)이 형성될 수 있다.
제 1 보호막(42)은 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 캡핑막 형성 방법을 이용하여 형성될 수 있다. 즉, 제 1 보호막(42)은 전처리 공정, 금속 소스 가스 공급, 및 질소 소스 가스 공급을 순차적으로 반복하는 것을 포함할 수 있다. 즉, 제 1 보호막(42)은 금속 배선들(20) 및 캡핑 패턴(31)의 표면을 덮는 제 1 부분(42a)과, 리세스된 저유전막(12)의 상부면을 덮는 제 2 부분(42b)을 포함한다. 여기서, 제 1 부분(42a)과 제 2 부분(42b)은 서로 식각 선택성을 가질 수 있다. 일 실시예에 따르면, 제 1 보호막(42)의 제 1 부분(42a)은 금속 질화물로 이루어질 수 있으며, 제 1 보호막(42)의 제 2 부분(42b)은 금속 산화물 또는 금속 산질화물로 이루어질 수 있다.
도 18을 참조하면, 제 1 보호막(42) 및 저유전막(12)에 대한 습식 식각 공정을 수행하여 금속 배선들(20)의 하부 측벽들을 노출시키는 제 2 리세스 영역(15b)을 형성한다.
제 2 리세스 영역(15b)을 형성하는 것은, 제 1 보호막(42)에 대한 습식 식각 공정을 수행하여 저유전막(12)을 노출시키는 것, 및 저유전막(12)의 일부분들을 습식 식각하여 금속 배선들(20)의 하부 측벽들을 노출시키는 것을 포함한다. 일 실시예에 따르면, 제 2 리세스 영역(15b)을 형성시 순수에 HF가 희석된 HF 식각액이 사용될 수 있다.
제 2 리세스 영역(15b)을 형성할 때, 제 1 보호막(42)의 제 1 부분(42a) 은 리세스된 저유전막(13)에 대해 식각 선택성을 가지므로, 제 1 보호막(42)의 제 2 부분(42b)이 식각되는 동안 제 1 보호막(42)의 제 1 부분(42a)이 잔류할 수 있다. 이에 따라, 캡핑 패턴(31)의 상부면 및 금속 배선들(20)의 상부 측벽들을 덮는 제 1 보호 패턴(43)이 형성될 수 있다. 제 1 보호 패턴(43)은 캡핑 패턴(31)과 동일하게 금속 질화물로 이루어질 수 있다.
도 19를 참조하면, 제 2 리세스 영역(15b)을 컨포말하게 덮는 제 2 보호막(44)이 형성될 수 있다. 제 2 보호막(44) 또한, 도 3a 내지 도 3d를 참조하여 설명한 것처럼, 전처리 공정, 금속 소스 가스 공급, 및 질소 소스 가스 공급을 순차적으로 반복하여 형성될 수 있다. 즉, 제 2 보호막(44)은 금속 배선들(20)의 하부 측벽들에서와 리세스된 저유전막(13)에서 서로 다른 화학 조성을 가질 수 있다. 제 2 보호막(44)은 제 1 보호 패턴(43) 및 금속 배선(20)과 접하는 제 1 부분(44a)과 리세스된 저유전막(13)과 접하는 제 2 부분(44b)을 포함하며, 제 2 보호막(44)의 제 1 부분(44a)은 금속 질화물로 이루어질 수 있으며, 제 2 부분(44b)은 금속 산화물 또는 금속 산질화물로 이루어질 수 있다.
도 20을 참조하면, 제 2 보호막(44)의 제 2 부분(44b)이 리세스된 저유전막(13)의 상부면에서 제거될 수 있다. 이에 따라, 캡핑 패턴(31)의 상부면에서 금속 배선들(20)의 측벽들로 연장되는 보호 패턴(45)이 형성될 수 있다. 여기서, 보호 패턴(45)은 캡핑 패턴(31)과 동일한 물질로 이루어질 수 있다.
도 21을 참조하면, 금속 배선들(20) 사이에 에어 갭(51)을 정의하는 절연막(50)을 형성한다. 절연막(50)은 도 11을 참조하여 설명한 바와 같이, 스텝 커버리지 특성이 불량한 증착 방법을 이용하여 형성될 수 있다. 따라서, 절연막(50)은 금속 배선들(20)의 측벽들에서보다 금속 배선들(20)의 상부면에서 두껍게 증착될 수 있으며, 오버행 현상에 의해 에어 갭(51)이 형성될 수 있다. 이 실시예에 따르면, 에어 갭(51)을 정의하는 절연막(50)은 금속 배선들(20)의 측벽들을 덮는 보호 패턴(45)과 직접 접촉될 수 있다. 이와 달리, 절연막(50)을 형성하기 전에, 도 10을 참조하여 설명한 것처럼, 저유전 물질로 이루어진 버퍼 절연막(40)이 형성될 수도 있다.
도 22 내지 도 25는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
제 4 실시예에 따르면, 도 5 내지 도 9를 참조하여 설명한 것처럼, 금속 배선들(20)의 측벽들을 노출시키는 리세스 영역(15)을 형성한 후에, 다공성 절연막을 이용하여 에어 갭이 형성될 수 있다.
상세히 설명하면, 도 22에 도시된 바와 같이, 금속 배선들(20) 사이를 채우는 희생막(61)이 형성될 수 있다. 희생막(61)은 버퍼 절연막(40)에 대해 식각 선택성을 가지며, 탄소를 주성분으로 하는 물질로 형성될 수 있다. 예를 들어, 희생막(61)은 탄소 및 수소로 이루어진 막, 또는 탄소, 수소 및 산소로 이루어진 막으로 구성될 수 있다. 일 실시예에서, 희생막(61)은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 다른 실시예에서, 희생막(61)은 포토레지스트 또는 비정질 실리콘으로 형성될 수도 있다. 희생막(61)은 스핀 코팅 방법을 이용하여 형성될 수 있으며, 에치 백 공정에 의해 금속 배선들(20) 상의 버퍼 절연막(40)이 노출될 수 있다.
계속해서, 희생막(61)을 덮는 다공성 절연막(63)이 형성될 수 있다. 다공성 절연막(63)은 금속 배선들(20) 상부면의 버퍼 절연막(40) 상으로 연장될 수 있다.
일 실시예에 따르면, 다공성 절연막(63)은 복수 개의 기공들을 갖는 절연막일 수 있다. 예를 들어, 다공성 절연막(63)은 다공성 저유전 물질로 형성될 수 있다. 예를 들어, 다공성 절연막(63)은, 탄소를 함유한 실리콘 산화막(carbon-doped silicon oxide)을 형성하고 열처리하여 형성될 수 있다. 열처리 공정은, 실리콘 산화막 내에 함유된 탄소가 실리콘과 결합하여 SiO2 구조를 보다 덜 치밀한 형태의 cage-like 구조로 만들어 준다. 이러한 cage-like 구조를 갖는 실리콘 산화막은 SiCOH에 해당될 수 있다. 이러한 SiCOH막의 전구체로 trimethylsilane (3MS,(CH3)3-Si-H), tetramethylsilane (4MS, (CH3)4-Si), vinyltrimethylsilane (VTMS, CH2=CH-Si(CH3)3) 등이 사용될 수 있다. 전구체를 산화시키기 위하여 산소를 포함하는 산화제 가스 예를 들면, 과산화 수소 등의 가스를 이용할 수 있다. 탄소를 함유한 실리콘 산화막은 PECVD 또는 ALD 방법을 사용하여 형성될 수 있다. 탄소를 함유한 실리콘 산화막은 열처리 공정에 의하여 다공성 절연막(63), 즉, p-SiCOH로 변화될 수 있다. 다른 실시예에 따르면, 다공성 절연막(63)은 다공성 실리콘막을 형성하고 열처리하여 형성될 수도 있다. 다공성 절연막(63)에서 기공들의 크기(예를 들면, 직경)는 수십 내지 수백 nm일 수 있다.
계속해서, 도 23을 참조하면, 다공성 절연막(63)의 기공들을 통하여 희생막(61)을 제거한다. 희생막(61)이 SOH막 또는 포토레지스트막으로 형성될 경우, 희생막(61)을 제거하는 공정은, 산소, 오존, UV를 이용한 애싱 공정 또는 습식 세정 공정이 수행될 수 있다. 상세하게, 희생막(61)이 SOH막으로 형성될 경우, 희생막(61)을 제거하는 공정은, 플로린 계열의 식각 가스와 O-2의 혼합 가스, 또는 플로린 계열의 식각 가스와, O2 및 Ar의 혼합 가스가 사용될 수 있다. 여기서, 플로린 계열의 식각 가스로는 C3F6, C4F6, C4F8, 또는 C5F8가 이용될 수 있다. 희생막(61)이 비정질 실리콘막으로 형성될 경우, 희생막(61)을 제거하는 공정은, 염소 가스를 이용한 등방성 식각 공정이 수행될 수 있다.
희생막(61)을 제거함에 따라, 다공성 절연막(63) 아래의 금속 배선들(20) 사이에 에어 갭(62)이 형성될 수 있다. 에어 갭(62)은 금속 배선들(20) 사이에서 버퍼 절연막(40) 및 다공성 절연막(63)에 의해 정의될 수 있다. 즉, 금속 배선들(20)의 측벽들을 덮는 버퍼 절연막(40)이 에어 갭(62)에 노출될 수 있다. 다른 실시예에 따르면, 다공성 절연막(63)의 기공들을 통하여 희생막(61)을 제거할 때, 희생막(61)이 완전히 제거되지 않고 도 25에 도시된 바와 같이, 리세스 영역 내에 희생막의 일부분(61r)이 잔류할 수 있다. 이와 같이, 다공성 절연막(63)을 이용하여 에어 갭(62)을 형성함에 따라, 금속 배선들(20) 사이에서 에어 갭(62)의 부피를 증가시킬 수 있다.
이어서, 도 24를 참조하면, 에어 갭(62)을 형성한 후에 다공성 절연막(63)에 대한 치밀화(densification) 공정이 수행될 수 있다. 치밀화 공정을 수행함에 따라, 복수개의 기공을 갖는 다공성 절연막(63)이 치밀해질 수 있으며, 기공들의 크기 및/또는 수가 줄어들 수 있다. 일 실시예에 따르면, 치밀화 공정으로 급속열처리(RTP; Rapid Thermal Process)이 수행될 수 있다. 급속 열처리 공정은 N2O, NO, N2, H2O 또는 O2 분위기에서 약 800℃ 내지 1000℃의 고온에서 진행될 수 있다. 이와 같이, 다공성 절연막(63)에 대한 치밀화 공정 후, 다공성 절연막(63) 상에 하나 이상의 층간 절연막들(65)이 적층될 수 있다.
도 26 내지 도 31은 본 발명의 제 5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 26을 참조하면, 저유전막(10)은 금속 배선들(20a)의 집적도가 높은 제 1 영역(A)과, 금속 배선들(20b)의 집적도가 낮은 제 2 영역(B)을 포함한다. 즉, 제 1 영역(A)의 저유전막(10) 내에 제 1 간격으로 제 1 금속 배선들(20a)이 배치될 수 있으며, 제 2 영역(B)에서 제 1 간격보다 큰 제 2 간격으로 제 2 금속 배선들(20b)이 배치될 수 있다. 제 1 및 제 2 영역들(A, B)에 제 1 및 제 2 금속 배선들(20a, 20b)을 형성하는 것은, 도 5 내지 도 8을 참조하여 설명한 바와 같이, 저유전막(10)에 트렌치들(11)을 형성한 후, 트렌치(11) 내에 매립된 배리어 금속 패턴(22) 및 금속 패턴(24)을 형성하는 것을 포함할 수 있다. 한편, 다른 실시예에 따르면, 제 1 영역(A)과 제 2 영역(B)에서 제 1 금속 배선들(20a)의 간격과 제 2 금속 배선들(20b)의 간격은 실질적으로 동일할 수도 있다.
계속해서, 도 26을 참조하면, 제 1 및 제 2 영역들(A, B)에서, 제 1 및 제 2 금속 배선들(20a, 20b) 및 저유전막(10)의 상부면을 덮는 캡핑막(30)이 형성될 수 있다. 캡핑막(30)은 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 바와 같이, 전처리 공정, 금속 소스 가스 공급, 및 질소 소스 가스 공급을 순차적으로 반복하여 형성될 수 있다.
캡핑막(30)은 제 1 및 제 2 금속 배선들(20a, 20b) 상의 제 1 부분(30a)과 저유전막(10) 상의 제 2 부분(30b)을 포함할 수 있으며, 제 1 부분(30a)과 제 2 부분(30b)은 화학적 조성이 서로 다를 수 있다. 일 실시예에 따르면, 캡핑막(30)의 제 1 부분(30a)은 금속 질화물로 이루어지고, 캡핑막(30)의 제 2 부분(30b)은 금속 산화물 또는 금속 산질화물로 이루어질 수 있다. 이에 따라 캡핑막(30)을 습식 식각할 때 제 1 부분(30a)과 제 2 부분(30b)에서 식각율 차이를 가질 수 있다. 예를 들어, 캡핑막(30)을 식각하는 공정에서 캡핑막(30)의 제 1 부분(30a)과 제 2 부분(30b)은, 약 2:1 내지 5:1의 식각률을 가질 수 있다. 즉, 마스크 없이 캡핑막(30)에 대한 선택적 습식 식각이 가능하다.
이에 더하여, 캡핑막(30)의 제 1 부분(30a)들은 저유전막(10)을 식각하는 공정에서 저유전막(10)에 대해 식각 선택성을 가질 수 있다. 그러므로, 저유전막(10)을 식각할 때, 캡핑막(30)의 제 1 부분(30a)은 금속 배선들(20)의 상부면들이 노출되는 것을 방지할 수 있다.
나아가, 캡핑막(30)의 제 1 부분(30a)은 캡핑막(30)의 제 2 부분(30b)보다 두꺼울 수 있다. 캡핑막(30)의 두께는 제 1 부분(30a)과 제 2 부분(30b)이 식각 선택성을 가질 수 있는 범위 내에서 선택될 수 있다.
일 실시예에 따르면, 캡핑막(30)을 형성한 후, 캡핑막(30) 상에 확산 방지막(53)이 형성될 수 있다. 확산 방지막(53)은 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다.
일 실시예에서, 확산 방지막(53)은 서로 식각 선택성을 가지며, 차례로 적층된 제 1 및 제 2 확산 방지막들(53a, 53b)을 포함할 수 있다. 예를 들어, 제 1 확산 방지막(53a)은 실리콘 카본 질화막(SiCN)으로 형성될 수 있으며, 제 2 확산 방지막(53b)은 실리콘 옥시나이트라이드막(SiON)으로 형성될 수 있다.
도 27을 참조하면, 제 1 영역(A)에서 저유전막(10)의 일부를 리세스하여 제 1 영역(A)의 제 1 금속 배선들(20a) 사이에 리세스 영역(15)을 형성한다.
이 실시예에 따르면, 리세스 영역(15)을 형성하는 것은, 저유전막(10) 상에 제 1 영역(A)의 캡핑막(30) 일부분을 노출시키는 마스크 패턴(MP)을 형성하는 것, 마스크 패턴(MP)을 식각 마스크로 이용하여 제 1 영역(A)에서 캡핑막(30)의 제 2 부분(30b)을 선택적으로 습식 식각하는 것, 및 마스크 패턴(MP)에 노출된 저유전막(10)을 습식 식각하여 금속 배선들(20)의 측벽들을 노출시키는 것을 포함한다. 여기서, 마스크 패턴(MP)은 제 2 영역(B)의 캡핑막(30) 전면을 덮을 수 있으며, 제 1 영역(A)에서 캡핑막(30)의 제 1 및 제 2 부분들(30a, 30b)을 노출시킬 수 있다.
일 실시예에 따르면, 마스크 패턴(MP)에 노출된 캡핑막(30)을 습식 식각 할 때, 캡핑막(30)의 제 1 부분(30a)은 제 2 부분(30b)에 대해 식각 선택성을 가지므로, 캡핑막(30)의 제 2 부분(30b)이 제거되어 저유전막(10)의 상부면이 노출될 수 있으며, 캡핑막(30)의 제 1 부분(30a)은 제 1 금속 배선들(20a)의 상부면들에 잔류할 수 있다. 즉, 마스크 패턴(MP)에 노출된 캡핑막(30)이 선택적으로 식각되어 제 1 금속 배선들(20a)의 상부면들에 캡핑 패턴(31)이 형성될 수 있다. 또한, 제 2 영역(B)에서 캡핑막(30)은 마스크 패턴(MP)에 의해 덮여 있으므로, 제 2 영역(B)의 저유전막(10) 상에 캡핑막(30)의 제 2 부분(30b)이 잔류할 수 있다. 즉, 제 2 영역(B)의 저유전막(10) 상에 금속 산화물이 잔류할 수 있다.
나아가, 마스크 패턴(MP)을 식각 마스크로 이용하여 저유전막(10)을 습식 식각할 때, 캡핑 패턴(31)은 저유전막(10)에 대해 높은 식각 선택성을 가질 수 있다. 그러므로, 금속 패턴(24)이 식각액에 노출되지 않으면서, 리세스 영역(15)에 금속 배선들(20)의 측벽들이 노출될 수 있다. 또한, 일 실시예에 따르면, 캡핑막(30) 및 저유전막(10)에 대한 습식 식각 공정은 동일한 식각 레서피를 사용하여 연속적으로 수행될 수 있다. 이와 같이, 제 1 영역(A)의 저유전막(10)에 리세스 영역(15)을 형성한 후에 마스크 패턴(MP)은 제거될 수 있다.
한편, 다른 실시예에 따르면, 리세스 영역(15)을 형성하는 것은, 도 16 내지 도 21을 참조하여 설명한 것처럼, 선택적 습식 식각이 가능한 보호막을 형성하는 것, 및 보호막 및 저유전막에 대한 등방성 식각 공정을 수행하는 것을 적어도 2회 이상 반복하는 것을 포함할 수 있다.
도 28을 참조하면, 리세스 영역(15)에 노출된 제 1 금속 배선들(20a)의 측벽들을 컨포말하게 덮는 버퍼 절연막(40)이 형성될 수 있다. 버퍼 절연막(40)은 도 10을 참조하여 설명한 것처럼, 저유전 물질을 컨포말하게 증착하여 형성될 수 있다.
이어서, 제 1 금속 배선들(20a) 사이에 에어 갭(51)을 정의하는 절연막(50)을 형성한다. 절연막(50)은 도 11을 참조하여 설명한 바와 같이, 스텝 커버리지 특성이 불량한 증착 방법을 이용하여 형성될 수 있다. 따라서, 절연막(50)은 제 1 금속 배선들(20a)의 측벽들에서보다 제 1 금속 배선들(20a)의 상부면에서 두껍게 증착될 수 있으며, 오버행 현상에 의해 에어 갭(51)이 형성될 수 있다.
한편, 다른 실시예에 따르면, 리세스 영역(15)을 컨포말하게 덮는 버퍼 절연막(40)을 형성한 후에, 도 29에 도시된 바와 같이, 희생막(61)이 채워질 수 있다. 희생막(61)은 도 22를 참조하여 설명한 것처럼, 캡핑 패턴(31) 및 제 1 금속 배선들(20a)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 희생막(61)은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다. 다른 실시예에서, 희생막(61)은 포토레지스트 또는 비정질 실리콘으로 형성될 수도 있다.
희생막(61)을 형성하는 것은, 제 1 및 제 2 영역들(A, B) 전면에 스핀 코팅 방법을 이용하여 희생막을 형성하는 것, 및 희생막을 이방성 식각하여 제 2 영역(B)의 확산 방지막(53) 상에서 희생막(61)의 일부분을 제거하는 것을 포함한다. 이와 같이 형성된 희생막(61)은 리세스 영역(15)을 채우되 캡핑 패턴(31)의 상부면을 노출시킬 수 있다.
계속해서, 희생막(61)을 덮는 다공성 절연막(63)이 형성될 수 있다. 다공성 절연막(63)은 제 1 영역(A)에서 제 2 영역(B)으로 연장될 수 있으며, 제 2 영역(B)의 다공성 절연막(63)과 캡핑막(30) 사이에 확산 방지막(53)이 개재될 수 있다. 다공성 절연막(63)은 복수 개의 기공들을 갖는 절연막일 수 있다. 일 실시예에서, 다공성 절연막(63)은 다공성의 저유전막(10)일 수 있다. 다공성 절연막(63)은 예를 들어 탄소를 함유한 실리콘 산화막(carbon-doped silicon oxide)을 형성하고 열처리하여 형성될 수 있다.
도 30을 참조하면, 다공성 절연막(63)의 기공을 통해 희생막(61)을 제거함으로서 제 1 영역(A)에 에어 갭들(62)을 형성한다. 에어 갭들(62)은 리세스 영역(15) 내의 버퍼 절연막(40)을 노출시킬 수 있다. 에어 갭들(62)을 형성한 후, 다공성 절연막(63) 상에 확산 방지막(64) 및 절연막(65)이 차례로 형성될 수 있다. 확산 방지막(64)은 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 카바이드(SiC), 실리콘 카본 질화막(SiCN) 및 이들의 조합 등이 사용될 수 있다.
도 31에 도시된 실시예에 따르면, 저유전막(10)은 제 1 금속 배선들(20a)이 형성되는 제 1 영역(A)과, 제 2 금속 배선들(20b)이 형성되는 제 2 영역(B)을 포함한다. 제 1 금속 배선들(20a)의 간격과 제 2 금속 배선들(20b)의 간격이 서로 다를 수 있다. 예를 들어, 제 1 영역(A)에서 제 1 금속 배선(20a)들은 제 1 간격으로 배치될 수 있으며, 제 2 영역(B)에서 제 2 금속 배선(20b)들은 제 2 간격으로 배치될 수 있다. 그리고, 인접하는 제 1 금속 배선(20a)과 제 2 금속 배선(20b)의 간격은 제 1 간격보다 클 수 있다. 그리고, 제 2 금속 배선들(20b) 중 일부는 저유전막(10)을 관통하는 비아를 포함할 수 있다.
이 실시예에 따르면, 제 1 에어 갭(51a)이 제 1 금속 배선들(20a) 사이에 형성될 수 있으며, 제 2 에어 갭(51b)이 인접하는 제 1 금속 배선(20a)과 제 2 금속 배선(20b) 사이에 형성될 수도 있다. 여기서, 제 2 에어 갭(51b)의 폭(W2)은 제 1 에어 갭(51a)의 폭(W1)보다 클 수 있다.
도 32 내지 도 35는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 형성된 다층 배선 구조체를 포함하는 반도체 장치를 도시한다.
도 32 내지 도 35에 도시된 실시예들에 따르면, 반도체 장치는 수직적으로 적층된 금속 배선들을 포함할 수 있다. 상세하게, 도 32 내지 도 35를 참조하면, 하부 저유전막(10) 상에 하부 금속 배선들(20L)이 서로 이격되어 배치될 수 있다. 하부 금속 배선들(20L) 상에 하부 절연막(50L)이 배치될 수 있으며, 하부 금속 배선들(20L) 사이에 하부 에어 갭(51L)이 형성될 수 있다. 하부 에어 갭(51L)은 하부 금속 배선들(20L)을 덮는 하부 절연막(50L)에 의해 정의될 수 있다. 이와 달리, 하부 에어 갭(51L)은 다공성 절연막에 의해 정의될 수도 있다.
본 발명의 실시예들에 따르면, 하부 금속 배선들(20L)의 상부면들에 캡핑 패턴(31)이 배치될 수 있다. 캡핑 패턴(31)은 하부 저유전막(10)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 이러한 캡핑 패턴(31)은 도 5 내지 도 11을 참조하여 설명한 것처럼, 화학적 조성이 서로 다른 제 1 및 제 2 부분들을 포함하는 캡핑막을 형성한 후, 제 2 부분을 제거함으로써 형성될 수 있다.
하부 절연막(50L) 상에 상부 금속 배선들(20U)이 서로 이격되어 배치될 수 있으며, 상부 금속 배선들(20U)은 하부 절연막(50L) 및 캡핑 패턴(31)을 관통하여 하부 금속 배선들(20L)과 접속되는 비아(23)를 포함할 수 있다. 상부 금속 배선들(20U)의 비아(23)는 하부 금속 배선들(20L)의 상부면을 덮는 캡핑 패턴(31)을 관통하여 하부 금속 배선들(20L)과 접속될 수 있다.
한편, 도 35에 도시된 바와 같이, 도전체(2; 예를 들어, MOS 트랜지스터들, 캐패시터 및 저항)를 포함하는 하부막(1) 상에 하부 금속 배선들(20L)이 배치될 수 있으며, 하부 금속 배선들(20L)은 도전체(2)와 접속되는 비아 부분(23)을 포함할 수 있다.
일 실시예에 따르면, 도 32에 도시된 바와 같이, 상부 금속 배선들(20U)은 상부 저유전막(55) 내에 매립될 수 있으며, 상부 저유전막(55) 상에 상부 금속 배선들(20U)의 상부면들을 덮는 확산 방지막(57)이 형성될 수 있다. 확산 방지막(57)은 수직적으로 인접하는 금속 배선들 내의 금속 원자가 확산되는 것을 방지할 수 있다. 확산 방지막(57) 상에 절연막(59)이 형성될 수 있으며, 절연막(59) 상에는 하부 및 상부 금속 배선들(20L, 20U)과 같은 금속 배선들(미도시)이 배치될 수 있다.
다른 실시예에 따르면, 도 33에 도시된 바와 같이, 하부 금속 배선들(20L)처럼, 상부 금속 배선들(20U)의 상부면들에도 상부 캡핑 패턴(31)이 형성될 수 있다. 상부 캡핑 패턴(31)은 저유전막에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있으며, 도 5 내지 도 11을 참조하여 설명한 것처럼, 화학적 조성이 서로 다른 제 1 및 제 2 부분들을 포함하는 캡핑막을 형성한 후, 제 2 부분을 제거함으로써 형성될 수 있다. 또한, 상부 절연막(50U)이 상부 캡핑 패턴(31)의 상부면을 덮을 수 있으며, 상부 금속 배선들(20U) 사이에 상부 에어 갭(51U)을 정의할 수 있다. 이 실시예에 따르면, 상부 금속 배선들(20U)과 하부 금속 배선들(20L)의 선폭 및 간격이 실질적으로 동일할 수 있다. 이에 따라, 상부 에어 갭(51U)과 하부 에어 갭(51L)은 실질적으로 동일한 수직선 상에 배치될 수 있다. 이와 달리, 상부 에어 갭(51U)은 도 34에 도시된 바와 같이, 하부 에어 갭(51L)과 수직적으로 엇갈리게 배치될 수 있다.
또 다른 실시예에 따르면, 도 35에 도시된 바와 같이, 상부 금속 배선들(20U)의 선폭 및 간격은 하부 금속 배선들(20L)의 선폭 및 간격과 다를 수 있다. 이에 따라, 상부 에어 갭(51U)의 폭과 하부 에어 갭(51L)의 폭이 서로 다를 수 있다.
도 36은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 형성된 반도체 메모리 소자를 도시한다.
도 36을 참조하면, 반도체 기판(100)은 메모리 셀들이 형성되는 셀 영역(CELL)과, 메모리 셀들을 제어하는 주변 회로들이 형성되는 주변회로 영역(PERI)을 포함한다.
셀 영역(CELL)의 반도체 기판(100) 상의 메모리 셀들 각각은 선택 소자(SE) 및 데이터 저장 요소(DS)를 포함한다. 예를 들어, 선택 소자(SE)는 MOS 트랜지스터 또는 다이오드일 수 있다. 데이터 저장 요소(DS)는 캐패시터(capacitor) 또는 가변 저항체(variable resistor) 등일 수 있다. 주변 회로 영역(PERI)의 반도체 기판(100) 상에 메모리 셀들을 제어하는 주변회로들(PC; 예를 들어, NMOS 및 PMOS 트랜지스터들, 다이오드, 및 저항)이 형성될 수 있다.
일 실시예에 따르면, 셀 영역(CELL)의 반도체 기판(100) 상에 서로 직교하는 워드 라인들 및 비트 라인들이 배치될 수 있으며, 워드 라인들과 비트 라인들의 교차점들 각각에 데이터 저장 요소들(DS)이 형성될 수 있다. 일 실시예에서, 데이터 저장 요소(DS)는 하부 전극(BE), 상부 전극(TE) 및 이들 사이의 유전막(IL)을 포함하는 캐패시터를 포함할 수 있다. 캐패시터는 콘택 플러그들을 통해 선택 소자들(SE)과 전기적으로 연결될 수 있다. 일 실시예에 따르면, 캐패시터의 하부 전극들(BE)은 실린더(cylinder) 형태 또는 기둥(pillar) 형태를 가질 수 있다. 여기서, 하부 전극(BE)의 폭은 상부에서 하부로 갈수록 감소될 수 있다.
반도체 기판(100)의 전면 상에 데이터 저장 요소들(DS) 및 주변 회로들(PC)을 덮는 층간 절연막(110)이 형성될 수 있다. 일 실시예에 따르면, 층간 절연막(110) 상에 하부 배선들(120L)이 배치될 수 있다. 하부 배선들(120L)은 데이터 저장 요소들(DS)과 전기적으로 연결되거나, 주변 회로들(PC)과 전기적으로 연결될 수 있다. 하부 배선들(120L)을 형성하는 것은, 도 5 내지 도 8을 참조하여 설명한 바와 같이, 저유전막에 트렌치들을 형성한 후, 트렌치 내에 매립된 배리어 금속 패턴 및 금속 패턴을 형성하는 것을 포함할 수 있다. 하부 배선들(120L)은 셀 영역(CELL)과 주변 회로 영역(PERI)에서 서로 다른 폭을 가질 수 있다. 또한, 셀 영역(CELL)에서 하부 배선들(120L)의 간격은 주변 회로 영역(PERI)에서 하부 배선들(120L) 간의 간격과 다를 수 있다.
층간 절연막(110) 상에 하부 배선들(120L)을 덮는 저유전막(130)이 배치될 수 있다. 저유전막(130) 상에 상부 배선들(120U)이 형성될 수 있다. 상부 배선들(120U)은 저유전막(130)을 관통하는 비아(via)를 통해 하부 배선들(120L)과 전기적으로 연결될 수 있다.
상부 배선들(120U)은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 이용하여 형성될 수 있다. 즉, 상부 배선들(120U)의 상부면들에 절연 물질로 이루어진 캡핑 패턴(141)이 형성될 수 있다.
일 실시예에 따르면, 셀 영역(CELL)에서 상부 배선들(120U)은 저유전막(130) 내에 매립될 수 있다. 즉, 셀 영역(CELL)에서 상부 배선들(120U) 사이는 저유전 물질로 채워질 수 있으며, 주변 회로 영역(PERI)에서 상부 배선들(120U) 사이에는 에어 갭(151)이 형성될 수 있다. 에어 갭(151)은 셀 영역(CELL) 및 주변 회로 영역(PERI)의 상부 배선들(120U)을 덮는 절연막(150)에 의해 정의될 수 있다. 이와 달리, 도 24에 도시된 바와 같이, 상부 배선들(120U)의 상의 다공성 절연막에 의해 정의될 수도 있다.
이 실시예에서, 에어 갭(151)은 주변 회로 영역(PERI)에 형성되는 것으로 도시하였으나, 이와 달리, 에어 갭(151)은 셀 영역(CELL) 및 주변 회로 영역(PERI)에 함께 형성될 수도 있다.
셀 영역(CELL)에서, 저유전막(130) 및 상부 배선들(120U)의 상부면을 덮는 캡핑막(140)이 배치될 수 있다. 여기서, 캡핑막(140)은 상부 배선들(120U) 상의 제 1 부분(140a)과 저유전막(130)의 상부면 상의 제 2 부분(140b)을 포함하며, 제 1 부분(140a)과 제 2 부분(140b)은 서로 화학적 조성이 다를 수 있다. 그리고, 주변 회로 영역(PERI)의 캡핑 패턴(141)은 캡핑막(140)의 제 1 부분(140a)과 동일한 화학적 조성을 갖는 물질로 형성될 수 있다. 그리고, 캡핑 패턴(141)들 및 캡핑막(140)은 저유전막(130)에 대해 식각 선택성을 갖는 절연 물질로 형성될 수 있다. 예를 들어, 캡핑막(140)의 제 1 부분(140a)과 캡핑 패턴(141)은 금속 질화물을 포함할 수 있으며, 캡핑막(140)의 제 2 부분(140b)은 금속 산질화물 또는 금속 산화물을 포함할 수 있다.
도 37은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 37을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 38은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 다른 예를 간략히 도시한 블록도이다.
도 38을 참조하면, 전자 시스템(1200)은 본 발명의 실시예들에 따른 반도체 장치를 적어도 하나 포함할 수 있다. 전자 시스템(1200)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(1200)은 메모리 시스템(1210), 프로세서(1220), 램(1230), 및 유저인터페이스(1240)를 포함할 수 있고, 이들은 버스(Bus, 1200)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1220)는 프로그램을 실행하고 전자 시스템(1200)을 제어하는 역할을 할 수 있다. 램(1230)은 프로세서(1220)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(1220) 및 램(1230)은 각각 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 이와 달리, 프로세서(1220)와 램(1230)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(1240)는 전자 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1210)은 프로세서(1220)의 동작을 위한 코드, 프로세서(1220)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1210)은 제어기 및 메모리를 포함할 수 있다.
상기 전자 시스템(1200)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1200)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1200)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 저유전막 내의 금속 배선들;
    상기 금속 배선들 사이에 에어 갭을 정의하는 절연막;
    상기 절연막과 상기 금속 배선들의 상부면들 사이에 개재된 캡핑 패턴들; 및
    상기 캡핑 패턴들의 상부면들에서 상기 금속 배선들의 측벽들로 연장되는 보호막을 포함하되,
    상기 캡핑 패턴들은 상기 저유전막과 다른 절연 물질로 이루어지고,
    상기 보호막은 상기 캡핑 패턴과 동일한 물질로 이루어진 반도체 장치.
  2. 제 1 항에 있어서,
    상기 에어 갭의 폭은 하부에서 상부로 갈수록 감소하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 에어 갭의 최고점은 상기 금속 배선들의 상부면들보다 위에 위치하는 반도체 장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 절연막 및 상기 캡핑 패턴을 관통하여 상기 금속 배선들에 접속되는 비아; 및
    상기 절연막 상에 배치되며, 적어도 어느 하나는 상기 비아와 연결되는 상부 금속 배선들을 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 상부 금속 배선들을 덮되, 상기 상부 금속 배선들 사이에 상부 에어 갭을 정의하는 상부 절연막; 및
    상기 상부 절연막과 상기 상부 금속 배선들의 상부면들 사이에 개재된 상부 캡핑 패턴들을 더 포함하되,
    상기 상부 캡핑 패턴들은 상기 저유전막과 다른 절연 물질로 이루어진 반도체 장치.
  7. 저유전막 상에 서로 이격되어 배치된 제 1 금속 배선들;
    상기 제 1 금속 배선들과 이격되며, 상기 저유전막 내에 매립된 제 2 금속 배선들;
    상기 제 1 및 제 2 금속 배선들을 덮되, 상기 제 1 금속 배선들 사이에 에어 갭을 정의하는 절연막;
    상기 절연막과 상기 제 1 금속 배선들의 상부면들 사이에 개재된 캡핑 패턴; 및
    상기 절연막과 상기 저유전막의 상부면 사이에서 상기 제 2 금속 배선들의 상부면들로 연장되는 캡핑막을 포함하되,
    상기 캡핑막은 상기 제 2 금속 배선들의 상부면들을 덮는 제 1 부분과 상기 저유전막의 상부면을 덮는 제 2 부분을 포함하며, 상기 캡핑막의 상기 제 1 부분과 상기 캡핑막의 상기 제 2 부분의 화학적 조성(chemical composition)이 서로 다르며,
    상기 캡핑막의 상기 제 1 부분은 금속 원소 및 질소를 포함하고, 상기 캡핑막의 상기 제 2 부분은 상기 금속 원소 및 산소를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 캡핑 패턴 및 상기 캡핑막은 상기 저유전막에 대해 식각 선택성을 갖는 절연 물질로 이루어진 반도체 장치.
  9. 제 7 항에 있어서,
    상기 캡핑 패턴은 상기 캡핑막의 상기 제 1 부분과 동일한 물질을 포함하는 반도체 장치.
  10. 삭제
  11. 제 7 항에 있어서,
    상기 캡핑막의 상기 제 2 부분은 질소를 더 포함하되, 상기 캡핑막의 상기 제 2 부분에서 질소 함량은 상기 제 1 부분에서 질소 함량보다 낮은 반도체 장치.
  12. 저유전막 내에 금속 배선을 형성하는 것; 및
    상기 저유전막 및 상기 금속 배선의 상부면 상에 캡핑막을 증착하되,
    상기 캡핑막은 상기 금속 배선의 상부면에 증착된 제 1 부분 및 상기 저유전막의 상부면에 증착되며 상기 제 1 부분과 다른 화학적 조성을 갖는 제 2 부분을 포함하고,
    상기 제 1 부분은 금속 원소 및 질소를 포함하고 상기 제 2 부분은 상기 금속 원소 및 산소를 포함하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 캡핑막을 형성하는 것은,
    상기 저유전막의 상부면 및 상기 금속 배선의 상부면에 대한 전처리 공정을 수행하는 것;
    금속 소스 가스를 공급하여, 상기 전처리된 상기 저유전막의 상부면 및 상기 금속 배선의 상부면에 금속 물질을 흡착시키는 것; 및
    질소 소스 가스를 공급하여, 상기 금속 물질과 반응시키는 것을 포함하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 전처리 공정은 상기 저유전막의 상부면에 하이드록실기(-OH)를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 금속 물질을 흡착시키는 것은,
    상기 금속 소스 가스를 상기 저유전막의 상기 하이드록실기와 반응시켜 상기 저유전막의 상부면에 금속 산화물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 질소 소스 가스를 상기 금속 물질과 반응시키는 것은,
    상기 저유전막의 상부면에 금속 산질화물을 형성하는 것; 및
    상기 금속 배선의 상부면에 금속 질화물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  17. 저유전막 내에 금속 배선들을 형성하는 것;
    상기 금속 배선들의 상부면들을 덮는 제 1 부분과 상기 저유전막의 상부면을 덮는 제 2 부분을 포함하는 캡핑막을 형성하되, 상기 캡핑막의 상기 제 1 부분은 금속 원소 및 질소를 포함하고 상기 캡핑막의 상기 제 2 부분은 상기 금속 원소 및 산소를 포함하며;
    상기 캡핑막의 상기 제 2 부분을 제거하여 상기 금속 배선들 상에 캡핑 패턴들을 형성하는 것;
    상기 캡핑 패턴들 사이에 노출된 상기 저유전막의 상부면을 리세스하여 상기 금속 배선들 사이에 상기 금속 배선들의 측벽들을 노출시키는 리세스 영역을 형성하는 것; 및
    상기 금속 배선들을 덮되, 상기 리세스 영역 내에 에어 갭을 정의하는 절연막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 캡핑 패턴을 형성하는 것 및 상기 리세스 영역을 형성하는 것은 동일한 식각 레서피를 이용한 습식 식각 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제 17 항에 있어서,
    상기 리세스 영역을 형성하는 것은,
    상기 저유전막의 일부를 식각하여 상기 금속 배선들의 상부 측벽들을 노출시키는 제 1 리세스 영역을 형성하는 것;
    상기 제 1 리세스 영역에 노출된 상기 금속 배선들의 상부 측벽들 및 상기 저유전막의 표면을 덮는 보호막을 형성하는 것; 및
    상기 제 1 리세스 영역의 상기 보호막 및 상기 저유전막의 일부분을 식각하여 상기 금속 배선들의 하부 측벽들을 노출시키는 제 2 리세스 영역을 형성하는 것을 포함하되,
    상기 보호막은 상기 금속 배선들의 상부 측벽들을 덮는 제 1 영역과 상기 제 1 리세스 영역에 노출된 상기 저유전막을 덮는 제 2 영역을 포함하되, 상기 보호막의 상기 제 1 영역은 상기 보호막의 상기 제 2 영역에 대해 식각 선택성을 갖는 반도체 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 에어 갭을 형성하는 것은,
    상기 리세스 영역을 채우는 희생막을 형성하는 것;
    상기 캡핑 패턴들의 상부면들 및 상기 희생막의 상부면을 덮는 다공성 절연막을 형성하는 것; 및
    상기 다공성 절연막의 기공들을 통해 상기 희생막을 제거하여 상기 에어 갭을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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