KR101081850B1 - 반도체 소자의 층간 절연막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 층간 절연막에 비아홀과 트렌치로 이루어진 듀얼 다마신 패턴을 형성하되, 트렌치에 금속 배선을 형성하고 금속 배선 주변의 절연물질을 제거하여 금속 배선 사이의 공간에 공기층을 형성하여 유전상수 값을 최소화함으로써, 기생 커패시터에 기인하는 RC 지연과 상호 간섭을 최소화하여 소자의 전기적 특성을 향상시킬 수 있다.
금속 배선, RC 지연, 상호간섭, 유전율, 공기층
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 및 도 2b는 본 발명의 실시예에 따라 형성된 층간 절연막의 구조를 설명하기 위한 소자의 단면 사진들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 제1 절연막
103 : 식각 정지층 104 : 제2 절연막
105 : 캡핑층 106a : 트렌치
106b : 비아홀 106 : 듀얼 다마신 패턴
107 : 장벽 금속층 108 : 금속 시드층
109 : 비아 플러그 110 : 금속 배선
111 : 공기층
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 특히 유전율 낮출 수 있는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 배선에 의한 지연 및 상호간섭(Cross Talk)이 심각한 문제로 대두되고 있으며, 이를 해결하기 위하여 배선 구조에 기존의 Al/SiO2 대신 Cu/low-k 재료로의 전환이 빠르게 진행되고 있다. Cu는 전기도금 기술을 이용하여 불순물이 거의 없는 90nm급 이하의 좁은 배선 구조를 형성하는데 적용하고 있으며, 다양한 방식으로 low-k 재로의 k값을 낮추기 위한 시도와 이를 배선의 집적화(integration)에 적용하기 위한 노력이 진행되고 있다. k값을 낮추기 위한 방식으로 SiO2 계열에 F를 불순물로 첨가하는 방법(FSG), C-H기를 첨가하는 방법(Organosilicate glass; OSG), OSG 내부에 기공(Pore)을 미세하게 분포시키는 방법 등이 시도되고 있다. 이러한 노력에도 불구하고 현재까지 low-k 재료로는 k값이 3.85 정도인 FSG 만이 실용화되어 있을 뿐, k값이 2.9 이하인 OSG 계열 또는 k값이 2.3이하인 다공성 저유전(porous low-k)물 등을 적용하기에는 식각 공정이나 화학적 기계적 연마 공정을 실시하는데 어려움이 있어 실용화하지 못하고 있는 실정이다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 층간 절연막 형성 방법은 층간 절연막에 비아홀과 트렌치로 이루어진 듀얼 다마신 패턴을 형성하되, 트렌치에 금속 배선을 형성하고 금속 배선 주변의 절연물질을 제거하여 금속 배선 사이의 공간에 공기층을 형성하여 유전상수 값을 최소화함으로써, 기생 커패시터에 기인하는 RC 지연과 상호 간섭을 최소화하여 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법은 반도체 기판 상에 제1 절연막, 식각 정지층 및 제2 절연막을 순차적으로 형성하는 단계와, 제2 절연막에는 트렌치를 형성하고, 제1 절연막에는 비아홀을 형성하여 듀얼 다마신 패턴을 형성하는 단계와, 듀얼 다마신 패턴을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계와, 듀얼 다마신 패턴을 도전 물질로 매립하여 비아홀에는 비아 플러그를 형성하고, 트렌치에는 금속 배선을 형성하는 단계와, 금속 배선 주변의 제2 절연막을 식각하여 금속 배선 주변에 공기층을 형성하는 단계를 포함한다.
상기에서, 듀얼 다마신 패턴을 형성하기 전에, 제2 절연막 상에 캡핑층을 형성할 수도 있다. 이때, 상기 캡핑층은 SiC, Si3N4, 이들 물질에 산소(O) 또는 탄소(C)가 포함된 SiOC, SiCN, SiOCN 중에서 어느 하나로 형성될 수 있다.
제1 절연막은 실리콘 산화물 계열을 제외한 유전상수 k값이 3.9보다 낮은 절연물질로 형성되고, 제2 절연막은 실리콘 산화물 계열을 절연물질로 형성되는 것이 바람직하다. 이때, 실리콘 산화물 계열의 절연 물질이 SiO2 또는 SiO2에 C, F, B, P, In 등의 불순물이 포함된 물질이 될 수 있다.
식각 정지층은 SiC, Si3N4 또는 이들 물질에 산소 또는 탄소가 포함된 SiOC, SiCN, SiOCN로 형성될 수 있다.
장벽 금속층은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 또는 이들의 적층 구조로 형성될 수 있다.
듀얼 다마신 패턴을 도전 물질로 매립하는 단계는, 듀얼 다마신 패턴 내부에 금속 시드층을 형성하는 단계, 및 화학기상 증착법, 단원자 증착법, 무전해도금법 또는 전기도금법으로 도전 물질을 형성하는 단계를 포함한다. 여기서, 도전 물질이 구리 또는 구리 합금이 될 수 있으며, 구리 합금은 Cu에 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag가 포함된다.
식각 공정은 HF 용액이나 BOE 용액에 반도체 기판을 담그는 방식으로 진행될 수 있으며, HF 용액이나 BOE 용액은 1:1 내지 20:1로 희석시켜 사용하는 것이 바람직하다. 한편, 식각 공정은 배치 타입 또는 싱글 웨이퍼 공정을 위한 회전 식각 장비에서 실시될 수 있다.
식각 공정 후 DI 워터로 반도체 기판을 세정하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소(도시되지 않음)가 형성된 반도체 기판(101) 상에 제1 절연막(102), 식각 정지층(103), 제2 절연막(104) 및 캡핑층(105)을 순차적으로 형성한다.
상기에서, 제1 절연막(102)은 실리콘 산화물(SiO2) 계열을 제외한 유전상수 k값이 3.9보다 낮은 절연물질로 형성하는 것이 바람직하다. 여기서, 실리콘 산화물 계열에는 SiO2 뿐만 아니라, C, F, B, P, In 등의 불순물이 포함된 산화물도 포함된 다.
식각 정지층(103)은 제2 절연막(104)에 트렌치를 형성하기 위한 식각 공정 시 제1 절연막(102)이 식각되는 것을 방지하기 위하여 형성하며, SiC, Si3N4 또는 이들 물질에 산소(O) 또는 탄소(C)가 포함된 SiOC, SiCN, SiOCN으로 형성할 수 있다.
제2 절연막(104)은 실리콘 산화물(SiO2) 계열을 절연물질로 형성하며, 실리콘 산화물 계열에는 SiO2 뿐만 아니라, C, F, B, P, In 등의 불순물이 포함된 산화물도 포함된다.
캡핑층(105)도 식각 정지층(103)과 마찬가지로, SiC, Si3N4, 이들 물질에 산소(O) 또는 탄소(C)가 포함된 SiOC, SiCN, SiOCN 중에서 어느 하나로 형성할 수 있으며, 500Å 내지 5000Å의 두께로 형성하는 것이 바람직하다.
도 1b를 참조하면, 듀얼 다마신 공정으로 제2 절연막(104)에는 트렌치(106a)를 형성하고 제1 절연막(103)에는 비아홀(106b)을 형성하여 트렌치(106a)와 비아홀(106b)로 이루어진 듀얼 다마신 패턴(106)을 형성한다. 이때, 트렌치(106a)와 비아홀(106b)의 형성 순서는 바뀔 수 있다.
도 1c를 참조하면, 듀얼 다마신 패턴(106)을 포함한 전체 구조 상에 장벽 금속층(107)을 형성한 후, 금속 시드층(108)을 형성한다.
장벽 금속층(107)은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 또는 이들의 적층 구조로 형성할 수 있으며, 화학기상 증착법, 물리기상 증착법 또는 단원자 증착법으로 이들을 증착하여 형성할 수 있다.
금속 시드층(108)은 구리나 구리 합금막으로 형성하는 것이 바람직하며, 화학기상 증착법, 물리기상 증착법 또는 단원자 증착법으로 이들을 증착하여 형성할 수 있다. 이때, 구리 합금막에는 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag가 포함될 수 있다. 한편, 금속 시드층(108)은 듀얼 다마신 패턴(106) 내부에만 형성할 수도 있다.
이어서, 듀얼 다마신 패턴(106)을 금속 물질로 매립하여 비아홀(106b)에는 비아 플러그(109)를 형성하고, 트렌치(106a)에는 금속 배선(110)을 형성한다. 여기서, 금속 배선(110)과 비아 플러그(109)는 화학기상 증착법, 단원자 증착법, 무전해도금법 또는 전기도금법으로 형성할 수 있다.
이후, 화학적 기계적 연마 공정으로 캡핑층(105) 상의 장벽 금속층(107), 금속 시드층(108)과 그 외의 전도성 물질들을 제거한다. 이때, 캡핑층(105) 상부의 전도성 물질들을 완전하게 제거하기 위하여 화학적 기계적 연마 공정을 과도하게 실시할 수도 있으며, 이 경우 캡핑층(105)이 최소한 500Å 이상 남아 있을 수 있도록 목표 연마 두께를 조절하는 것이 바람직하다.
도 1d를 참조하면, 실리콘 산화물 계열의 물질로 이루어진 제2 절연막(104)을 용해시킬 수 있는 화학용액(Chemical)에 반도체 기판(101)을 담구어 캡핑층(105), 식각 정지층(103) 및 제1 절연막(102)을 제외한 금속 배선(110) 주변의 제2 절연막(104)을 제거한다. 여기서, 화학용액은 제2 절연막(104)이 SiO2로 이 루어진 경우, 이를 용해시킬 수 있는 HF 용액이나 BOE 용액에 반도체 기판(101)을 담구어 금속 배선(110) 주변의 제2 절연막(104)을 제거할 수 있다. 이때, 이들 용액은 1:1 내지 20:1로 희석시켜 사용하는 것이 바람직하다. 한편, 이들 용액에 반도체 기판(101)을 담그는 시간을 조절하여 제2 절연막(104)이 식각되는 양을 조절할 수 있다. 이러한 식각 공정은 배치 타입 또는 싱글 웨이퍼 공정을 위한 회전 식각 장비(Spin Etcher)를 사용하여 실시할 수 있다.
이렇게, 제2 절연막(104)을 용해시킬 수 있는 화학제품(Chemical)에 반도체 기판(101)을 담구면, 화학용액이 캡핑층(105)과 장벽 금속층(107)의 계면으로 침투하면서 제2 절연막(104)이 식각된다.
식각 공정이 완료된 후에는, DI 워터로 일정 시간(예를 들면, 최소한 30초 이상) 동안 세정을 실시하는 것이 바람직하다.
도 1e를 참조하면, 금속 배선(110) 주변의 제2 절연막(104)이 제거되면, 금속 배선(110)의 주변에는 공기층(111)이 형성된다.
이로써, 비아홀(106b)이 형성되는 제1 절연막(102)과, 트렌치(106a)가 형성되는 제2 절연막(104)으로 이루어진 층간 절연막이 절연 물질층과 공기층의 복합 구조로 형성된다.
공기층(111)에 포함된 공기의 유전상수 값은 1로써, 어떠한 물질보다도 유전상수 값이 낮다. 따라서, 금속 배선의 간격이 좁아지더라도 RC 지연이나 상호 간섭을 최소화할 수 있다.
이후, 도면에서는 도시되어 있지 않지만, 상기의 방법을 반복 실시하여 금속 배선(110)을 포함한 반도체 기판(101)의 전체 구조 상에 또 다른 상부 금속 배선을 형성할 수 있다.
도 2a 및 도 2b는 본 발명의 실시예에 따라 형성된 층간 절연막의 구조를 설명하기 위한 소자의 단면 사진들이다.
도 2a 및 도 2b를 참조하면, 금속 배선(110) 주변의 절연막이 제거되어 공기층(111)이 형성된 것을 볼 수 있다. 여기서, 제2 절연막(104)이 제거되면서 빈공간이 생기더라도 금속 배선(110)이 기둥 역할을 하면서 캡핑층(105)을 받혀주기 때문에 화학적 기계적 연마 공정과 같은 후속 공정을 무리없이 진행할 수 있다. 또한, 식각 시간에 따라 제2 절연막(104)이 잔류되는 양을 확인할 수 있다.
상술한 바와 같이, 본 발명은 층간 절연막에 비아홀과 트렌치로 이루어진 듀얼 다마신 패턴을 형성하되, 트렌치에 금속 배선을 형성하고 금속 배선 주변의 절연물질을 제거하여 금속 배선 사이의 공간에 공기층을 형성하여 유전상수 값을 최소화함으로써, 기생 커패시터에 기인하는 RC 지연과 상호 간섭을 최소화하여 소자의 전기적 특성을 향상시킬 수 있다.
Claims (14)
- 반도체 기판 상에 제1 절연막, 식각 정지층, 제2 절연막 및 캡핑층을 순차적으로 형성하는 단계;상기 캡핑층, 제2 절연막, 식각 정지층 및 제1 절연막을 식각하여, 상기 제2 절연막에는 트렌치를 형성하고, 상기 제1 절연막에는 비아홀을 형성하여 듀얼 다마신 패턴을 형성하는 단계;상기 듀얼 다마신 패턴을 포함한 전체 구조상에 장벽 금속층을 형성하는 단계;상기 듀얼 다마신 패턴에 도전 물질로 매립하여 상기 비아홀에 비아 플러그를 형성하고, 상기 트렌치에 금속 배선을 형성하는 단계; 및상기 캡핑층이 상기 제2 절연막을 덮고 있는 상태에서 상기 캡핑층과 장벽 금속층의 계면으로 식각용액을 침투시켜 상기 금속 배선 주변의 상기 제2 절연막을 식각함으로써 상기 금속 배선 주변에 공기층을 형성하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.
- 삭제
- 제 1 항에 있어서,상기 캡핑층은 SiC, Si3N4, SiOC, SiCN, SiOCN 중에서 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 제1 절연막은 실리콘 산화물 계열을 제외한 유전상수 k값이 3.9보다 낮은 절연물질로 형성되고, 상기 제2 절연막은 실리콘 산화물 계열의 절연물질로 형성되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 4 항에 있어서,상기 실리콘 산화물 계열의 절연 물질은 SiO2 또는 상기 SiO2에 C, F, B, P, 또는 In 의 불순물이 포함된 물질인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 식각 정지층은 SiC, Si3N4, SiOC, SiCN, SiOCN 중에서 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 장벽 금속층은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN, WC 및 이들의 적층 구조 중에서 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서, 상기 듀얼 다마신 패턴을 도전 물질로 매립하는 단계는,상기 듀얼 다마신 패턴 내부에 금속 시드층을 형성하는 단계; 및화학기상 증착법, 단원자 증착법, 무전해도금법 또는 전기도금법으로 상기 도전 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항 또는 제 8 항에 있어서,상기 도전 물질은 구리 또는 구리 합금인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 9 항에 있어서,상기 구리 합금은 Cu에 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 및Ag 중에서 어느 하나가 포함되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 식각 공정은 HF 용액이나 BOE 용액에 상기 반도체 기판을 담그는 방식으로 진행되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 11 항에 있어서,상기 HF 용액이나 BOE 용액은 1:1 내지 20:1로 희석된 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 11 항에 있어서,상기 식각 공정은 배치 타입 또는 싱글 웨이퍼 공정을 위한 회전 식각 장비에서 실시되는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 11 항에 있어서,상기 식각 공정 후 DI 워터로 상기 반도체 기판을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
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