상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 식각 정지막 및 제1 절연막을 순차적으로 증착하는 단계와, 포토리소그래피 공정을 통해 상기 제1 절연막을 식각하여 홀을 형성하는 단계와, 상기 홀이 매립되도록 금속배선을 형성하는 단계와, 상기 제1 절연막을 선택적으로 식각 제거하여 상기 금속배선을 돌출시키는 단계와, 상기 제1 절연막이 제거된 부위에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 2a 내지 도 2g에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성 요소이다.
먼저, 도 2a를 참조하면, 소정의 반도체 구조물층(미도시)이 형성된 반도체 기판(110)이 제공된다. 여기서, 반도체 구조물층은 트랜지스터(transistor), 메모리 셀(memory cell), 캐패시터(capacitor), 접합층, 도전층 및 배선 등을 포함할 수 있다.
이어서, 기판(110) 상에 식각 정지막(etch stop layer, 111)을 증착한다. 이때, 식각 정지막(111)은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 단층 또는 적층으로 형성한다. 이들은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Depostion) 방식으로 증착한다.
이어서, 식각 정지막(111) 상에 IMD(Inter Metal Dielectric)막(112)을 형성한다. 이때, IMD막(112)은 CDO(Carbon Doped Oxide), 카본(carbon)이 함유된 울트라(ultra) 저유전막(k<3.0) 또는 다공성막으로 HSSQ(Hydro silsesquioxane)막 또는 MSSQ(Methyl silsesquioxane)막으로 형성한다. 울트라 저유전막, HSSQ막 및 MSSQ막은 스핀 온(spin on) 방식으로 형성된 저유전막일 수 있으며, 예컨대 저유전막은 SiOC막일 수 있다. 이 외에, 카본이 함유된 열산화막(thermal oxide) 또는 TEOS(Tetra Ethyle Ortho Silicate)막을 사용할 수도 있다. 이러한 IMD막(112)은 상기 기술한 막을 이용하여 단일막으로 형성하거나, 상기 막이 적어도 2층 이상 적층된 복합 구조로 형성한다.
이어서, IMD막(112)은 적어도 400℃ 이상의 온도범위에서 큐어링(curing)할 수도 있다.
이어서, IMD막(112)은 평탄화공정을 통해 평탄화될 수 있는데, 이때, 상기 평탄화공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시되는 것이 바람직하다.
이어서, 듀얼 다마신(dual damascene) 공정 또는 싱글 다마신(single damascene) 공정을 실시하여 IMD막(112)을 식각하여 비아홀(via hole) 또는 트렌치(trench)(미도시)를 형성한다. 이하에서는 설명의 편의를 위해 트렌치라고 칭하기로 한다.
듀얼 다마신 공정 또는 싱글 다마신 공정은 포토리소그래피 공정을 이용하여 실시하는데, 이때 식각 마스크로 사용되는 포토레지스트 패턴(미도시)을 제거하기위한 에싱공정시 도시된 '115'와 같이 트렌치의 내측벽에 각각 에싱에 의한 손상영역이 형성된다. 한편, 에싱공정은 O2, He/N2 또는 H2/N2 플라즈마를 이용하여 실시한다.
이어서, 트렌치가 형성된 전체 구조 상부면의 단차를 따라 장벽 금속층(113)을 증착한다. 이때, 장벽 금속층(113)은 후속 열공정에 의한 구리원자의 확산을 방지하거나, 하지층이 금속층인 경우 이들간의 접촉력을 높이기 위하여 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나를 이용하여 단층 또는 적층으로 형성한다. 이들은 PVD, CVD 또는 ALD 방식으로 증착한다.
이어서, 장벽 금속층(113) 상에 시드층(seed layer, 미도시)을 형성한다. 이때, 시드층은 PVD, CVD 또는 ALD 방식으로 제조된 구리 및 구리 합금막이며, 여기서 구리 합금막은 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag 등을 포함할 수 있다.
이어서, 트렌치가 매립되도록 시드층이 형성된 전체 구조 상부에 구리층을 증착한다. 이때, 구리층은 전기 도금법 이외에, CVD, ALD 또는 무전해 도금법으로 형성할 수 있다.
이어서, CMP 공정을 실시하여 구리층을 평탄화한다. 이로써, 트렌치 내부에 고립(isolation)된 하부배선(114)이 형성된다. 여기서, 하부배선(114)은 구리금속 대신에 도전성을 갖는 모든 금속, 예컨대 Al, W, Pt 등 도전성 물질로 형성할 수도 있다.
이어서, 도 2b에 도시된 바와 같이, DHF(Diluted HF, 500:1 또는 200:1의 비율의 H20:HF)을 이용한 습식식각공정(116)을 실시하여 선택적으로 IMD막(112)을 제거한다. 이로써, 식각 정지막(111)이 노출되는 동시에 장벽 금속층(113)이 노출된다.
이어서, 도 2c에 도시된 바와 같이, 노출된 장벽 금속층(113), 즉 돌출된 하부배선(114)을 포함하는 전체 구조 상부를 덮도록 IMD막(117)을 증착한다. 이때, IMD막(117)은 IMD막(112, 도 2a참조)과 동일한 물질을 이용하여 동일한 방법으로 형성한다.
이어서, CMP 공정 또는 에치백(etch back) 공정과 같은 전면 식각공정을 실시하여 IMD막(117)을 식각 평탄화한다. 이로써, 하부배선(114)의 상부면이 노출된다.
이어서, 도 2d에 도시된 바와 같이, 평탄화된 전체 구조 상부에 식각 정지막(118)을 증착한다. 이때, 식각 정지막(118)은 식각 정지막(111)과 동일한 물질로 형성한다.
이이서, 도 2e에 도시된 바와 같이, 식각 정지막(111) 상부에 IMD막(119)을 증착한다. 이때, IMD막(119)은 IMD막(117)과 동일한 막을 이용하여 단층 또는 적층으로 형성한다.
이어서, 듀얼 다마신 공정을 선(先)비아 또는 후(後)비아 방식으로 실시하여 비아홀(미도시) 및 트렌치(미도시)를 형성한다. 한편, 도시된 '122'는 듀얼 다마신 공정 수행시 실시되는 에싱공정시 트렌치 및 비아홀의 내측벽에 형성된 손상영역이다.
이어서, 트렌치 및 비아홀이 형성된 전체 구조 상부면의 단차를 따라 장벽 금속층(120)을 증착한다. 이때, 장벽 금속층(120)은 장벽 금속층(113)과 동일한 물질로 형성한다.
이어서, 장벽 금속층(120) 상에 시드층을 형성한 후, 트렌치 및 비아홀이 완전히 매립되도록 시드층이 형성된 전체 구조 상부에 구리층을 증착하고, CMP 공정을 실시하여 구리층을 평탄화한다. 이로써, 트렌치 내부에 고립된 상부배선(121)이 형성된다.
이어서, 도 2f에 도시된 바와 같이, DHF(Diluted HF, 500:1 또는 200:1의 비율의 H20:HF)을 이용한 습식식각공정(123)을 실시하여 선택적으로 IMD막(119, 도 2e참조)을 제거한다. 이로써, 식각 정지막(118)이 노출되는 동시에 장벽 금속층(120)이 노출된다.
이어서, 도 2g에 도시된 바와 같이, 노출된 장벽 금속층(120), 즉 돌출된 상부배선(121)을 포함하는 전체 구조 상부를 덮도록 IMD막(124)을 증착한다. 이때, IMD막(124)은 IMD막(112, 도 2a참조)과 동일한 물질을 이용하여 동일한 방법으로 형성한다.
이어서, CMP 공정 또는 에치백 공정과 같은 전면 식각공정을 실시하여 IMD막(124)을 식각 평탄화한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.