KR20020025237A - 적어도 하나의 금속화 평면을 구비한 집적회로의 생산 방법 - Google Patents
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Abstract
본 발명은 기판(4)에 유전체층이 형성되며, 도전체와 컨택트를 구비한 금속화 평면(metallization plane)의 생산방법에 관한 것이다. 컨택트 홀은 최상위의 두 개의 유전체층을 지나 그 아래에 위치한 유전체층까지 에칭된다. 나머지 층의 두께는 최상위 층의 두께와 거의 동일하다. 다음으로, 도전체를 위한 트렌치는 그 표면이 실질적으로 거의 노출되어 있는 제 1 및 제 3의 유전체층까지 동시에 선택적으로 에칭된다. 제 1 유전체층 및 제 3 유전체층의 패터닝이 이루어진 후, 컨택트와 도전체는 컨택트 홀 및 도전체 트렌치에 배열된다.
Description
금속화 평면(metallization plane)은 집적회로에서 능동 소자들을 연결하는데 사용된다. 이 경우에, 금속화 평면은 라인과 컨택트로 구성되며, 여기서 라인들은 컨택트를 통해서 도전성 구조체와 연결된다. 상기 컨택트는 흔히 전문가들에 의해 바이어스(vias)라고 불린다. 상기 도전성 구조체는 각각의 금속화 평면 아래에 배열된 금속화 평면의 라인들, 확산 영역, 단자 전극 또는 금속 컨택트가 될 수 있다. 순차적으로 적층되어 있는 복수의 금속화 평면들이 집적회로에 제공되는 경우에, 이것은 다층 금속화(multilayer metallization)라고 불린다.
금속화 평면은 점차적으로 소위 대머신(damascene) 기술에 따라서 제작되는 추세이다.
대머신 기술에서는, 먼저, 추후에 생성될 라인 및 컨택트를 둘러싸게 될 유전체가 증착된다. 홀 및 트렌치가 금속간(intermetal) 유전체에 형성된 후, 금속으로 채워진다. 이러한 방식으로 비아스라고 불리는 홀 내의 컨택트 및 트렌치 내의 라인이 형성된다. 금속을 채우는 과정은 PVD, CVD 또는 전기도금 후의 화학기계적인 연마과정에 의해 이루어진다. 이 방법은 특히 에칭이 어려운 금속으로 금속화평면을 형성하는 경우에 적용된다.
이중 대머신(dual damascene)이라는 용어는, 먼저 컨택트 홀 및 트렌치를 패터닝하고, 이들이 금속의 증착 및 화학기계적 연마과정의 결합에 의해서 채워짐을 의미하고 있다.
P. Singer의 논문(Semiconductor International, August 1997, 79쪽), K. Derbyshire의 논문(Solid State Technology, February 1998, 26쪽), R. L. Jackson 등의 논문(Solid State Technology, March 1998, 49쪽) 및 Y. Morand 등의 논문(1997 Symp. On VLSI Techn. Digest of Technical Papers, 31쪽) 등은 이중 대머신 과정의 다양한 변형들을 개시하고 있다.
P. Singer(Semiconductor International, August 1997, 79쪽)는, 먼저 라인을 위한 트렌치를 에칭하고, 다음으로 더 깊은 컨택트 홀을 형성하는 것을 제안하였다. 이 경우, 컨택트 홀의 에칭에 사용되는 포토레지스트 마스크(photoresist mask)가 트렌치 에칭에 의해 형성된 편평하지 않은 기초 위에 포토리소그래픽적으로 패터닝되어야 한다. 이 경우, 특히 깊은 컨택트 홀에 있어서, 레지스트가 충분히 노출되지 않음으로 인하여, 홀 구조가 온전히 형성되지 않거나 과다노출에 의해 홀이 확대되는 문제가 발생된다.
또 다른 방안으로써, P. Singer(Semiconductor International, August 1997, 79쪽)는, 먼저 컨택트 홀 에칭을 수행하고, 그 뒤 라인을 위한 트렌치 에칭을 수행하는 것을 제안하였다. 컨택트 홀 에칭과정에서는, 구체적으로는 구리로 된 연결구조일 수 있는 도전체 구조의 표면이 노출되며, 컨택트 홀의 벽면에 오염물질이 부착될 위험성이 있다. 이러한 문제점을 회피하기 위하여, 실리콘 질화물로 구성된 에칭층이 사용되는데, 그 에칭층 위에는 실리콘 산화물 층이 배열되고, 그 안에는 컨택트 홀 및 트렌치가 에칭된다. 그러나, 많은 에칭과정에서, 에칭 선택도는 예를들어 SiO2에칭 동안에 발생되는 산소에 의해 제한되어, 그 아래에 배열된 표면이 여전히 노출된다.
이러한 문제점을 방지하기 위해서, 트렌치 에칭과정에 포토레지스트 플러그를 이용하여 컨택트 홀을 보호하는 방법이 제안되었다. 그러나, 빈 공간(cavity) 없이 항상 콘택트 홀을 포토레지스트로 채우는 것은 불가능하며, 더우기, 잔유물 없이 콘택트 홀로부터 포토레지스트를 제거하는 것 또한 쉬운 문제가 아니라는 것이 발견되었다.
또 다른 방안으로써, P. Singer(Semiconductor International, August 1997, 79쪽)와 Y. Morand 등(1997 Symp. On VLSI Techn. Digest of Technical Papers, 31쪽)은 금속간 유전체로써 제 1 실리콘 질화물층, SiO2층 및 제 2 실리콘 질화물층으로 구성된 층 배열을 생산하는 것을 제안하였다. 먼저, 콘택트 홀 마스크를 이용하여, 상부의 제 2 실리콘 질화물층이 패터닝된다. 콘택트 홀 마스크가 제거된 뒤, 제 2 SiO2층이 형성된다. 다음으로, 라인 마스크를 이용하여 먼저 트렌치가 에칭되고, 그 다음 실리콘 질화물에 대해 선택적으로 콘택트 홀이 하부의 제 1 실리콘 질화물층까지 에칭된다. 이러한 에칭 과정에서, 패터닝된 상부의 실리콘 질화물층은 추가의 마스크로 작용한다. 이 경우에도, SiO2에칭 동안에 발생하는 산소에 의해선택도가 감소하는 문제가 발생한다.
도 1은 그 위에 제 1 유전체층, 제 2 유전체층, 제 3 유전체층 및 제 4 유전체층이 배열된 기판의 단면도이다.
도 2는 제 1 에칭 마스크의 형성 및 제 2 유전체층으로의 에칭 후의 기판의 단면도이다.
도 3은 제 2 에칭 마스크의 형성 후 부분적인 에칭을 한 기판의 단면도이다.
도 4는 제 4 유전체층 및 제 2 유전체층의 선택적인 에칭 후의 기판의 단면도이다.
도 5는 제 3 유전체층 및 제 1 유전체층의 에칭 및 콘택트 및 라인의 형성 후의 기판의 단면도이다.
본 발명은 에칭이 어려운 금속을 갖는 금속화 평면을 제조하는데 적합하며 오염물질의 발생을 막을 수 있는, 적어도 하나의 금속화 평면을 구비한 집적회로를 제조하는 방법 상의 문제에 착안한 것으로, 이러한 문제는 청구항 1에 의한 방법에 의해 해결된다. 본 발명은 나머지 청구항들로부터 더욱 구체화된다.
본 발명에 따른 방법에서는, 제 1 유전체층, 제 2 유전체층, 제 3 유전체층 및 제 4 유전체층이 기판의 표면에 형성된다. 제 1 유전체층은 제 3 유전체층과, 그리고 제 2 유전체층은 제 4 유전체층과 동일한 에칭 특성을 갖는다. 제 2 유전체 층의 두께는 제 4 유전체층의 두께와 다르다.
만약 제 2 유전체층의 두께가 제 4 유전체층의 두께보다 큰 경우에는, 콘택트 홀의 배열을 정의하는 제 1 에칭 마스크를 이용하여 제 4 유전체층 및 제 3 유전체층을 통과하여 제 2 유전체층까지 에칭이 이루어진다. 이 경우, 제 2 유전체층에 대한 에칭은 제 2 유전체층의 에칭 후의 나머지 두께가 제 4 유전체층의 두께와 실질적으로 같도록 이루어진다.
라인 트렌치의 배열을 정의하는 제 2 에칭 마스크를 이용하여, 먼저 제 4 유전체층 및 제 2 유전체층이 동시에 비선택적인 공정에 의해 일부 에칭된다. 즉, 에칭은 하부 층의 표면이 노출되기 전에 종료된다. 그리고나서, 제 3 유전체층 및 제 1 유전체층 각각에 대해 선택적으로 제 4 유전체층 및 제 2 유전체층의 노출된 부분이 에칭되어, 각각의 경우에 있어서 하부 층의 표면이 노출되도록 한다. 제 4 유전체층의 경우에는 제 3 유전체층의 표면이 노출되며, 제 2 유전체층의 경우에는 제 1 유전체층의 표면이 노출된다.
바람직하게는, 제 2 에칭 마스크의 형성 후에, 먼저 제 4 유전체층 및 제 2 유전체층의 노출된 부위에 대한 에칭과정에는, 높은 에칭 속도에 최적화된 비선택적 에칭 방법이 사용된다. 에칭은 하부 층의 표면이 노출되기 전에 종료된다. 이러한 방법에 의해, 일반적으로 매우 낮은 에칭 속도를 갖는 선택적인 에칭 과정에 의해 에칭되어야 하는 층의 두께는 감소된다. 따라서, 제조공정의 시간이 단축된다.
다음으로, 제 3 유전체층 및 제 1 유전체층이 에칭되어, 각각에 경우에 있어서 하부 표면이 노출되도록 한다. 제 2 유전체층의 표면은 제 3 유전체층의 아래에 노출되며, 기판의 표면은 제 1 유전체층의 아래에 노출된다. 이러한 에칭과정 후에, 콘택트 홀 및 라인 트렌치가 완성된다.
만약 제 4 유전체층의 두께가 제 2 유전체층의 두께보다 큰 경우에는, 콘택트 홀의 배열을 정의하는 제 1 에칭 마스크를 이용하여 제 4 유전체층에 대한 에칭이 실행된다. 이 경우에, 제 4 유전체층에 대한 에칭은 제 4 유전체층의 나머지 두께가 제 2 유전체층의 두께와 실질적으로 동일하도록 이루어진다.
비선택적인 에칭 공정은 제 2 에칭 마스크를 이용하여 수행되며, 제 2 에칭 마스크는 라인 트렌치의 배열을 정의한다. 앞서 설명한 제 1 에칭 마스크를 이용한 에칭의 결과, 제 4 유전체층은 콘택트 홀의 위치에 요부(depression)를 갖게된다. 콘택트 홀의 위치에서, 제 4 유전체층, 제 3 유전체층 및 제 2 유전체층을 실질적으로 동일한 에칭 속도로 에칭하는 비선택적 에칭 공정을 실행함으로써, 제 4 유전체층 및 제 3 유전체층을 통과하여 제 2 유전체층까지 에칭이 실행된다. 동시에, 콘택트 홀의 외부의 라인 트렌치의 위치에서 제 4 층까지 에칭이 실행된다. 다음으로, 제 4 유전체층 및 제 2 유전체층의 노출된 부분이 제 3 유전체층 및 제 1 유전체층 각각에 대해 선택적으로 에칭되어, 그 하부의 제 3 유전체층 및 제 1 유전체층의 표면이 각각 노출된다.
다음으로, 제 3 유전체층 및 제 1 유전체층이 에칭되어 그 하부의 제 2 유전체층 및 기판의 표면이 각각 노출된다. 이러한 에칭 후에, 콘택트 홀 및 라인 트렌치가 완성된다.
금속화 평면은 콘택트 홀 및 라인 트렌치에 콘택트 및 라인을 형성함으로써 완성된다.
본 발명에 따른 방법에서는, 제 1 유전체층 및 제 3 유전체층의 표면이 제 2 에칭 마스크를 이용한 에칭 중에 실질적으로 동시에 노출되기 때문에, 제 1 유전체층 및 제 3 유전체층은 실리콘 질화물층으로부터 형성될 수 있으며, 제 2 유전체층 및 제 4 유전체층은 SiO2로부터 형성될 수 있다. 이 경우에, 문헌을 통하여 알려진 바와 같은 Si3N4에 대한 SiO2의 에칭의 선택도에 대한 악영향을 받지는 않는다. 따라서, 라인 트렌치 및 콘택트 홀의 너비 및 높이는 신뢰성있게 제어될 수 있다. 제 3 유전체층은 미리 노출되지 않기 때문에, 콘택트 홀의 확장 및 기울어짐을 방지할 수 있다. 라인 트렌치의 바닥은 고르게 형성된다. 또 다른 잇점은, 제 1 에칭 마스크를 이용한 에칭의 경우에, 에칭 제거의 속도에 대해 최적화될 수 있는 비선택적에칭 방법이 사용될 수 있다는 것이다. 다시 말하면, 이 경우에 에칭 선택도가 불필요하기 때문에, 높은 에칭 속도를 갖는 빠르고 경제적인 에칭 방법이 제 1 에칭 마스크를 이용한 에칭에 사용될 수 있다.
본 발명에 따른 방법에서는, 먼저 라인 트렌치 및 콘택트 홀이 생성되고, 다음으로 금속화 평면의 콘택트 및 라인이 형성된다. 따라서, 이 방법은 대머신 기술 또는 이중 대머신 기술에 따라 에칭이 어려운 금속으로부터 금속화 평면을 제조하는데 적합하다.
제 1 유전체층은 제 3 유전체층과, 그리고 제 2 유전체층은 제 4 유전체층과각각 실질적으로 동일한 조성의 물질에 의해 제공되는 것은 본 발명의 범주 내에 있다. 특히, 제 1 유전체층 및 제 3 유전체층은 Si3N4함유 물질로부터 형성되고, 제 2 유전체층 및 제 4 유전체층은 SiO2함유 물질로부터 형성된다. 또한, 에칭을 차단하는 역할을 하는 제 1 유전체층 및 제 3 유전체층용으로는, SiON, 비결정 실리콘, 폴리실리콘, SiC 및 Al2O3와 같은 물질이 또한 적합하다. 콘택트 홀 및 라인 트렌치의 상당 부분이 배열되는 제 2 유전체층 및 제 4 유전제층용으로는, SiO2, BPSG, SOG, 플레어(flare), BCB, 실크(silk), HSQ, FSG, 나노글래스(nanoglass), 파릴렌(parylene), PTFE, 크세로겔(xerogels) 및 에어로겔(aerogels)과 같은 물질이 또한 적합하다.
바람직하게는, 제 1 유전체층 및 제 3 유전체층은 실질적으로 동일한 두께를 갖는다. 이 경우, 제 1 유전체층 및 제 3 유전체층의 에칭 중에, 기판의 표면이 조기에 노출되는 것이 방지된다. 이에 따라 기판의 표면에 존재하며 과다한 에칭으로 미리 노출됨으로 인해 제거된 물질에 의해 콘택트 홀 및/또는 라인 트렌치의 벽면이 오염되는 것이 방지된다. 따라서 본 방법은 구리를 함유하는 콘택트 또는 라인까지 연장되는 금속화 평면을 제조하는데 특히 적합하다.
금속화 평면을 지지하기에 적합한 어떠한 기판도 기판으로서 적합하다. 특히, 집적회로를 포함하는 반도체 웨이퍼는 기판으로 적합하다. 이 경우, 제조될 콘택트는 집적회로 위에 이미 위치하는 금속화 평면 및 집적회로의 능동소자의 표면에까지 연장될 수 있다. 콘택트는 라인, 콘택트, 예들 들어 소스/드레인 영역, 베이스 영역, 에미터 영역, 콜렉터 영역 등과 같은 확산 영역은 물론, 쏠라셀 또는 다이오드의 도핑된 영역 또는, 예를 들어, 게이트 전극, 소스/드레인 단자 등과 같은 단자에까지 확장될 수 있다. 박막 기술 또는 절연 지지체를 이용하여 구현된 집적회로 또한 기판으로 적합하다. 이 경우, 집적회로는 금속화 평면의 제조 전에 또는 그 후에 생성될 수 있다.
본 발명의 실시예가 이하 도면을 참조하여 좀 더 자세히 설명된다.
제 1 유전체층(3), 제 2 유전체층(4), 제 3 유전체층(5) 및 제 4 유전체층(6)이 도전성 구조체(2)을 구비한 기판(1)에 형성된다(도 1 참조). 기판(1)은 그 내부에 집적회로(도시되지 않음)가 구현되는 단결정의 실리콘 웨이퍼이다. 기판(1)의 표면은 그 내부에 도전성 구조체(2)가 배열되는 유전체 패시베이션 층에 의해 형성된다. 도전성 구조체(2)는 구리 라인이다.
제 1 유전체층(3)은 플라즈마 CVD 공정에 의해 증착된 50 nm 두께를 갖는 Si3N4층으로 형성된다. 제 2 유전체층(4)은 플라즈마 CVD 방법으로 증착에 의해 850 nm 두께를 갖는 SiO2층으로 형성된다. 제 3 유전체층(5)은 플라즈마 CVD 방법으로 증착에 의해 50 nm 두께를 갖는 Si3N4층으로 형성된다. 제 4 유전체층(6)은 플라즈마 CVD 방법으로 증착에 의해 600 nm 두께를 갖는 SiO2층으로 형성된다.
포토레지스트로 구성된 제 1 에칭 마스크(7)가 제 4 유전체층(6)의 표면에 형성된다(도 2 참조). 제 1 에칭 마스크(7)는 콘택트 홀의 배열을 정의한다. 공정가스로 CHF3및 CF4를 사용하여 높은 에칭 속도를 갖는 비선택적인 - 즉, 상이한 유전체 막에 대해 그다지 다르지 않은 에칭 속도를 가지며, 최선의 경우에 SiO2/SiN 선택도 = 1:1인 - RIE 공정에 의해, 제 4 유전체층(6) 및 제 3 유전체층(5)를 지나 제 2 유전체층(4)까지 에칭이 이루어진다. 사용된 에칭 공정은 SiO2및 Si3N4에 대해 실질적으로 동일한 에칭 속도를 갖는다. 에칭은 그 처리시간에 의해 제어된다. 에칭은 제 3 유전체층의 나머지 두께가 제 4 유전체층(6)의 두께와 실질적으로 동일하게 되면, 즉 600 nm가 되면 종료된다.
다음으로, 제 1 에칭 마스크(7)는 회화처리(incineration 또는 ashing) 및/또는 EKC 525를 이용한 습식-화학적으로 제거된다(즉, 습식-화학적인 폴리머 제거).
다음으로, 제 2 에칭 마스크(8)가 생성되는데, 이것은 라인 트렌치의 배열을 정의한다(도 3 참조). 큰 에칭 속도를 갖는 RIE 공정에 의해, 제 4 유전체층(6) 및 제 2 유전체층(4)의 노출된 부분 안으로 에칭이 이루어진다. 에칭은 에칭 시간에 의해 제어된다. 에칭은 제 3 유전체층(5) 및 제 1 유전체층(3) 각각의 표면이 노출되기 전에 종료된다. 마찬가지로 에칭은 CHF3및 CF4를 이용하여 이루어진다. 제 2 유전체층(4) 및 제 4 유전체층의 잔여 두께는 50에서 100 nm까지이다.
다음으로, 선택적인 에칭이 처리 가스로 O2를 사용하거나 사용하지 않는(두가지 모두 가능함) C4F8및 CO를 이용한 RIE 공정에 의해 이루어진다. 이 경우에Si3N4에 대한 SiO2의 에칭에서 높은 선택도가 얻어진다. 에칭은 제 1 유전체층(3) 및 제 3 유전체층(5)의 표면이 노출될 때까지 계속된다. 제 1 유전체층(3) 및 제 3 유전체층(5)의 표면은 실실적으로 동시에 노출되기 때문에 과도한 에칭은 필요하지 않다(도 4 참조). 회화처리 및 EKC 525를 이용한 습식-화학적 폴리머 제거에 의한 제 2 에칭 마스크의 제거 후에, 제 1 유전체층(3) 및 제 3 유전체층(5)의 노출된 부분이 제거된다. 에칭은 CF4및 Ar을 이용한 RIE 공정으로 250 W의 낮은 RF 전력 및 6 인치 직경의 기판 웨이퍼를 사용하여 이루어진다. 이러한 에칭 후에, 콘택트 홀 및 라인 트렌치가 완성된다.
다음으로, 콘택트(9) 및 라인(10)을 완성하기 위해서, 부합적(conformal) 확산 장벽층이 스퍼터링(sputtering)에 의해 형성된다. 상기 층은 10 nm의 두께를 갖는 TaN 층과 40 nm의 두께를 갖는 Ta 층으로 구성된다. 다음으로, 구리 시드층이 스퍼터링된다. 콘택트 홀 및 라인 트렌치는 구리로 전기도금되어 채워진다. 라인 트렌치 위로 돌출된 구리 및 확산 장벽층의 부분은 화학기계적 연마(chemical mechanical polishing: CMP)에 의해 제거된다. 본 발명에 따른 방법은 브러쉬 세정기를 이용하여 기판의 양면을 세정함으로써 종료된다. 이에 따라 콘택트(9) 및 라인(10)을 포함하는 금속화 평면을 갖는 도 5에 도시된 구조체가 만들어진다.
Claims (7)
- 적어도 하나의 금속화 평면(metallization plane)을 구비한 집적회로의 제조 방법에 있어서,기판의 표면에 제 1 유전체층, 제 2 유전체층, 제 3 유전체층 및 제 4 유전체층을 형성하고 - 상기 제 1 유전체층은 상기 제 3 유전체층과, 그리고 상기 제 2 유전체층은 상기 제 4 유전체층과 각각 동일한 에칭 특성을 가지며, 상기 제 2 유전체층의 두께는 상기 제 4 유전체층의 두께와 다름,콘택트 홀의 배열을 정의하는 제 1 에칭 마스크를 이용하여 에칭하되, 상기 제 2 유전체층의 두께가 상기 제 4 유전체층의 두께 보다 큰 경우에는, 에칭이 상기 제 4 유전체층 및 상기 제 3 유전체층을 지나 상기 제 2 유전체층까지 이루어지고, 상기 제 2 유전체층의 나머지 두께는 상기 제 4 유전체층의 두께와 실질적으로 동일하게 되며, 상기 제 4 유전체층의 두께가 상기 제 2 유전체층의 두께 보다 큰 경우에는, 에칭이 상기 제 4 유전체층까지 이루어지고, 상기 제 4 유전체층의 나머지 두께는 상기 제 2 유전체층의 두께와 실질적으로 동일하게 되며,라인 트렌치의 배열을 정의하는 제 2 에칭 마스크를 이용하여, 먼저 비선택적인 에칭 공정을 수행하되, 상기 에칭은 하부의 상기 제 3 유전체층 및 상기 제 1 유전체층의 표면이 노출되지 않도록 하면서 상기 제 4 유전체층 및 상기 제 2 유전체층 안으로 이루어지며, 다음으로 상기 제 4 유전체층 및 상기 제 2 유전체층글 상기 제 3 유전체층 및 상기 제 1 유전체층에 대해 각각 선택적으로 에칭하되, 각각의 경우에 하부의 상기 제 1 및 제 3 유전체층의 표면이 노출되며,상기 제 3 유전체층 및 상기 제 1 유전체층 각각을 그 상기 하부에 있는 표면이 노출될 때까지 에칭하고,상기 금속화 평면의 금속 함유 콘택트 및 라인을 상기 콘택트 홀 및 상기 라인 트렌치 내에 형성하는집적회로의 제조 방법.
- 제 1 항에 있어서,상기 제 1 에칭 마스크를 이용한 상기 제 4 유전체층, 상기 제 3 유전체층 및 상기 제 2 유전체층의 에칭이 비선택적 에칭 공정에 의해 수행되는집적회로의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 유전체층은 상기 제 3 유전체층과, 그리고 상기 제 2 유전체층은 상기 제 4 유전체층과 각각 실질적으로 동일한 성분의 물질로 이루어진집적회로의 제조 방법.
- 제 3 항에 있어서,상기 제 1 유전체층 및 상기 제 3 유전체층은 Si3N4를 포함하며, 상기 제 2 유전체층 및 상기 제 4 유전체층은 SiO2를 포함하는집적회로의 제조 방법.
- 제 1 항 내지 제 4 항 중의 어느 한 항에 있어서,상기 제 1 유전체층 및 상기 제 3 유전체층은 실질적으로 동일한 두께를 갖는집적회로의 제조 방법.
- 제 1 항 내지 제 5 항 중의 어느 한 항에 있어서,상기 콘택트 및 상호접속부는 금속의 증착 및 평탄화에 의해서 형성되는집적회로의 제조 방법.
- 제 1 항 내지 제 6 항 중의 어느 한 항에 있어서,상기 콘택트 및/또는 상기 상호접속부는 구리를 포함하는집적회로의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190070384A (ko) * | 2017-12-12 | 2019-06-21 | 삼성디스플레이 주식회사 | 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6605540B2 (en) * | 2001-07-09 | 2003-08-12 | Texas Instruments Incorporated | Process for forming a dual damascene structure |
| KR100506943B1 (ko) * | 2003-09-09 | 2005-08-05 | 삼성전자주식회사 | 식각정지막으로 연결홀의 저측면에 경사를 갖는 반도체소자의 제조 방법들 |
| US20060261036A1 (en) * | 2005-04-11 | 2006-11-23 | Stmicroelectronics S.R.L. | Method for patterning on a wafer having at least one substrate for the realization of an integrated circuit |
| US7358182B2 (en) * | 2005-12-22 | 2008-04-15 | International Business Machines Corporation | Method of forming an interconnect structure |
| US7592253B2 (en) * | 2005-12-29 | 2009-09-22 | Dongbu Electronics Co., Ltd. | Method for forming a damascene pattern of a copper metallization layer |
| US8188599B2 (en) * | 2006-02-28 | 2012-05-29 | Advanced Interconnect Materials, Llc | Semiconductor device, its manufacturing method, and sputtering target material for use in the method |
| US20080303154A1 (en) * | 2007-06-11 | 2008-12-11 | Hon-Lin Huang | Through-silicon via interconnection formed with a cap layer |
| DE102007054384A1 (de) | 2007-11-14 | 2009-05-20 | Institut Für Solarenergieforschung Gmbh | Verfahren zum Herstellen einer Solarzelle mit einer oberflächenpassivierenden Dielektrikumdoppelschicht und entsprechende Solarzelle |
| TWI490939B (zh) * | 2008-10-01 | 2015-07-01 | Vanguard Int Semiconduct Corp | 孔洞的形成方法 |
| CN102543837A (zh) * | 2010-12-22 | 2012-07-04 | 中芯国际集成电路制造(上海)有限公司 | 顶层金属互连层结构和制作方法 |
| EP2820672A2 (en) * | 2012-03-01 | 2015-01-07 | Koninklijke Philips N.V. | Wire arrangement for an electronic circuit and method of manufacturing the same |
| CN112018077A (zh) * | 2020-07-29 | 2020-12-01 | 复旦大学 | 一种铜互连结构及其制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5143820A (en) | 1989-10-31 | 1992-09-01 | International Business Machines Corporation | Method for fabricating high circuit density, self-aligned metal linens to contact windows |
| KR0184158B1 (ko) * | 1996-07-13 | 1999-04-15 | 문정환 | 반도체장치의 자기 정합정 금속 배선 형성 방법 |
| US5821169A (en) * | 1996-08-05 | 1998-10-13 | Sharp Microelectronics Technology,Inc. | Hard mask method for transferring a multi-level photoresist pattern |
| US6291334B1 (en) * | 1997-12-19 | 2001-09-18 | Applied Materials, Inc. | Etch stop layer for dual damascene process |
| US6197696B1 (en) | 1998-03-26 | 2001-03-06 | Matsushita Electric Industrial Co., Ltd. | Method for forming interconnection structure |
| US6211092B1 (en) * | 1998-07-09 | 2001-04-03 | Applied Materials, Inc. | Counterbore dielectric plasma etch process particularly useful for dual damascene |
| JP3657788B2 (ja) * | 1998-10-14 | 2005-06-08 | 富士通株式会社 | 半導体装置及びその製造方法 |
| FR2791472B1 (fr) * | 1999-03-26 | 2002-07-05 | Commissariat Energie Atomique | Procede de creation de lignes de connexion et de points de contact sous-jacents dans un substrat dielectrique |
| US6326301B1 (en) * | 1999-07-13 | 2001-12-04 | Motorola, Inc. | Method for forming a dual inlaid copper interconnect structure |
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-
2003
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190070384A (ko) * | 2017-12-12 | 2019-06-21 | 삼성디스플레이 주식회사 | 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치 |
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