CN1377511A - 制造具有至少一个金属化平面的集成电路的方法 - Google Patents
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Abstract
将电介层安放到衬底(4)上用于制造具有导线和接点的金属化平面。首先进行穿过最上面两个电介层进入位于其下电介层的接点孔刻蚀,在此情况下此层的剩下的厚度基本上等于最上面层的厚度。随后对基本上同时暴露出其表面的第一电介层和第三电介层选择性地进行导线沟槽的刻蚀。在第一电介层和第三电介层的结构化之后生成在接点孔和导线沟槽中的接点和导线。
Description
在集成电路中将金属化平面采用于有源元件的连接。金属化平面在此包括导线和导线经其与导电结构连接的接点。在专业界常常将这些接点称为通路。这些导电结构可以是扩散区，连接电极，布置在各自金属化平面之下的金属接点或导线。如果在集成电路中安排了多个叠起布置的金属化平面，则将这称为多层金属化。
越来越多地按照所谓的金属镶嵌(Damascene)技术进行金属化平面的制造。
在金属镶嵌技术中首先析出包围稍后要制造的导线和接点的一个电介层。在金属间电介层中形成孔和沟槽，并且随后用金属填满。此时在孔中形成也称为通路的接点，在沟槽中形成导线。通过PVD，CVD或电镀和随后的化学机械的抛光进行用金属的填满。尤其是当由难于刻蚀的金属形成金属化平面时，应用此方法。
在概念双重金属镶嵌之下理解为这种事实，首先结构化接点孔和沟槽，并且共同通过金属的析出和化学机械的抛光填满这些接点孔和沟槽。
从P.Singer著作，国际半导体1997年8月，第79页，K.Derbyshire著作、固态技术，1998年2月，第26页，R.L.Jackson等著作，固态技术，1998年3月，第49页、和Y.Morand等著作，1997年超大规模集成电路技术研讨会技术文献摘要，31，中公开了双重金属镶嵌工艺的不同工艺方案。
曾建议了(请参阅P.Singer著作，国际半导体，1997年8月，第79页)首先刻蚀导线的沟槽，并且随后生成较深的接点孔。在此在通过沟槽刻蚀而不平整的底板上必须光刻地结构化在接点孔刻蚀时所采用的光刻胶掩模。在此尤其是在深的接点孔上，通过未透过曝光的胶、未分解的孔结构、或通过在过曝光时的孔扩大而产生问题。
另可选择地曾建议了(请参阅P.Singer著作，国际半导体，1997年8月，第79页)首先进行接点孔刻蚀，并且随后进行导线的沟槽刻蚀。在接点孔刻蚀时存在着这种危险，暴露出尤其可能是铜印制导线的导电结构的表面，并且将杂质放到接点孔壁上。为了避免这些情况大多采用氮化硅制的，在其表面上布置了一个氧化硅层的一个止刻蚀层，在此氧化硅层中进行接点孔和沟槽的刻蚀。在许多刻蚀工艺中例如通过SiO2刻蚀时游离的氧却限制了刻蚀的选择性，以至于仍然暴露出位于其下的表面。
为了排除这种问题，曾建议在沟槽刻蚀期间通过光刻胶栓塞保护接点孔。可是已经发现，用光刻胶无空腔地充填接点孔是不能再现的，并且除此之外从接点孔中无残余地清除光刻胶导至其它的问题。
另可选择地曾建议了(请参阅P.Singer著作，国际半导体，1997年8月，第79页，和Y.Morand等著作，1997年超大规模集成电路技术研讨会技术文献摘要，31)，生成由一个第一氮化硅层，一个SiO2层和一个第二氮化硅层组成的层序列作为金属间电介层。用接点孔掩模首先结构化上面的第二氮化硅层。在清除接点孔掩模之后安放一个第二SiO2层。然后用一个导线掩模首先刻蚀沟槽，并且随后对氮化硅选择性地将接点孔一直刻蚀到下面的第一氮化硅层。在这种刻蚀时所结构化的上面的氮化硅层起着附加的掩模作用。在这里也出现由于在SiO2刻蚀时所游离氧而降低了选择性的问题。
本发明基于这种问题，说明用于制造具有至少一个金属化平面的集成电路的，适合于用难刻蚀金属制造金属化平面的，和在其上避免杂质的一种方法。通过按权利要求1的一种方法解决此问题。从其余权利要求中得出本发明的其它的构成。
在本方法上在衬底的表面上安放一个第一电介层，一个第二电介层，一个第三电介层和一个第四电介层。第一电介层和第三电介层，以及第二电介层和第四电介层在此分别具有同一的刻蚀性能。第二电介层的厚度不同于第四电介层的厚度。
如果第二电介层的厚度大于第四电介层的厚度的话，则在采用规定接点孔布置的一个第一刻蚀掩模的条件下，穿过第四电介层和第三电介层刻蚀到第二电介层中。此时如此深地刻蚀到第二电介层中，使得第二电介层剩下的厚度基本上等于第四电介层的厚度。
在采用规定导线沟槽布置的一个第二刻蚀掩模的条件下，用一种非选择性工艺不完全地首先刻蚀第四电介层和同时刻蚀第二电介层，即在暴露出位于其下的层的表面之前终止刻蚀。然后对第三电介层和对第一电介层选择性地刻蚀第四电介层和第二电介层的暴露出的部分，直到分别暴露出位于其下的表面时为止。在第四电介层的情况下暴露出第三电介层的表面，在第二电介层的情况下暴露出第一电介层的表面。
尤其在形成第二刻蚀掩模之后，首先用涉及高刻蚀速率方面优化过的一种非选择性的刻蚀方法，刻蚀到第四电介层和第二电介层的暴露出的部分中。在暴露出位于其下的层的表面之前终止刻蚀。以此方式减小必须用大多具有很低刻蚀速率的一种选择性刻蚀工艺所刻蚀的层厚。因此缩短制造工艺的持续时间。
随后刻蚀第三电介层和第一电介层，直到分别暴露出位于其下的表面时为止。在第三电介层下面暴露出第二电介层的表面，在第一电介层下面暴露出衬底的表面。在此刻蚀之后制成接点孔和导线沟槽。
如果第四电介层的厚度大于第二电介层的厚度的话，则在采用规定接点孔布置的第一刻蚀掩模的条件下刻蚀到第四电介层中。此时如此深地刻蚀到第四电介层中，使得第四电介层剩下的厚度基本上等于第二电介层的厚度。
然后在采用规定导线沟槽布置的第二刻蚀掩模的条件下，实施一种非选择性的刻蚀工艺。通过用第一刻蚀掩模的过去的刻蚀，第四电介层在接点孔的地方上具有凹处。通过应用以基本上相同的刻蚀速率刻蚀第四电介层、第三电介层和第二电介层的非选择性工艺，在接点孔的地方上穿过第四电介层和第三电介层刻蚀到第二电介层中。同时在接点孔之外的导线沟槽的地方上刻蚀到第四电介层中。随后对第三电介层和对第一电介层选择性地刻蚀第四电介层和第二电介层的暴露出的部分，直到暴露出第三电介层或第一电介层的位于其下的表面时为止。
随后刻蚀第三电介层和第一电介层，直到暴露出第二电介层或衬底的位于其下的表面时为止。在此刻蚀之后制成接点孔和导线沟槽。
通过在接点孔和导线沟槽中形成接点和导线而制成金属化平面。
由于在本方法中在用第二刻蚀掩模刻蚀时基本上同时暴露出第一电介层和第三电介层的表面，可以由氮化硅形成第一电介层和第三电介层，而由SiO2形成第二电介层和第四电介层，不导至从文献中已知地影响SiO2涉及Si3N4的刻蚀选择性。所以能够可靠地检查导线沟槽和接点孔的宽度和高度。由于没有过早地暴露出第三电介层，避免了接点孔的扩径和倒斜。导线沟槽的底面是光滑的。一个其它的优点在于，在用第一刻蚀掩模刻蚀时可以应用在涉及刻蚀量速度方面能够优化的一种非选择性的刻蚀方法。这意味着，在用第一刻蚀掩模刻蚀时可以应用具有高刻蚀速率的一种迅速而便宜的刻蚀方法，因为刻蚀的选择性在这里是不必要的。
在本方法中首先生成在其中随后形成金属化平面接点和导线的导线沟槽和接点孔。本方法因此适合于按金属镶嵌技术或双重金属镶嵌技术由难刻蚀的金属来制造金属化平面。
属于本发明的范畴的是，分别用基本上同一金属成份规定第一电介层和第三电介层，以及第二电介层和第四电介层。尤其是由含有Si3N4的材料形成第一电介层和第三电介层，而由含有SiO2的材料形成第二电介层和第四电介层。除此之外对于起着刻蚀终止作用的第一电介层和第三电介层也适合用以下的材料：SiON，非晶硅，多晶硅，SiC，Al2O3。除此之外，对于在其中布置了极大部分接点孔和导线沟槽的第二电介层和第四电介层也适合用以下的材料：SiO2，BPSG，SOG，闪光(Flare)，BCB，丝绸，HSQ，FSG，毫微米玻璃，聚对二甲苯(Paryline)，PTFE，静电凝胶，气凝胶。
尤其是第一电介层和第三电介层基本上是同等厚的。在此情况下在刻蚀第一电介层和第三电介层时阻止过早地暴露出衬底的表面。因此避免通过存在于衬底表面中的和通过过刻蚀意义上的过早暴露而剥落的材料，来污染接点孔的和/或导线沟槽的侧壁。所以本方法尤其是适合于制造延伸到含铜接点或导线上的金属化平面。
可以考虑作为金属化平面载体的任何衬底是适合于作为衬底的。尤其是含有集成电路的半导体片适合于作为衬底。要制造的接点在此既可以延伸到已经位于集成电路之上的金属化平面上，也可以延伸到集成电路有源元件的表面上。接点既可以延伸到导线，接点，例如像源/漏区、基区、发射区、集电极区那样的扩散区上，也可以延伸到太阳能电池或二极管的掺杂区，或例如像栅电极那样的接头，源/漏接头或类似物上。在薄层技术中已实现的集成电路，或绝缘的载体也适合于作为衬底。在此既在金属化平面制造之前，也在之后可以生成集成电路。
以下借助于图详述本发明的一个实施例。
图1展示通过在其上布置了一个第一电介层、一个第二电介层、一个第三电介层和一个第四电介层的衬底的剖面图。
图2展示在形成一个第一刻蚀掩模和刻蚀到第二电介层中之后，通过衬底的剖面图。
图3展示在形成第二刻蚀掩模之后在部分的刻蚀之后，通过衬底的一个剖面图。
图4展示在选择性刻蚀第四电介层和第二电介层之后，通过衬底的一个剖面图。
图5展示在刻蚀第三电介层和第一电介层，并且形成接点和导线之后，通过衬底的一个剖面图。
将一个第一电介层3，一个第二电介层4，一个第三电介层5和一个第四电介层6安放到具有导电结构2的衬底1上(请参阅图1)。衬底1是在其中实现了(未详细表示的)集成电路的一种单晶硅片。通过在其中布置了导电结构2的介电钝化层形成衬底1的表面。导电结构2是一种铜导线。
通过在等离子体CVD工艺中从Si3N4中的析出，以50nm的层厚形成第一电介层3。通过在等离子体CVD方法中SiO2的析出，以850nm的层厚形成第二电介层4。通过在等离子体CVD方法中Si3N4的析出，以50nm的层厚形成第三电介层5。通过在等离子体CVD方法中从SiO2中的析出，以600nm的层厚形成第四电介层6。
在第四电介层6的表面上形成由光刻胶制的一个第一刻蚀掩模7(请参阅图2)。第一刻蚀掩模7规定接点孔的布置。在采用CHF3和CF4作为工艺气体条件下，在具有高刻蚀速率的非选择性的，即具有电介膜的不是很不同的刻蚀速率的；最好具有选择性SiO2/SiN＝1∶1的RIE工艺中，穿过第四电介层6和第三电介层5刻蚀到第二电介层4中。所采用的刻蚀工艺对于SiO2和Si3N4具有基本相同的刻蚀速率。经过时间来控制刻蚀。一旦第三电介层的剩下的厚度基本上等于第四电介层6的厚度，即600nm时，则终止刻蚀。
然后通过灰化和/或用EKC 525(这是湿化学的聚合物清除)湿化学地清除第一刻蚀掩模7。
随后生成规定导线沟槽布置的一个第二刻蚀掩模8(请参阅图3)。在具有高刻蚀速率的RIE工艺中，随后刻蚀到第四电介层6和第二电介层4的暴露出的部分中。经过刻蚀时间来控制刻蚀。在暴露出第三电介层5或第一电介层3的表面之前，终止刻蚀。同样用CHF3和CF4进行刻蚀。第二电介层4和第四电介层6的残余厚度为50至100nm。
随后在用带或不带O2(两者是可能的)的，作为工艺气体的C4F8和CO的RIE工艺中进行选择性的刻蚀。此时达到在刻蚀SiO2时对Si3N4的高度选择性。将刻蚀继续到直到暴露出第一电介层3和第三电介层5的表面时为止。过刻蚀是不必要的，因为基本上同时暴露出第一电介层3和第三电介层5的表面(请参阅图4)。在通过灰化和用EKC 525湿化学的聚合物清除将第二刻蚀掩模清除之后，清除第一电介层3和第三电介层5的暴露出的部分。在6’衬底片直径上的250W微小高频功率下，在用CF4和Ar的RIE工艺中进行刻蚀。在此刻蚀之后制成了接点孔和导线沟槽。
随后通过溅射来安放由10nm厚的TaN层和40nm厚的Ta层组成的一个共形的扩散势垒层，用于制成接点9和导线10。随后溅射上去一个铜籽晶层。通过用铜的电镀进行填满接点孔和导线沟槽。通过化学机械的抛光(CMP)清除铜的探出导线沟槽的部分和扩散势垒层。通过用刷子清扫器的两侧面地清扫衬底来终止本方法。产生了具有包括接点9和导线10的金属化平面的，图5中所示的结构。
Claims (7)
1.制造具有至少一个金属化平面的集成电路的方法，
-其中将一个第一电介层、一个第二电介层、一个第三电介层和一个第四电介层安放到衬底的一个表面上，在此情况下第一电介层和第三电介层，以及第二电介层和第四电介层分别具有同一的刻蚀性能，并且在此情况下第二电介层的厚度和第四电介层的厚度互相不同，
-其中在采用规定接点孔布置的一个第一刻蚀掩模的条件下，如果第二电介层的厚度大于第四电介层的厚度的话，则穿过第四电介层和第三电介层如此深地刻蚀到第二电介层中，使得第二电介层剩下的厚度基本上等于第四电介层的厚度，并且如果第四电介层的厚度大于第二电介层的厚度的话，则如此深地刻蚀到第四电介层中，使得第四电介层剩下的厚度基本上等于第二电介层的厚度，
-其中在采用规定导线沟槽布置的一个第二刻蚀掩模的条件下，首先实施用其刻蚀到第四电介层和第二电介层中的一种非选择性的刻蚀工艺，而不暴露出位于其下的第三电介层和第一电介层的表面，并且然后对第三电介层选择性地和对第一电介层选择性刻蚀第四电介层和第二电介层，直到分别暴露出第一电介层和第三电介层的位于其下的表面时为止，
-其中刻蚀第三电介层和第一电介层，直到分别暴露出位于其下的表面时为止，
-其中在接点孔中和在导线沟槽中生成金属化平面的含有金属的接点和导线。
2.按权利要求1的方法，其中在采用第一刻蚀掩模的条件下借助于一种非选择性刻蚀工艺实施第四电介层、第三电介层和第二电介层的刻蚀。
3.按权利要求1或2的方法，其中第一电介层和第三电介层，以及第二电介层和第四电介层基本上具有同一的材料组成。
4.按权利要求3的方法，其中第一电介层和第三电介层含有Si3N4，并且第二电介层和第四电介层含有SiO2。
5.按权利要求1至4之一的方法，其中第一电介层和第三电介层基本上是同等厚的。
6.按权利要求1至5之一的方法，其中通过金属的析出和平面化形成接点和印制导线。
7.按权利要求1至6之一的方法，其中接点和/或印制导线含有铜。
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