TW461037B - Method for fabricating an integrated circuit having at least one metallization plane - Google Patents

Method for fabricating an integrated circuit having at least one metallization plane Download PDF

Info

Publication number
TW461037B
TW461037B TW089117150A TW89117150A TW461037B TW 461037 B TW461037 B TW 461037B TW 089117150 A TW089117150 A TW 089117150A TW 89117150 A TW89117150 A TW 89117150A TW 461037 B TW461037 B TW 461037B
Authority
TW
Taiwan
Prior art keywords
dielectric layer
thickness
etching
dielectric
layer
Prior art date
Application number
TW089117150A
Other languages
English (en)
Inventor
Siegfried Schwarzl
Manfred Engelhardt
Franz Kreupl
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Application granted granted Critical
Publication of TW461037B publication Critical patent/TW461037B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

6 4 1 〇3 7 A7 _ _ B7_^_______ 五、發明說明（/ ) 金屬化平面被用於積體電路中以連接主動的組件。在 此例中，一金屬化平面係包括線與接點，該些線係透過該 些接點而被連接到導電的結構。該些接點通常被專家稱之 爲通孔(vias)。該些導電的結構可以是擴散區域，端子電極 、被設置在該個別的金屬化平面之下的諸金屬化平面之金 屬接點或是線。若彼此堆疊的複數個金屬化平面被設置在 一積體電路中時，則此被稱之爲多層的金屬化。 金屬化平面正逐漸地根據所謂的金屬鑲嵌(damascene) 技術來加以製造。 在金屬鑲嵌的技術中，首先一種介電質被沉積，其係 包圍稍後將被製作之線與接點。孔與溝渠係被形成在金屬 間的介電質中，並且接著以金屬加以塡充。此係在該些孔 中產生接點，也稱爲通孔，並且在該些溝渠中產生線。以 金屬塡充之製程是藉由_PVD、CVD或是電鍍以及後續的化 學機械硏磨來加以達成的。此方法特別是被利甩在若金屬 化平面是從一種難以飩刻的金屬來構成的情形中。 雙重金屬鑲嵌的技術之名詞係表示首先接點孔與溝渠 被形成圖樣、並且其共同地藉由金屬的沉積與化學機械硏 磨來加以塡充之情形。 P. Singer的半導體國際組織之1997年8月號的第79 頁、K. Derbyshire的固態技術之1998年2月號的第26頁 、R.L. Jackson等人之固態技術之199&年3月號的第49 頁、以及Y. Morand等人之1997的VLSI技術硏討會之技 術論文摘要第31篇係揭露對於雙重金屬鑲嵌的技術之各種 3 本^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ~~ (請先閲讀背面之注意事項再填寫本頁) _衣----- I--訂-------Γ -線 經濟部智慧財產局員工消費合作社印製 4 6 1 03 7 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（l) 製程的變化。 已經被提出的是(見於p. Singer的半導體國際組織之 1997年8月號的第79頁)首先蝕刻用於線之溝渠而接著產 生更深的接點孔。在此例中，一在接點孔的蝕刻期間被使 用之光阻遮罩係必須被微影地形成圖樣在產生自溝渠蝕刻 之不平坦的基礎上。在此例中，問題係產生了，特別是在 深的接點孔之例子中，由於光阻未完全地曝光、未解析的 孔結構或是在過度曝光之情形下孔的加寬。 作爲一種替代的方案，已經被提出的是(見於P. Singer 的半導體國際組織之1997年8月號的第79頁)首先進行接 點孔的蝕刻，而接著進行用於線之溝渠的蝕刻。在接點孔 的蝕刻期間，導電的結構（其可能特別是銅的內連線)之表 面有風險被露出，因而污染物被施加到接點孔的壁面上。 爲了避免發生此種情形，通常係使用由氮化矽所製成的蝕 刻層，在該蝕刻層的表面係配置有一層氧化矽層，其中該 氧化矽層被配置在接點孔與溝渠被蝕刻之處。然而，在許 多的蝕刻製程中，蝕刻的選擇性係受限於例如在Si02蝕刻 期間所釋放的氧氣，>因而在下方的表面儘管如此仍被露出 ...............- - 〇 爲了消除此問題，已經被提出藉由光阻插塞(plug)來 在溝渠蝕刻的期間保護接點孔。然而，已經發現到用光阻 之接點孔的無孔洞之塡充是不可能以可再生的方式，且再 者，接點孔將光阻無殘餘的移除係導致進一步的問題。 作爲一種替代的方案，已經被提出的是(見於P. Singer 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 装·！一*--II 訂--------- A7 B7 6 1037 五、發明說明（3 ) 的半導體國際組織之1997年8月號的第79頁以及Y. Morand等人之1997的VLSI技術硏討會之技術論文摘要 第31篇)產生一種層的序列作爲金屬間的介電質，該層的 序列係包括第一氮化矽層、一Si02層以及一第二氮化石夕層 。首先，該上方的第二氮化矽層係利用一接點孔遮覃而被 形成圖樣。在該接點孔遮罩被除去之後，一第二Si〇2層係 Μ被施加上去。'於是，利用一線遮罩之下，首先該些溝渠係 被蝕刻，且之後選擇性地相對於氮化矽之下，該些接點孔 被向下飩刻至下方的第一氮化矽層。在此蝕刻製程的期間 ，該被形成圖樣之上方的氮化矽層係作用爲一額外的遮罩 。由於在Si02蝕刻期間所釋放的氧氣所導致的降低之選擇 性的問題在此例中也發生。 本發明是基於指定一種用於製造一具有至少一金屬化 平面之積體電路之方法的問題，該金屬化平面適合於用難 以蝕刻的金屬來製造金屬化平面，並且其中污染物係被避 免。此問題係藉由根據申請專利範圍第1項的方法加以解 決。本發明之進一步的改進係出現在其它的申請專利範圍 〇 在該方法中’ 一第一介電層、一第二介電層、一第三 介電層以及一第四介電層係被施加至一基板的表面。在此 例中，該第一介電層以及該第三介電層、與該第二介電層 以及該第四介電層係分別具有相同的蝕刻特性。該第二介 電層的厚度係不同於該第四介電層的厚度。 若該第二介電層的厚度大於該第四介電層的厚度時， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —-------------ki— (請先閱讀背面之注意事項再填寫本頁) -3 . -線' 經濟部智慧財產局員工消費合作社印製 4 6 1 03 7 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（斗） 則利用一定義接點孔的配置之第一蝕刻遮罩之下，蝕刻係 被達成穿過該第四介電層以及該第三介電層進入到該第二 介電層。在此例中，蝕刻係被達到該第二介電層之中，直 到一深度使得該第二介電層的剩餘厚度係實質等於該第四 介電層的厚度。 利用一界定該線溝渠的配置之第二蝕刻遮罩，首先該 第四介電層似及同時該第二介電層係利用一種非選擇性的 製程’亦即該蝕刻是在下方層的表面被露出之前結束，而 被不完全地蝕刻。接著，選擇性地，相對於該第三介電層 並且相對於該第一介電層之下，該第四介電層以及該第二 介電層之被露出的部分係被蝕刻直到在下方的表面分別被 露出爲止。在該第四介電層之情形中，該第三介電層的表 面被露出’並且在該第二介電層之情形中，該第一介電層 的表面被露出。 較佳的是，在該第二蝕刻遮罩的形成之後，首先一種 非選擇性的蝕刻方法係被用於蝕刻進入該第四介電層以及 該介電層之被露出的部分之中，該方法係相關於高蝕刻速 率而被最佳化。該蝕刻是在下方的表面被露出之前就結束 。以此種方式’該必須利用一種選擇性的蝕刻製程(其通常 具有非常低的飩刻速率)來被蝕刻之層厚度係被減少。製造 過程的期間係因而縮短。 之後’該第三介電層以及該第一介電層係被餓刻直到 在下方的表面分別被露出爲止。該第二介電層的表面係在 該第三介電層之下方被露出，並且該基板的表面係在該第 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) '衣-----------訂·---- 線 6 t 0 3 7 / A7 ______B7___ 五、發明說明（$ ) 一介電層之下方被露出。在此蝕刻之後，該些接點孔與該 線溝渠係被完成。 若該第四介電層的厚度大於該第二介電層的厚度時， 則利用該界定接點孔的配置之第一蝕刻遮罩之下，蝕刻係 達到該第四介電層之中。在此例中，鈾刻係達到進入該第 四介電層之中、到達一深度以使得該第四介電層剩餘的厚 度係實質等於該第二介電層的厚度。 一種非選擇性的蝕刻製程係接著利用該界定線溝渠之 配置的第二蝕刻遮罩來加以進行。由於先前利用該第一蝕 刻遮罩之飩刻的緣故，該第四介電層在該些接點孔的位置 處有凹陷。藉由利用該蝕刻第四介電層、該第三介電層以 及該第二介電層在實質相同的蝕刻速率下之非選擇性的鈾 刻製程之下，在該些接點孔的位置處，飩刻係被達成穿過 該第四介電層以及該第三介電層而進入該第二介電層。同 時，在該些接點孔外側的線溝渠處，飩刻係被達成進入該 第四層。之後，該第四介電層以及該第二介電層之被露出 的部分係相對於該第三介電層與該第一介電層而被選擇性 地加以蝕刻，分別直到該該第三介電層以及該第一介電層 之下方的表面被露出爲止。 之後，該第三介電層以及該第一介電層係被蝕刻分別 直到該第二介電層以及該基板之下方的表面被露出爲止。 在此蝕刻之後，該些接點孔與線溝渠係被完成。 金屬化平面是藉由在該些接點孔與線溝渠中之接點與 線的形成而加以完成的。 7 紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------------衮----1----訂-----------^線 (請先閱讀背面之注意事項再填寫本頁)， 經濟部智慧財產局員工消費合作杜印製 4 6 103 7 f A7 B7 五、發明說明（b) (請先閱讀背面之注意事項再填寫本頁) 由於在此方法中，該第一介電層以及第三介電層的表 面係利用該第二蝕刻遮罩在蝕刻斯間實質地同時被露出， 因此該第一介電層以及該第三介電層可由氮化矽加以構成 ，並且該第二介電層以及該第四介電層可由Si〇2加以構成 ，而無從文獻中已知的方式加以不利地影響之si〇2相對於 Si3N4蝕刻的選擇性。因此，該些線溝渠以及接點孔的寬度 與高度能夠可靠地加以控制。由於該第三介電層並未過早 地被露出，因此該些接點孔的變寬與傾斜係加以避免。該 些線溝渠的底部是平坦的。另一個優點是在於利用該第一 飩刻遮罩之蝕刻的情形中，利用一種能夠相關於蝕刻移除 的速度而最佳化之非選擇性的鈾刻方法是可行的。換言之 ，一種具有高蝕刻速率之快速、不昂貴的蝕刻方法能夠被 利用在該使用該第一鈾刻遮罩之蝕刻的情形中，因爲蝕刻 的選擇性在此例中並非必要的。 在此方法中，首先線溝渠與接點孔係被產生，其中金 屬化平面之接點與線係接著被形成。因此，其係適用於難 以根據金屬鑲嵌技術或是雙重的金屬鑲嵌技術蝕刻之金屬 的金屬化平面之製造。 經濟部智慧財產局員工消費合作社印製 該第一介電層與該第三介電層、以及該第二介電層與 該第四介電層分別被設置實質相同的材料成分是落入本發 明的範疇之中。尤其，該第一介電層與該第三介電層係由 一種內含Si3N4的材料所構成，並且該第二介電層與該第 四介電層係由一種內含Si〇2的材料所構成。此外，對於該 等作用爲蝕刻阻擋的第一介電餍與該第三介電層而言，以 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 6 103 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（1) 下的材料也是適合的：SiON、非晶砂、多晶矽、sic、 ai2〇3。對於該等接點孔與線溝渠之絕大部分被配置於其中 之第二介電層與第四介電層而言，以下的材料也是適合的 :Si〇2、BPSG、SOC、flare、BCB、絲、HSQ、FSG、 nanoglass、對二甲苯聚體膜、PTFE、乾凝膠、氣凝膠。 較佳的是，該第一介電層以及該第三介電層具有實質 相同的厚度。 在此例中，在該第一介電層以及該第三介電層的蝕刻 期間，該基板的表面係避免過早地被露出。此係避免該等 接點孔以及/或是線溝渠的側壁被存在於該基板的表面中並 且由於過度蝕刻而過早露出而被移除的材料之污染。該方 法係因此特別適合用於製造一種擴充至含銅的接點或線之 金屬化平面。 .任何適於作爲金屬化平面之支撐的基板都適合作爲該 基板。尤其，一含有積體電路之半導體晶圓係適合作爲該 基板。在此例中，將被製作的接點可延伸至已經位於上述 的積體電路上之金屬化平面以及該積體電路主動的組件之 主動的組件之表面。該接點可延伸至線、接點、擴散區域( 例如，源極/汲極區域、基極區域、射極區域、集極區域) 並且延伸至太陽能電池或是二極髖或是端子(例如，閘極電 極、源極/汲極端子、或類似者）之摻雜後的區域。利用薄 膜技術或是絕緣支撐而體現的積體電路也適合作爲該基板 。在此例中，該積體電路可以是在該金屬化平面之製作之 前或者之後被產生的。 -^ ---It—---^---------I ./1., 一. 、厂' (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮 4 61 0 3 7 A7 __B7__ 五、發明說明U ) 本發明之一例示的實施例係在以下參考圖式更加詳細 地加以解說。 圖1係顯示穿過一第一介電層、一第二介電層、一第 三介電層以及一第四介電層被配置在其上的基板之剖面。 圖2係顯示在第一蝕刻遮罩的形成並且向下蝕刻進入 該第二介電層之後，穿過該基板之剖面。 圖3係顯示在第二蝕刻遮罩的形成且在部分的蝕刻之 後，穿過該基板之剖面。 圖4係顯示在該第四介電層與第二介電層的選擇性蝕 刻之後，穿過該基板之剖面。 圖5係顯示在該第三介電層以及該第一介電層的蝕刻 並且接點與線的形成之後之後，穿過該基板之剖面。 午要部份代表符號之簡要說明 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 1 基板 2 導電的結構 3 第一介電層 4 第二介電層 5 第三介電層 6 第四介電層 7 第一蝕刻遮罩 8 第二蝕刻遮罩 9 接點 10 線 71 接點孔 10 -— 裝----1*----訂----- .線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 461037 A7 B7 五、發明說明（1 81 線溝渠 一第一介電層3、一第二介電層4、一第三介電層5以 及一第四介電層6係被施加至一具有導電的結構2之基板 1之上(見於圖1)。該基板1是一種單晶矽的晶圓，其中— 積體電路(未明確地顯示)係被體現。該基板1的表面是由 一介電保護層所構成的，在該介電保護層中係配置該導電 的結構2。該導電的結構2係爲銅線。 該第一介電層3是藉由以一種電漿CVD製程的沉積 ，而由Si3N4K構成至50 nm之餍的厚度。該第二介電層4 是藉由以一種電漿CVD製程的沉積，而由Si〇2所構成至 850 nm之層的厚度。該第三介電層5是藉由以一種電槳 CVD製程的沉積，而由Si3N4所構成至5〇 nm之層的厚度 。該第四介電層ό是藉由以一種電漿CVD製程的沉積，而 由Si02所構成至600 nm之層的厚度。 一由光阻所製成的第一蝕刻遮罩7係被形成在該第四 介電層6的表面之上(見於圖2)。該第一蝕刻遮罩7係界定 該些接點孔的配置。在一種具有高蝕刻速率之利用chf3 以及cf4作爲製程氣體、非選擇性的(換言之’對於該些介 電薄膜並沒有非常不同的蝕刻速率；在最佳的情形中 SiCVSiN的選擇率=1 : 1)RI]E製程中，蝕刻係被實現穿過 該第四介電層6以及該第三介電層5而進入該第二介電層 4。所使用的蝕刻製程對於以〇2與Si3N4而言具有實質相同 的蝕刻速率。該蝕刻係隨著時間而加以控制。一旦該第三 介電層剩餘的厚度係實質等於該第四介電層6的厚度，譬 (請先閱讀背面之注意事項再填寫本頁) -I 裝.·--------訂---------線 經濟部智慧財產局員工消費合作社印製 11 A7 4 6 1： 03 7 ____B7____ 五、發明說明（…） 如說600nm時，該蝕刻則立刻結束。 該第一蝕刻遮罩7係接著藉由燃燒以及/或是利用EKC 525之濕式化學地(亦即濕式化學的聚合物移除)而被移除。 一第二蝕刻遮罩8係接著被產生，其係界定該些線溝 渠的配置(見於圖3)。在一種具有高蝕刻速率之RIE製程中 ，蝕刻係接著被實現而進入到該第四介電層6以及該第二 介電層4被露出的部分之中。該蝕刻是藉由蝕刻時間而加 以控制的。其係在該第三介電層5以及該第一介電層3之 表面分別被露出之前就結束。該蝕刻同樣是利用CHF3以 及CF4來加以實現的。該第二介電層4以及該第四介電層 殘餘的厚度係從50到100 nm。 選擇性的蝕刻係接著在一種利用C4F8與CO，帶有或 不帶有〇2(兩者都是可行的)作爲製程氣體之RIE製程來加 以實現的。Si02相對於Si3N4之蝕刻上的高度選擇性在此 例中係被獲得。該鈾刻係被繼續，直到該第一介電層3以 及該第三介電層5的表面被露出爲止。過度蝕刻並非必要 的，因爲該第一介電層3以及該第三介電層5的表面係大 致同時被露出(見於圖4)。在該第二蝕刻遮罩藉由燃燒以及 利用EKC 525之濕式化學的聚合物移除之移除之後，該第 一介電層3以及該第三介電層5被露出的部分係被移除。 該蝕刻係以一種具有250 W之低RF功率的利用CF4以及 Ar之11正製程以及6吋的直徑之基板晶圓來加以實現的。 在此蝕刻之後，該等接點孔以及線溝渠係被完成。 爲了要完成接點9與線10，一共形的擴散阻障層係接 12 紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) 訂---------線 經濟部智慧財產局員工消費合作社印製 A7 4 6 t 03 7 ____ B7 五、發明說明（l丨） 著藉由濺鍍而被施加上去，該層係由一具有10 nm的厚度 之TaN層以及一具有40 nm的厚度之Ta層所構成。一銅 晶種層係接著被濺鍍上去。該些接點孔以及線溝渠係藉由 以銅的電鍍而加以塡充。該銅以及擴散阻障層突出超過該 些線溝渠之部分係藉由化學機械硏磨(CMP)來加以除去。 此方法係藉由利用刷式淸潔器來淸潔該基板之兩側而結束 的。在圖5中所描繪的結構係被產生，其中金屬化平面係 包括該等接點9以及線1〇。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. A8 B8 C8 D8 4 6 103 六、申請專利範圍 1.一種用於製造一具有至少—金屬化平面之積體電路 之方法， 其中一第一介電層、一第二介電層第三介電層以 及一第四xM電層係被施加至一基板的一表面，該第一介電 層以及該第三介電層、與該第二介電層以及該第四介電層 係分別具有相同的触刻特性’並且該第二介電層的厚度係 '’不同於該第四介電層的厚度， 其中’若該第二介電層的厚度大於該第四介電層的厚 度時，則利用一定義接點孔的配置之第一蝕刻遮罩之下， 鈾刻係被達成穿過該第四介電層以及該第三介電層進入到 該第二介電層，直到一深度使得該第二介電層的剩餘厚度 係實質等於該第四介電層的厚度，並且若該第四介電層的 厚度大於該第二介電層的厚度時，蝕刻係被達成穿過該第 四介電層’直到一深度使得該第四介電層的剩餘厚度係實 質等於該第二介電層的厚度， 其中’利用一界定該些線溝渠的配置之第二蝕刻遮罩 ’首先一種非選擇性的製程係被執行，藉此蝕刻係被實現 而進入到該第四介電層以及該第二介電層之中’在下方的 第三介電層與第一介電層之表面並未被露出，並且接著該 第四介電層以及該第二介電層係分別選擇性地相對於該第 三介電層並且選擇性地相對於該第一介電層而被蝕刻，直 到該第一與第三介電層在下方的表面分別被露出爲止，其 中該第三介電層以及該第一介電層係被蝕刻，直到在下方 的表面分別被露出爲止， 1 本紙張尺度ΐιί用中國國家標準（CNS)A4規格（210 X 297公釐） "" " "' n n n n n * n .^1 n u n n^-δι' I n n n I n n I 广 V (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 4 6 1 03 7 六、申請專利範圍 其中內含金屬的接點與線或是該金屬化平面係在該等 接點孔以及在該等線溝渠中被產生。 2.如申請專利範圍第1項之方法’其中利用該第一貪虫 刻遮罩之第四介電層、第三介電層以及第二介電層的蝕刻 係在藉助於一種非選擇性的蝕刻製程之下被執行的。 3..如申請專利範圍第1或2項之方法，其中該第一介 電層與該第三介電層、以及該第二介電層與該第四介電層 係分別具有實質相同的材料成分。 4. 如申請專利範圍第3項之方法，其中該第一介電層 以及該第三介電層係含有Si;N4 ’並且該第二介電層以及該 第四介電層係含有Si〇2 ° 5. 如申請專利範圍第1項之方法，其中該第一介電層 以及該第三介電層係具有實質相同的厚度。 6. 如申請專利範圔第1項之方法，其中該些接點以及 內連線係藉由金屬的沉積與平面化而加以形成的。 7·如申請專利範圍第1項之方法，其中該些接點以及/ 或是該些內連線係含有銅。 n n In --- n n K - n » n n n n 一ej n n In n n n I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 2 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
TW089117150A 1999-08-25 2000-08-25 Method for fabricating an integrated circuit having at least one metallization plane TW461037B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19940358 1999-08-25

Publications (1)

Publication Number Publication Date
TW461037B true TW461037B (en) 2001-10-21

Family

ID=7919589

Family Applications (1)

Application Number Title Priority Date Filing Date
TW089117150A TW461037B (en) 1999-08-25 2000-08-25 Method for fabricating an integrated circuit having at least one metallization plane

Country Status (7)

Country Link
US (2) US20020098679A1 (zh)
EP (1) EP1212794A2 (zh)
JP (1) JP2003508896A (zh)
KR (1) KR20020025237A (zh)
CN (1) CN1192427C (zh)
TW (1) TW461037B (zh)
WO (1) WO2001015219A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI490939B (zh) * 2008-10-01 2015-07-01 Vanguard Int Semiconduct Corp 孔洞的形成方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6605540B2 (en) * 2001-07-09 2003-08-12 Texas Instruments Incorporated Process for forming a dual damascene structure
KR100506943B1 (ko) * 2003-09-09 2005-08-05 삼성전자주식회사 식각정지막으로 연결홀의 저측면에 경사를 갖는 반도체소자의 제조 방법들
US20060261036A1 (en) * 2005-04-11 2006-11-23 Stmicroelectronics S.R.L. Method for patterning on a wafer having at least one substrate for the realization of an integrated circuit
US7358182B2 (en) * 2005-12-22 2008-04-15 International Business Machines Corporation Method of forming an interconnect structure
US7592253B2 (en) * 2005-12-29 2009-09-22 Dongbu Electronics Co., Ltd. Method for forming a damascene pattern of a copper metallization layer
US8188599B2 (en) * 2006-02-28 2012-05-29 Advanced Interconnect Materials, Llc Semiconductor device, its manufacturing method, and sputtering target material for use in the method
US20080303154A1 (en) * 2007-06-11 2008-12-11 Hon-Lin Huang Through-silicon via interconnection formed with a cap layer
DE102007054384A1 (de) 2007-11-14 2009-05-20 Institut Für Solarenergieforschung Gmbh Verfahren zum Herstellen einer Solarzelle mit einer oberflächenpassivierenden Dielektrikumdoppelschicht und entsprechende Solarzelle
CN102543837A (zh) * 2010-12-22 2012-07-04 中芯国际集成电路制造(上海)有限公司 顶层金属互连层结构和制作方法
EP2820672A2 (en) * 2012-03-01 2015-01-07 Koninklijke Philips N.V. Wire arrangement for an electronic circuit and method of manufacturing the same
KR102477608B1 (ko) * 2017-12-12 2022-12-14 삼성디스플레이 주식회사 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치
CN112018077A (zh) * 2020-07-29 2020-12-01 复旦大学 一种铜互连结构及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5143820A (en) 1989-10-31 1992-09-01 International Business Machines Corporation Method for fabricating high circuit density, self-aligned metal linens to contact windows
KR0184158B1 (ko) * 1996-07-13 1999-04-15 문정환 반도체장치의 자기 정합정 금속 배선 형성 방법
US5821169A (en) * 1996-08-05 1998-10-13 Sharp Microelectronics Technology,Inc. Hard mask method for transferring a multi-level photoresist pattern
US6291334B1 (en) * 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6197696B1 (en) 1998-03-26 2001-03-06 Matsushita Electric Industrial Co., Ltd. Method for forming interconnection structure
US6211092B1 (en) * 1998-07-09 2001-04-03 Applied Materials, Inc. Counterbore dielectric plasma etch process particularly useful for dual damascene
JP3657788B2 (ja) * 1998-10-14 2005-06-08 富士通株式会社 半導体装置及びその製造方法
FR2791472B1 (fr) * 1999-03-26 2002-07-05 Commissariat Energie Atomique Procede de creation de lignes de connexion et de points de contact sous-jacents dans un substrat dielectrique
US6326301B1 (en) * 1999-07-13 2001-12-04 Motorola, Inc. Method for forming a dual inlaid copper interconnect structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI490939B (zh) * 2008-10-01 2015-07-01 Vanguard Int Semiconduct Corp 孔洞的形成方法

Also Published As

Publication number Publication date
US6930052B2 (en) 2005-08-16
CN1377511A (zh) 2002-10-30
CN1192427C (zh) 2005-03-09
US20040092093A1 (en) 2004-05-13
WO2001015219A2 (de) 2001-03-01
KR20020025237A (ko) 2002-04-03
EP1212794A2 (de) 2002-06-12
US20020098679A1 (en) 2002-07-25
JP2003508896A (ja) 2003-03-04
WO2001015219A3 (de) 2001-07-19

Similar Documents

Publication Publication Date Title
US6939798B2 (en) Method for forming T-shaped conductor wires of semiconductor device
US7651942B2 (en) Metal interconnect structure and method
JP5558662B2 (ja) デバイス、方法（ｍｉｍキャパシタおよびその製造方法）
EP1521301A1 (en) Method of formation of airgaps around interconnecting line
TW200415747A (en) Air gap dual damascene process and structure
TW461037B (en) Method for fabricating an integrated circuit having at least one metallization plane
KR100641502B1 (ko) 반도체 소자 제조시 듀얼 다마신 공정을 이용한 콘텍형성방법
US20060240639A1 (en) Fine patterning method for semiconductor device
JP2005340808A (ja) 半導体装置のバリア構造
US6191025B1 (en) Method of fabricating a damascene structure for copper medullization
JP2003179136A (ja) デュアルダマシン半導体製造のためのマスク層及び相互接続構造
US6774031B2 (en) Method of forming dual-damascene structure
JP4492949B2 (ja) 電子デバイスの製造方法
US8293638B2 (en) Method of fabricating damascene structures
KR101128705B1 (ko) 반도체 소자의 금속배선 형성방법
JP2005005697A (ja) 半導体装置の製造方法
KR100987871B1 (ko) 반도체 소자의 금속 배선 형성 방법
US7112537B2 (en) Method of fabricating interconnection structure of semiconductor device
US6352919B1 (en) Method of fabricating a borderless via
US20080057727A1 (en) Method of manufacturing a semiconductor device
KR101103550B1 (ko) 반도체 소자의 금속배선 형성방법
KR100588665B1 (ko) 반도체 소자의 장벽금속층 형성 방법
KR101024871B1 (ko) 듀얼 다마신 패턴 형성 방법
KR100630568B1 (ko) 반도체 소자의 금속배선 형성 방법
TW504799B (en) Copper line fabrication method

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees