KR20100011484A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 반도체 기판 상에 콘택 플러그가 형성된 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상에 하드 마스크막을 형성하는 단계와, 상기 하드 마스크막을 패터닝하는 단계와, 패터닝된 상기 하드 마스크막을 이용한 식각 공정으로 상기 제2 절연막을 식각하여 상기 콘택 플러그의 상단부가 노출되는 트렌치를 형성하는 단계, 및 상기 트렌치 내에 도전물질을 채워 금속 배선을 형성하는 단계를 개시한다.
구리, 하드마스크, 금속배선
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 저유전율을 갖는 층간 절연막을 식각하고 이를 채워 금속 배선을 형성하는 방법에 관한 것이다.
반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 신호전달 지연(signal propagation delay)을 감소시키기 위하여 여러 가지 연구가 진행중에 있다. 이는 고밀도 칩(high density chip)의 속도가 고밀도 칩상의 RC 타임 지연(여기서, 'R'은 배선저항, 'C'는 절연막의 정전용량)에 의해 결정되기 때문인데 RC 신호지연의 감소가 소자의 고속화를 이루게 한다. 이를 위해서는 저항이 작은 도체의 개발과, 낮은 유전상수(dielectric constant)를 갖는 물질의 개발이 필요하다.
반도체 소자의 고집적화에 따른 MLM(Multi Level Metallization) 공정에 적 용되는 도체는 기존의 알루미늄을 구리도체로의 대체 공정이 필요한데, 지금까지 구리의 경우 알루미늄보다 전기 전도도가 훨씬 우수하다고 알려져 있다. 그러나, 구리의 경우 진공증착 및 건식식각이 어려워 반도체 공정에 사용되지 못하였으나, 최근에는 전기도금기술과 매입공정을 이용하여 배선물질로서 사용이 가능하게 되었다. 그리고, MCM(Multi-Chip-Module)이나 로직 칩 제조에 성능을 향상시킬 수 있게 되었다.
이러한 배경을 지니는 구리배선 공정에서 반도체 저유전 물질이 동시에 수반되어야 하는데, 구리도체의 경우 약 50% 정도의 소자의 성능 향상을 꾀할 수 있으며, 초 저유전 물질을 개발할 경우 40% 이상의 소자 성능을 향상시킬 수 있을 것으로 예상된다.
구리를 이용한 금속 배선을 적용하기 위해서는 RC 타임 지연과 혼선(Cross talk)를 최소화하기 위해서 층간 절연막 물질로 저유전율막(1 내지 2.5의 유전율을 갖는 물질)을 이용하여야 한다.
본 발명이 이루고자 하는 기술적 과제는 구리를 이용한 금속 배선 형성 공정시 층간 절연막을 식각하여 다마신 패턴을 형성할 때, 하드 마스크막을 포토 레지스트 패턴과의 식각 선태비와 층간 절연막과의 식각 선택비를 고려하여 TiN으로 형성함으로써, 공정 스텝 수를 감소시켜 공정 개선을 할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판 상에 콘택 플러그가 형성된 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 상에 하드 마스크막을 형성하는 단계와, 상기 하드 마스크막을 패터닝하는 단계와, 패터닝된 상기 하드 마스크막을 이용한 식각 공정으로 상기 제2 절연막을 식각하여 상기 콘택 플러그의 상단부가 노출되는 트렌치를 형성하는 단계, 및 상기 트렌치 내에 도전물질을 채워 금속 배선을 형성하는 단계를 포함한다.
상기 하드 마스크막은 TiN막으로 형성한다. 상기 하드 마스크막은 반사 방지 역할을 한다.
상기 트렌치를 형성한 후, 상기 트렌치를 포함한 전체 구조 상에 확산 방지막을 형성하는 단계를 더 포함한다. 상기 금속 배선은 구리를 이용하여 형성한다.
상기 제2 절연막은 HDP 산화막, USG막, 또는 TEOS 산화막으로 형성한다. 상기 제2 절연막은 유전율이 1 내지 2.5이다.
본 발명의 일실시 예에 따르면, 구리를 이용한 금속 배선 형성 공정시 층간 절연막을 식각하여 다마신 패턴을 형성할 때, 하드 마스크막을 포토 레지스트 패턴과의 식각 선태비와 층간 절연막과의 식각 선택비를 고려하여 TiN으로 형성함으로 써, 공정 스텝 수를 감소시켜 공정 개선을 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1 내지 도 5는 본 발명의 일실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 제1 절연막(101)을 형성한다. 이 후, 제1 절연막(101)을 식각하여 반도체 기판(100)의 접합 영역이 노출되는 콘택홀을 형성하고 이를 도전 물질로 채워 콘택 플러그(102)를 형성한다. 이때 콘택홀을 포함한 전체 구조 상에 도전물질을 형성한 후, 상기 제1 절연막(101)의 상부가 노출되도록 에치백 공정 또는 화학기계연마(chemical mechanical polishing, CMP ) 공정을 실시하여 콘택 플러그(102)를 형성한다.
제1 절연막(101)은 산화막으로 형성할 수 있다. 콘택 플러그(102)는 텅스텐, 알루미늄, 또는 폴리 실리콘으로 형성할 수 있다.
도 2를 참조하면, 콘택 플러그(102)를 포함한 전체 구조 상에 식각 방지막(103) 및 제2 절연막(104)을 형성한다.
식각 방지막(103)은 질화막으로 형성하는 것이 바람직하다. 식각 방지막(103)은 50 내지 300Å의 두께로 형성하는 것이 바람직하다. 제2 절연막(104)은 유전율이 1 내지 2.5인 저유전체막으로 형성하는 것이 바람직하다. 제2 절연막(104)은 HDP 산화막, USG막, 또는 TEOS 산화막으로 형성하는 것이 바람직하다. 더욱 바람직하게는 USG막에 카본을 도핑하며, USG막 내부에 공극이 생성되도록 형성하여 유전율을 감소시켜 사용하느 것이 바람직하다.
이 후, 제2 절연막(104) 상에 하드 마스크막(105) 및 포토 레지스트막(106)을 형성한다. 하드 마스크막(105)은 TiN막으로 형성하는 것이 바람직하다. 포토 레지스트막(106)은 193nm의 파장을 사용하여 노광 공정을 실시하는 포토레지스트막을 사용하는 것이 바람직하다.
TiN막은 반사 방지 기능을 갖으므로, 반사 방지막(Anti Reflective Coating; ARC)을 추가적으로 형성하지 않아도 되어 공정 단계가 감소하게 된다.
도 3을 참조하면, 노광 및 현상 공정을 실시하여 포토 레지스트패턴(106)을 형성하고, 이를 이용하여 하드 마스크막(105)을 패터닝한다. 이 후, 패터닝된 하드 마스크막(105)을 이용하여 제2 절연막(104) 및 식각 방지막(103)을 식각하여 콘택 플러그(102)의 상단부가 노출되는 금속 배선용 트렌치를 형성한다.
도 4는 본 발명의 하드 마스크막인 TiN막과 저유전체막 및 포토레지스트막과 의 식각 선택비를 나타내는 그래프이다.
도 4를 참조하면, 하드 마스크막인 TiN막과 저유전체막 및 포토레지스트막과의 식각 선택비는 7 : 320 : 40으로 TiN막 보다 저유전체막이 더 식각되어 패턴의 왜곡 없이 원하는 모양으로 패터닝 가능하다.
도 5를 참조하면, 금속 배선용 트렌치를 포함한 전체 구조 상에 확산 방지막(미도시)을 형성한다. 확산 방지막은 WN/W막 또는 Ti/TiN막의 이중막으로 형성하는 것이 바람직하다. 이 후, 확산 방지막을 포함한 전체 구조 상에 금속 배선용 도전물질을 형성하여 금속 배선(107)을 형성한다. 금속 배선용 도전 물질은 구리막으로 형성하는 것이 바람직하다. 금속 배선(107)은 전기 도금 방식을 이용하여 형성하는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1 내지 도3, 도 5는 본 발명의 일실시 예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 4는 본 발명의 하드 마스크막인 TiN막과 저유전체막 및 포토레지스트막과의 식각 선택비를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 제1 절연막
102 : 콘택 플러그 103 : 식각 방지막
104 : 제2 절연막 105 : 하드 마스크막
106 : 포토 레지스트막 107 : 금속 배선
Claims (7)
- 반도체 기판 상에 콘택 플러그가 형성된 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 제2 절연막을 형성하는 단계;상기 제2 절연막 상에 하드 마스크막을 형성하는 단계;상기 하드 마스크막을 패터닝하는 단계;패터닝된 상기 하드 마스크막을 이용한 식각 공정으로 상기 제2 절연막을 식각하여 상기 콘택 플러그의 상단부가 노출되는 트렌치를 형성하는 단계; 및상기 트렌치 내에 도전물질을 채워 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 하드 마스크막은 TiN막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 하드 마스크막은 반사 방지 역할을 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 트렌치를 형성한 후,상기 트렌치를 포함한 전체 구조 상에 확산 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 금속 배선은 구리를 이용하여 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제2 절연막은 HDP 산화막, USG막, 또는 TEOS 산화막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제2 절연막은 유전율이 1 내지 2.5인 반도체 소자의 금속 배선 형성 방법.
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