KR100961193B1 - 자기정합 콘택홀을 갖는 반도체 메모리장치의 제조방법 - Google Patents

자기정합 콘택홀을 갖는 반도체 메모리장치의 제조방법 Download PDF

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Abstract

본 발명은 자기정합 콘택(SAC)홀을 갖는 반도체 메모리장치의 제조방법에 관한 것으로서, 트랜지스터가 형성된 반도체 기판을 덮는 제1층간 절연막과 반도체기판의 접합 영역에 접속된 도전층 플러그를 형성하고, 그 위에 제2층간 절연막을 형성하며 그 위에 비트 라인과 그 위에 적층된 하드 마스크를 형성하고, 비트 라인의 측면과 제2층간 절연막 상부에만 버퍼 절연막을 형성하고, 결과물 전면에 장벽 절연막 및 제3층간 절연막을 순차적으로 형성한 후에 SAC 콘택홀 식각 공정으로 비트 라인 사이의 제3층간 절연막 및 제2층간 절연막까지 식각하여 도전층 플러그를 노출시키는 SAC 콘택홀을 형성한다. 그러므로 본 발명은 버퍼 절연막을 하드 마스크막 상측면까지 형성하지 않고 비트 라인 측면과 제 2층간 절연막 표면에만 형성되도록 함으로써 이후 SAC 콘택홀 식각 공정시 비트 라인과 장벽 절연막에서 충분한 버퍼 역할을 하면서 하드 마스크막 측면의 장벽 절연막이 식각되는 동안 비트 라인을 식각으로 보호한다.
비트 라인, 버퍼 절연막, 장벽 절연막, SAC 콘택홀 식각

Description

자기정합 콘택홀을 갖는 반도체 메모리장치의 제조방법{Method for forming the semiconductor memory device having a self-aligned contact hole}
도 1a 내지 도 1e는 종래 기술에 의한 자기정합 콘택홀을 갖는 반도체 메모리장치의 제조 공정을 나타낸 도면들,
도 2a 내지 도 2f는 본 발명에 따른 자기정합 콘택홀을 갖는 반도체 메모리장치의 제조방법을 설명하기 위한 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 제1층간 절연막 102 : 도전층 플러그
104 : 제2층간 절연막 106 : 비트라인
108 : 하드 마스크막 110a : 버퍼 절연막
112 : 갭필막 114 : 장벽 절연막
116 : 제3층간 절연막 118 : 자기정합 콘택홀
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 비트라인과 자기정합 콘택홀(Self-Aligned Contact hole: 이하 SAC라 함)을 갖는 반도체 메모리장치의 제조방법에 관한 것이다.
일반적으로 반도체 메모리장치의 고집적화에 맞추어 반도체 메모리장치의 셀 등의 면적을 최소한으로 축소시켜 오고 있는데 이를 위해 금속배선의 선폭을 지속적으로 미세화시키는 기술이 연구, 개발되고 있다. 최근에는 알루미늄 배선 대신에 스텝 커버리지(step coverage) 특성이 양호한 텅스텐(W) 배선의 중요성이 부각됨에 따라 비트라인의 형성을 위해서도 텅스텐 배선 기술이 널리 이용되기 시작하고 있다.
한편 반도체 메모리가 고집적화되어 디자인 룰(design rule)이 스케일 다운(scale down)됨에 따라 비트 라인 콘택 또는 스토리지 노드(storage node) 콘택 형성에 불가피하게 SAC 공정을 도입하게 되었다. 종래의 SAC 공정에서는 비트 라인 물질로 저저항 및 스텝 커버리지 특성이 우수한 텅스텐(W)을 사용한다.
도 1a 내지 도 1e는 종래 기술에 의한 자기정합 콘택(SAC)홀을 갖는 반도체 메모리장치의 제조 공정을 나타낸 도면들로서, 이들 도면을 참조하여 종래 기술의 SAC 콘택홀 제조 공정에 대해 설명한다.
우선 도 1a에 도시된 바와 같이, 소자 분리막 및 셀 트랜지스터가 형성된 반도체 기판(도시되지 않음)에 상기 트랜지스터와 이후 형성될 예정의 배선을 절연시키기 위하여 전면에 제1층간 절연막(10)을 형성한다. 다음, 제1층간 절연막(10)을 식각하여 반도체기판의 활성영역을 노출시키는 콘택홀을 형성하고, 예를 들어 도핑된 폴리실리콘 또는 텅스텐(W) 등의 도전층을 증착하고 화학적기계적 연마(CMP: Chemical Mechanical Polishing)하여 트랜지스터의 접합(junction) 영역과 접속된 도전층 플러그(plug)(12)를 형성한다. 그리고 플러그(12)들을 절연시키기 위하여 결과물을 덮는 제2층간 절연막(14)을 형성하고, 그 위에 텅스텐(W) 등의 금속 또는 이의 금속 실리사이드를 증착한다. 이어서 금속 또는 금속 실리사이드막 상부에 실리콘 질화물 등으로 하드 마스크(hard mask)용 절연막을 증착한다. 그런 다음 비트 라인 마스크를 이용한 사진 및 식각 공정으로 순차 적층된 절연막과 그 아래 금속 또는 금속 실리사이드막을 패터닝하여 비트 라인(16)과 그 위에 하드 마스크막(18)을 형성한다.
그런 다음 도 1b에 도시된 바와 같이, 비트 라인(16)의 부분적 산화를 방지하면서 이후 형성될 SAC용 장벽 절연막과 비트 라인(16) 사이에 버퍼 역할을 하기 위하여 하드 마스크막(18) 및 제2층간 절연막(14) 전면에 실리콘 산화물 등으로 버퍼 절연막(20)을 얇게 증착한다.
계속해서 도 1c에 도시된 바와 같이, 버퍼 절연막(20) 상부에 SAC 콘택홀 식각 공정시 하부 구조물의 식각을 방지하기 위하여 실리콘 질화물 등으로 장벽 절연막(22)을 형성한다.
도 1d에 도시된 바와 같이, 장벽 절연막(22)이 있는 결과물의 전면에 제3층간 절연막(24)을 형성한다.
그리고나서 도 1e에 도시된 바와 같이, SAC 콘택홀 마스크를 이용한 식각 공정을 진행하여 비트 라인(16) 사이의 제3층간 절연막(24)부터 제 2층간 절연막(14)까지 식각하여 하부의 플러그(12)가 노출되는 SAC 콘택홀(26)을 형성한다. 이후 도면에 도시되지 않았지만, SAC 콘택홀(26)이 형성된 결과물 상에 예를 들어 도핑된 폴리실리콘막을 전면에 증착한 다음, 화학적기계적 연마(CMP) 공정을 실시하여 콘택홀내에 매몰되며 셀 트랜지스터의 접합 영역과 접속된 스토리지 노드의 SAC 콘택 전극을 형성한다.
그런데 상술한 종래 기술의 SAC 콘택홀 식각 공정시 버퍼 절연막(20)과 그 위에 장벽 절연막(22)이 서로 다른 절연물질로 식각 선택성이 있다고 하더라도, 도면 번호 28과 같이 버퍼 절연막(20)이 SAC 콘택홀(26)에 노출될 수 있다. 노출된 버퍼 절연막(20)은 SAC 콘택홀(26)을 위한 식각 과정에서 식각될 수 있고, 버퍼 절연막(20)이 제 3층간 절연막(24)과 유사한 실리콘 산화물으로 제조할 경우, 장벽 절연막(실리콘 질화물)보다 버퍼 절연막(20)의 식각 속도가 빨라, 하부의 텅스텐 비트 라인(16)이 노출될 때까지 버퍼 절연막(20)이 식각될 수 있다. 노출된 텅스텐 비트라인에 SAC 공정이 진행되면 반도체 메모리의 스토리지 노드의 SAC 콘택 전극과 비트 라인이 쇼트(short)되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 버퍼 절연막을 하드 마스크막 상측면까지 형성하지 않고 비트 라인 측면과 제 2층간 절연막 표면에 형성되도록 함으로써 이후 SAC 콘택홀 식각 공정시 비트 라인과 장벽 절연막에서 충분한 버퍼 역할을 하면서 하드 마스크막 측면의 장벽 절연막이 식각 되는 동안 비트 라인을 식각으로 보호하는 자기정합 콘택홀을 갖는 반도체 메모리장치의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은 반도체 메모리장치의 제조 방법에 있어서, 트랜지스터가 형성된 반도체기판을 덮는 제1층간 절연막을 형성하는 단계와, 제1층간 절연막에 반도체기판과 접속된 도전층 플러그를 형성하는 단계와, 도전층 플러그가 형성된 결과물을 덮는 제2층간 절연막을 형성하는 단계와, 제2층간 절연막 상부에 비트 라인과 그 위에 적층된 하드 마스크를 형성하는 단계와, 비트 라인의 측면과 제2층간 절연막 상부에 버퍼 절연막을 형성하는 단계와, 하드 마스크막과 버퍼 절연막 전면에 장벽 절연막 및 제3층간 절연막을 순차적으로 형성하는 단계와, 비트 라인 사이의 제3층간 절연막 및 제2층간 절연막까지 식각하여 도전층 플러그를 노출시키는 자기정합 콘택홀을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2f는 본 발명에 따른 자기정합 콘택(SAC)홀을 갖는 반도체 메모리장치의 제조방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시예에 따른 SAC 제조 공정을 설명한다.
도 2a에 도시된 바와 같이, 소자 분리막 및 셀 트랜지스터가 형성된 반도체 기판(도시되지 않음)에 셀 트랜지스터와 이후 형성될 예정의 배선을 절연시키기 위하여 전면에 제1층간 절연막(101)을 형성한다. 다음, 제1층간 절연막(101)을 식각하여 반도체기판의 활성영역을 노출시키는 콘택홀을 형성하고, 도핑된 폴리실리콘 또는 텅스텐(W) 등의 도전층을 증착하고 화학적기계적 연마(CMP)하여 트랜지스터의 접합 영역과 접속된 도전층 플러그(102)를 형성한다. 그리고 플러그(102)를 (삭제: 들을) 절연시키기 위하여 결과물을 덮는 제2층간 절연막(104)을 형성하고, 그 위에 텅스텐(W) 등의 금속 또는 이의 금속 실리사이드로 이루어지는 비트 라인(106)과 그 위에 질화 물질(SiN) 또는 이의 복합 물질(예컨대 SiON)로 이루어진 하드 마스크막(108)을 형성한다.
그 다음 도 2b에 도시된 바와 같이, 비트 라인(106)의 부분적 산화를 방지하면서 이후 형성될 SAC용 장벽 절연막과 비트 라인(106) 사이에 버퍼 역할을 하기 위하여 하드 마스크막(108) 및 제2층간 절연막(104) 전면에 실리콘 산화물 등으로 버퍼 절연막(110)을 20Å∼500Å 증착한다.
계속해서 도 2c에 도시된 바와 같이, 비트 라인(106) 사이의 공간에 갭필(gap-fill)막(112)으로서 유동성 물질인 레지스트(resist)를 추가 매립한다. 이때 갭필막(112)은 비트 라인(106)까지의 높이까지 형성하며 하드 마스크막(108) 및 제2층간 절연막(104)과 식각 선택성이 있는 유동성 물질을 사용한다.
그 다음 도 2d에 도시된 바와 같이, 하드 마스크막(108) 상측면의 버퍼 절연막을 선택 식각하여 제거하여 비트 라인(106) 측면과 제2층간 절연막(104)에만 버 퍼 절연막(110a)이 남아 있도록 한 후에, 갭필막을 제거한다.
이어서 도 2e에 도시된 바와 같이, 잔여된 버퍼 절연막(110a) 및 하드 마스크막(108) 상측면에 SAC 콘택홀 식각 공정시 하부 구조물의 식각을 방지하기 위하여 실리콘 질화물 등으로 장벽 절연막(114)을 30Å∼700Å 두께로 형성한다. 이때 장벽 절연막(114)은 버퍼 절연막(110)과 식각 선택성이 있는 다른 절연물질로 대체할 수 있다. 그리고 장벽 절연막(114)이 있는 결과물의 전면에 제3층간 절연막(116)을 형성한다.
그리고나서 도 2f에 도시된 바와 같이, SAC 콘택홀 마스크를 이용한 식각 공정을 진행하여 비트 라인(106) 사이의 제3층간 절연막(116)부터 제2층간 절연막(104)까지 식각하여 하부의 플러그(102)가 노출되는 SAC 콘택홀(118)을 형성한다. 그러므로 본 발명의 SAC 콘택홀 식각 공정시 층간 절연막(116, 104)들과 함께 장벽 절연막(114)이 식각되는 동안 버퍼 절연막(110a)이 비트 라인(106) 측면을 식각으로부터 안전하게 감싸 보호한다.
이후 도면에 도시되지 않았지만, SAC 콘택홀(118)이 형성된 결과물 상에 예를 들어 도핑된 폴리실리콘막을 전면에 증착한 다음, 화학적기계적 연마(CMP) 공정을 실시하여 콘택홀내에 매몰되며 셀 트랜지스터의 접합 영역과 접속된 스토리지 노드의 SAC 콘택 전극을 형성한다.
한편, 본 발명은 비트 라인(106)의 측면과 제2층간 절연막(104) 상부에만 버퍼 절연막(110a)이 남도록 하는 공정을 갭필막을 사용하지 않고 전면 식각(etch back)으로 하드 마스크막(108) 상측면의 버퍼 절연막을 선택 식각할 수도 있다.
이상 상술한 바와 같이, 본 발명은 버퍼 절연막을 하드 마스크막 상측면까지 형성하지 않고 비트 라인 측면과 제 2층간 절연막 표면에만 형성되도록 함으로써 이후 SAC 콘택홀 식각 공정시 비트 라인과 장벽 절연막에서 충분한 버퍼 역할을 하면서 하드 마스크막 측면의 장벽 절연막이 식각되는 동안 비트 라인을 식각으로 보호하여 SAC 콘택을 갖는 반도체 메모리장치의 제조 수율을 향상시킨다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (8)

  1. 반도체 메모리장치의 제조 방법에 있어서,
    트랜지스터가 형성된 반도체기판을 덮는 제1층간 절연막을 형성하는 단계;
    상기 제1층간 절연막에 상기 반도체기판과 접속된 도전층 플러그를 형성하는 단계;
    상기 도전층 플러그가 형성된 결과물을 덮는 제2층간 절연막을 형성하는 단계;
    상기 제2층간 절연막 상부에 비트 라인과 그 위에 적층된 하드 마스크를 형성하는 단계;
    상기 비트 라인의 측면과 제2층간 절연막 상부에 버퍼 절연막을 형성하는 단계;
    상기 하드 마스크막과 버퍼 절연막 전면에 장벽 절연막 및 제3층간 절연막을 순차적으로 형성하는 단계; 및
    상기 비트 라인 사이의 상기 제3층간 절연막 및 제2층간 절연막까지 식각하여 상기 도전층 플러그를 노출시키는 자기정합 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정합 콘택홀을 갖는 반도체 메모리장치의 제조방법.
  2. 제 1항에 있어서, 상기 도전층 플러그는 도핑된 폴리실리콘 또는 금속으로 형성하고, 상기 비트 라인은 금속 또는 금속 실리사이드로 형성하는 것을 특징으로 하는 자기정합 콘택홀을 갖는 반도체 메모리장치의 제조방법.
  3. 제 1항에 있어서, 상기 하드 마스크막은 실리콘 질화물질 또는 이의 복합 절연물질로 이루어진 것을 특징으로 하는 자기정합 콘택홀을 갖는 반도체 메모리장치의 제조방법.
  4. 제 1항에 있어서, 상기 버퍼 절연막은 산화물질로 이루어지며 그 두께는 20Å∼500Å 두께를 갖는 것을 특징으로 하는 자기정합 콘택홀을 갖는 반도체 메모리장치의 제조방법.
  5. 제 1항에 있어서, 상기 장벽 절연막은 상기 버퍼 절연막과 식각 선택성이 있는 절연물질로 이루어지며 그 두께는 30Å∼700Å 두께를 갖는 것을 특징으로 하는 자기정합 콘택홀을 갖는 반도체 메모리장치의 제조방법.
  6. 제 1항에 있어서, 상기 비트 라인의 측면과 제2층간 절연막 상부에 버퍼 절연막을 형성하는 단계는,
    상기 하드 마스크막 및 제2층간 절연막 전면에 버퍼 절연막을 증착하고 상기 비트 라인 사이의 공간에 갭필막을 추가 매립하며 상기 하드 마스크막 상측면의 버퍼 절연막을 선택 식각하고 상기 갭필막을 제거하는 것을 특징으로 하는 자기정합 콘택홀을 갖는 반도체 메모리장치의 제조방법.
  7. 제 6항에 있어서, 상기 갭필막을 레지스트 또는 상기 하드 마스크막 및 제2층간 절연막과 식각 선택성이 있는 유동성 물질인 것을 특징으로 하는 자기정합 콘택홀을 갖는 반도체 메모리장치의 제조방법.
  8. 제 1항에 있어서, 상기 비트 라인의 측면과 제2층간 절연막 상부에 버퍼 절연막을 형성하는 단계는,
    상기 하드 마스크막 및 제2층간 절연막 전면에 버퍼 절연막을 증착하고 전면 식각으로 상기 하드 마스크막 상측면의 버퍼 절연막을 선택 식각하는 것을 특징으로 하는 자기정합 콘택홀을 갖는 반도체 메모리장치의 제조방법.
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